RU2427027C1 - Полный одноразрядный сумматор по модулю - Google Patents
Полный одноразрядный сумматор по модулю Download PDFInfo
- Publication number
- RU2427027C1 RU2427027C1 RU2009146773/09A RU2009146773A RU2427027C1 RU 2427027 C1 RU2427027 C1 RU 2427027C1 RU 2009146773/09 A RU2009146773/09 A RU 2009146773/09A RU 2009146773 A RU2009146773 A RU 2009146773A RU 2427027 C1 RU2427027 C1 RU 2427027C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- logic element
- logic
- adder
- output
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Полный одноразрядный сумматор по модулю относится к вычислительной технике и может быть использован в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Достигаемый технический результат - расширение функциональных возможностей полного одноразрядного сумматора за счет введения операции суммирования по модулю. Устройство содержит семь логических элементов «НЕ», семь двухвходовых логических элементов «И», четыре трехвходовых логических элементов «И», четыре четырехвходовых логических элементов «И», два трехвходовых логических элементов «ИЛИ», один четырехвходовый логический элемент «ИЛИ» и один пятивходовый логический элемент «ИЛИ». 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.
Известен сумматор, содержащий 2 логических элемента «Исключающее ИЛИ», 3 двухвходовых логических элемента «И» и 1 трехвходовый логический элемент «И» (см. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990. Рисунок 3.44а, с.132).
Недостатком данного сумматора являются ограниченные функциональные возможности, а именно невозможность суммирования по модулю.
Наиболее близким по технической сущности к заявляемому изобретению является одноразрядный сумматор К155ИМ1, содержащий 4 двухвходовых логических элемента «И-НЕ», 2 двухвходовых логических элемента «ИЛИ», 6 двухвходовых логических элементов «И», 1 трехвходовый логический элемент «И», 1 четырехвходовый логический элемент «ИЛИ», 1 трехвходовый логический элемент «ИЛИ», 1 логический элемент «НЕ», соединенные между собой функционально (см. Справочник по интегральным микросхемам / Б.В.Тарабрин, С.В.Якубовский, Н.А.Барканов и др. Под ред. Б.В.Тарабрина. - 2-е изд., перераб. и доп. - М: Энергия, 1981, с.144).
Недостатком данного устройства являются ограниченные функциональные возможности, а именно отсутствие операции суммирования по модулю.
Цель изобретения - расширение функциональных возможностей устройства за счет введения операции суммирования по модулю.
Для достижения поставленной цели в полный одноразрядный сумматор, содержащий шесть двухвходовых логических элементов «И», один логический элемент «НЕ» и один трехвходовый логический элемент «И», ко входам которого подключены входы первого и второго чисел суммирования и вход переноса сумматора, причем ко входу первого логического элемента «И» подключены вход второго числа и вход переноса сумматора, ко входу второго логического элемента «И» подключены вход первого числа и вход переноса сумматора, ко входу третьего логического элемента «И» подключены вход первого и второго чисел суммирования сумматора, введены шесть логических элементов «НЕ», один двухвходовый, три трехвходовых, четыре четырехвходовых логических элементов «И», два трехвходовых, один четырехвходовый, один пятивходовый логических элементов «ИЛИ», причем вход первого числа сумматора подключен ко входу третьего логического элемента «НЕ» и к первому входу третьего трехвходового логического элемента «И», вход второго числа сумматора подключен ко входу второго логического элемента «НЕ» и ко второму входу второго трехвходового логического элемента «И», вход переноса подключен ко входу первого логического элемента «НЕ» и к третьему входу первого трехвходового логического элемента «И», выход первого логического элемента «НЕ» подключен к третьему входу второго трехвходового логического элемента «И» и к третьему входу третьего трехвходового логического элемента «И», выход второго логического элемента «НЕ» подключен к первому входу первого трехвходового логического элемента «И» и ко второму входу третьего трехвходового логического элемента «И», выход третьего логического элемента «НЕ» подключен ко второму входу первого трехвходового логического элемента «И» и к первому входу второго трехвходового логического элемента «И», выходы первого, второго и третьего двухвходовых логических элементов «И» подключены ко входам первого трехвходового логического элемента «ИЛИ», выход которого является выходом переноса сумматора, выходы всех четырех трехвходовых логических элементов «И» подключены ко входам четырехвходового логического элемента «ИЛИ», выход которого подключен ко входу шестого логического элемента «НЕ», к первому входу третьего и к первому входу четвертого четырехвходового логического элемента «И», ко второму входу седьмого двухвходового логического элемента «И», ко второму входу пятого и ко второму входу шестого двухвходового логического элемента «И», вход переноса модуля сумматора подключен ко входу четверого логического элемента «НЕ», к первому входу второго и к второму входу четвертого четырехвходового логического элемента «И», к первому входу четвертого и к к первому входу шестого двухвходовых логических элементов «И», вход модуля сумматора подключен ко входу пятого логического элемента «НЕ», к третьему входу второго и третьему входу третьего четырехвходовых логических элементов «И», управляющий вход сумматора подключен к четвертым входам четырехвходовых логических элементов «И» и ко входу седьмого логического элемента «НЕ», выход которого подключен к первому входу седьмого двухвходового логического элемента «И», выход четверого логического элемента «НЕ» подключен к третьему входу первого и ко второму входу третьего четырехвходовых логических элементов «И», выход пятого логического элемента «НЕ» подключен к первому входу первого и к третьему входу четвертого четырехвходовых логическогих элементова «И», ко второму входу четвертого и к первому входу пятого двухвходовых логических элементов «И», выход шестого логического элемента «НЕ» подключен ко второму входу первого и ко второму входу второго четырехвходовых логических элементов «И», выходы первого, второго, третьего и четвертого четырехвходовых и седьмого двухвходового логических элементов «И» подключены ко входам пятивходового логического элемента «ИЛИ», выход которого является информационным выходом сумматора, выходы четвертого, пятого и шестого двухвходовых логических элементов «И» подключены ко входам второго трехвходового логического элемента «ИЛИ», выход которого является выходом переноса модуля сумматора.
Сущность изобретения заключается в реализации следующего способа суммирования двух чисел 0≤a<m и 0≤b<m по модулю m. Если (a+b)m, то выполняется обычное суммирование S=a+b и эта сумма S является результатом. Если же (S=a+b)>m и по исходному условию сумма S при 0≤a<m и 0≤b<m не может превышать 2m-2, то из суммы S вычитается значение m и результат является суммой (a+b) mod m. При этом на выходе переноса сумматора, осуществляющего вычитание, появляется сигнал. Данный сигнал является признаком превышения суммы S значения m и используется для выбора результата (a+b) или (a+b)-m. В соответствии с этим полный одноразрядный сумматор по модулю, из которого затем может быть составлен сумматор по модулю для произвольного числа разрядов, должен выполнить суммирование ai и bi разрядов с учетом разряда переноса pIni из младших разрядов и полученную сумму Si выдать на выход устройства при отсутствии сигнала переноса модуля со старшего разряда или вычесть из нее разряд модуля mi при наличии такового.
На чертеже представлена схема полного одноразрядного сумматора по модулю.
Полный одноразрядный сумматор по модулю содержит 7 логических элементов «НЕ», 7 двухвходовых логических элементов «И», 4 четырехвходовых логических элементов «И», 4 трехвходовых логических элементов «И», 2 трехвходовых логических элементов «ИЛИ», 1 четырехвходовый логический элемент «ИЛИ», 1 пятивходовый логический элемент «ИЛИ». На вход 1 подается разряд первого числа суммирования ai, на вход 2 - второго числа суммирования bi. Вход 3 служит входом переноса числа pIni, вход 4 - входом переноса модуля pmIni. На вход 5 подается разряд модуля mi. Вход 6 является управляющим входом W. Выход 7 является выходом переноса pOuti, выход 8 - выходом переноса модуля pmOuti. Выход 9 является информационным выходом Si.
Одноразрядный сумматор по модулю работает следующим образом. Полный одноразрядный сумматор по модулю состоит из логических элементов «НЕ», «И», «ИЛИ», соединенных таким образом, чтобы выполнялись следующие вычисления:
где i=0, …, n. Данные выражения составлены в соответствии с таблицей истинности:
Claims (1)
- Полный одноразрядный сумматор по модулю, содержащий шесть двухвходовых логических элементов «И», один логический элемент «НЕ» и один трехвходовый логический элемент «И», ко входам которого подключены входы первого и второго чисел суммирования и вход переноса сумматора, причем ко входу первого логического элемента «И» подключены вход второго числа и вход переноса сумматора, ко входу второго логического элемента «И» подключены вход первого числа и вход переноса сумматора, ко входу третьего логического элемента «И» подключены вход первого и второго чисел суммирования сумматора, отличающийся тем, что в него введены шесть логических элементов «НЕ», один двухвходовый, три трехвходовых, четыре четырехвходовых логических элементов «И», два трехвходовых, один четырехвходовый, один пятивходовый логических элементов «ИЛИ», причем вход первого числа сумматора подключен ко входу третьего логического элемента «НЕ» и к первому входу третьего трехвходового логического элемента «И», вход второго числа сумматора подключен ко входу второго логического элемента «НЕ» и ко второму входу второго трехвходового логического элемента «И», вход переноса подключен ко входу первого логического элемента «НЕ» и к третьему входу первого трехвходового логического элемента «И», выход первого логического элемента «НЕ» подключен к третьему входу второго трехвходового логического элемента «И» и к третьему входу третьего трехвходового логического элемента «И», выход второго логического элемента «НЕ» подключен к первому входу первого трехвходового логического элемента «И» и ко второму входу третьего трехвходового логического элемента «И», выход третьего логического элемента «НЕ» подключен ко второму входу первого трехвходового логического элемента «И» и к первому входу второго трехвходового логического элемента «И», выходы первого, второго и третьего двухвходовых логических элементов «И» подключены ко входам первого трехвходового логического элемента «ИЛИ», выход которого является выходом переноса сумматора, выходы всех четырех трехвходовых логических элементов «И» подключены ко входам четырехвходового логического элемента «ИЛИ», выход которого подключен ко входу шестого логического элемента «НЕ», к первому входу третьего и к первому входу четвертого четырехвходового логического элемента «И», ко второму входу седьмого двухвходового логического элемента «И», ко второму входу пятого и ко второму входу шестого двухвходового логического элемента «И», вход переноса модуля сумматора подключен ко входу четвертого логического элемента «НЕ», к первому входу второго и к второму входу четвертого четырехвходового логического элемента «И», к первому входу четвертого и к первому входу шестого двухвходовых логических элементов «И», вход модуля сумматора подключен ко входу пятого логического элемента «НЕ», к третьему входу второго и третьему входу третьего четырехвходовых логических элементов «И», управляющий вход сумматора подключен к четвертым входам четырехвходовых логических элементов «И» и ко входу седьмого логического элемента «НЕ», выход которого подключен к первому входу седьмого двухвходового логического элемента «И», выход четвертого логического элемента «НЕ» подключен к третьему входу первого и ко второму входу третьего четырехвходовых логических элементов «И», выход пятого логического элемента «НЕ» подключен к первому входу первого и к третьему входу четвертого четырехвходового логического элемента «И», ко второму входу четвертого и к первому входу пятого двухвходовых логических элементов «И», выход шестого логического элемента «НЕ», подключен ко второму входу первого и ко второму входу второго четырехвходовых логических элементов «И», выходы первого, второго, третьего и четвертого четырехвходовых и седьмого двухвходового логических элементов «И» подключены ко входам пятивходового логического элемента «ИЛИ», выход которого является информационным выходом сумматора, выходы четвертого, пятого и шестого двухвходовых логических элементов «И» подключены ко входам второго трехвходового логического элемента «ИЛИ», выход которого является выходом переноса модуля сумматора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009146773/09A RU2427027C1 (ru) | 2009-12-16 | 2009-12-16 | Полный одноразрядный сумматор по модулю |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009146773/09A RU2427027C1 (ru) | 2009-12-16 | 2009-12-16 | Полный одноразрядный сумматор по модулю |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2009146773A RU2009146773A (ru) | 2011-06-27 |
| RU2427027C1 true RU2427027C1 (ru) | 2011-08-20 |
Family
ID=44738552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009146773/09A RU2427027C1 (ru) | 2009-12-16 | 2009-12-16 | Полный одноразрядный сумматор по модулю |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2427027C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2484519C1 (ru) * | 2011-11-21 | 2013-06-10 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет" | Полный одноразрядный сумматор по модулю |
-
2009
- 2009-12-16 RU RU2009146773/09A patent/RU2427027C1/ru not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ТАРАБРИН Б.В., ЯКУБОВСКИЙ С.В. и др. Справочник по интегральным микросхемам. - М.: Энергия, 1981, с.144. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2484519C1 (ru) * | 2011-11-21 | 2013-06-10 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет" | Полный одноразрядный сумматор по модулю |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2009146773A (ru) | 2011-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Manju et al. | An efficient SQRT architecture of carry select adder design by common Boolean logic | |
| Patel et al. | Arithmetic operations in multi-valued logic | |
| CN105187050B (zh) | 一种可配置的五输入查找表电路 | |
| CN101140511A (zh) | 串行进位二进制加法器 | |
| Dhanabalan et al. | Realization of Resource Efficient Block RAM Based Eight Bit Adder in FPGA | |
| US20060158218A1 (en) | Electronic circuit with array of programmable logic cells | |
| Sarkar et al. | Comparison of various adders and their VLSI implementation | |
| RU2427027C1 (ru) | Полный одноразрядный сумматор по модулю | |
| KR101899065B1 (ko) | 18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치 | |
| Piestrak | Design of multi-residue generators using shared logic | |
| Rashidi et al. | Full‐custom hardware implementation of point multiplication on binary edwards curves for application‐specific integrated circuit elliptic curve cryptosystem applications | |
| RU2554853C1 (ru) | Схема управления элементом манчестерской цепи переноса | |
| US9590633B2 (en) | Carry-skip one-bit full adder and FPGA device | |
| RU2439661C2 (ru) | Многоразрядный параллельный сумматор по модулю с последовательным переносом | |
| RU2484519C1 (ru) | Полный одноразрядный сумматор по модулю | |
| RU2378682C2 (ru) | ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНОГО СУММАТОРА В ПОЗИЦИОННО-ЗНАКОВЫХ КОДАХ f(+/-) (ВАРИАНТЫ) | |
| Gumber et al. | Performance analysis of floating point adder using vhdl on reconfigurable hardware | |
| Ambrose et al. | DARNS: A randomized multi-modulo RNS architecture for double-and-add in ECC to prevent power analysis side channel attacks | |
| KR101934713B1 (ko) | 총 에러 거리가 4이고 4개의 트랜지스터로 구성되는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치 | |
| Manjunatha et al. | Low Power VLSI Design for Power and Area Effective Utilisation of Carry Select Adder | |
| Jaberipur et al. | (5+ 2⌈ log n⌉) ΔG diminished-1 modulo-(2n+ 1) unified adder/subtractor with full zero handling | |
| Meshram et al. | Designed Implementation of Modified Area Efficient Enhanced Square Root Carry Select Adder | |
| RU2715177C1 (ru) | Сумматор-вычислитель на элементах нейронной логики | |
| Sindhuri et al. | A distinct carry celect adder design approach for area and delay reduction using modified full adder | |
| CN117971157A (zh) | 进位逻辑电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20131217 |