RU2554853C1 - Схема управления элементом манчестерской цепи переноса - Google Patents

Схема управления элементом манчестерской цепи переноса Download PDF

Info

Publication number
RU2554853C1
RU2554853C1 RU2014119102/08A RU2014119102A RU2554853C1 RU 2554853 C1 RU2554853 C1 RU 2554853C1 RU 2014119102/08 A RU2014119102/08 A RU 2014119102/08A RU 2014119102 A RU2014119102 A RU 2014119102A RU 2554853 C1 RU2554853 C1 RU 2554853C1
Authority
RU
Russia
Prior art keywords
output
input
manchester
input logic
control circuit
Prior art date
Application number
RU2014119102/08A
Other languages
English (en)
Inventor
Александр Викторович Глухов
Владимир Владимирович Шубин
Original Assignee
Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"(АО "НЗПП с ОКБ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"(АО "НЗПП с ОКБ" filed Critical Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"(АО "НЗПП с ОКБ"
Priority to RU2014119102/08A priority Critical patent/RU2554853C1/ru
Application granted granted Critical
Publication of RU2554853C1 publication Critical patent/RU2554853C1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения надежных, портативных, многоразрядных, быстродействующих сумматоров, построенных по схеме «Манчестерская цепь переноса» (Manchester Carry Chain). Техническим результатом является повышение надежности и уменьшение массогабаритных показателей. Устройство содержит первый и второй инверторы, двухвходовой логический элемент И-НЕ, первый и второй двухвходовые логические элементы ИЛИ-НЕ. 1 ил., 1 табл.

Description

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано для формирования цифровых сигналов управления элементом манчестерской цепи переноса.
Известно электронное устройство «Манчестерская цепь переноса» (Manchester Carry Chain) (см. Рис.11.8 [1]). Это устройство предназначено для формирования быстродействующего сигнала переноса многоразрядных сумматоров. Указанное устройство в КМОП исполнении для правильного функционирования требует четырех сигналов, описываемых логическими функциями:
Figure 00000001
; D; Р;
Figure 00000002
(см. Рис.11.8 [1]). Согласно Выражению (11.2) [1] G=А·В;
Figure 00000003
; Р=А⊕В. Для получения логических выражений четырех сигналов, необходимых для управления элементом манчестерской цепи переноса в статической реализации, преобразуем D по закону де Моргана [2] -
Figure 00000004
, а от сигналов G и Р возьмем инверсию -
Figure 00000005
. В результате получим:
•
Figure 00000005
- Генерация-НЕ (Not Generation);
•
Figure 00000006
- Удаление (Delete);
• Р=А⊕В - Распространение (Propogation);
•
Figure 00000007
- Распространение-НЕ (Not Propogation).
На Рис.11.7 [1] приводится схема формирования сигналов Р и
Figure 00000002
, которая содержит десять МОП транзисторов. Сигналы Генерация-НЕ (
Figure 00000001
) и Удаление (D) представляют собой простейшие логические функции, соответственно, 2И-НЕ и 2ИЛИ-НЕ. Поэтому для их формирования потребуется один двухвходовой логический элемент И-НЕ и один двухвходовой логический элемент ИЛИ-НЕ. Для того чтобы выполнить эти два элемента в КМОП базисе, потребуется еще восемь МОП транзисторов [1] (Рис.6.17). Таким образом, для реализации схемы формирования всех четырех сигналов потребуется восемнадцать транзисторов.
Недостатком описанной выше схемы является то, что он содержит большое количество элементов и требует большого количества коммутационных связей. Так как надежность любого физического объекта не может быть абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы такого устройства.
Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае - Схемы управления элементом манчестерской цепи переноса.
Задачей предлагаемого изобретения является повышение надежности Схемы управления элементом манчестерской цепи переноса и снижение его массогабаритных показателей.
Поставленная задача достигается тем, что в Схему управления элементом манчестерской цепи переноса, содержащей выходы сигналов прямого - Распространение Р и инверсного - Распространение-НЕ
Figure 00000008
, первый инвертор, двухвходовой логический элемент И-НЕ, выход которого является выходом сигнала Генерация-НЕ
Figure 00000009
, и первый двухвходовой логический элемент ИЛИ-НЕ, выход которого является выходом сигнала Удаление D, вход операнда А, соединенный с первыми входами двухвходовых логических элементов И-НЕ и первого ИЛИ-НЕ и вход операнда В, соединенный со вторыми входами двухвходовых логических элементов И-НЕ и первого ИЛИ-НЕ, введены второй двухвходовой логический элемент ИЛИ-НЕ и второй инвертор, выход которого является выходом сигнала Распространение Р, а вход является выходом сигнала Распространение-НЕ
Figure 00000010
и соединен с выходом второго двухвходового логического элемента ИЛИ-НЕ, первый вход которого соединен с выходом первого двухвходового логического элемента ИЛИ-НЕ, а второй вход - с выходом первого инвертора, вход которого соединен с выходом двухвходового логического элемента И-НЕ.
Таким образом, предлагаемая Схема управления элементом манчестерской цепи переноса позволяет исключить восемь транзисторов T1-T8 известной схемы, что позволяет уменьшить общее количество транзисторов для реализации необходимой функции, а значит и общее количество связей, соединяющих эти транзисторы с остальной частью схемы и между собой, и тем самым уменьшить массогабаритные показатели Схемы управления элементом манчестерской цепи переноса и повысить ее надежность.
На Рисунке приведена предлагаемая Схема управления элементом манчестерской цепи переноса.
Предлагаемая Схема управления элементом манчестерской цепи переноса содержит входы операндов А и В, инверсный выход сигнала Генерация
Figure 00000011
, выход сигнала Удаление D, прямой выход сигнала Распространение Р и инверсный выход сигнала Распространение-НЕ
Figure 00000010
, первый 1 и второй 2 инверторы, двухвходовой логический элемент И-НЕ 3, первый вход которого соединен со входом операнда А, второй - со входом операнда В, а выход с входом первого инвертора 1 и инверсным выходом сигнала Генерация-НЕ
Figure 00000012
, первый двухвходовой логический элемент ИЛИ-НЕ 4, первый вход которого соединен со входом операнда А, второй - со входом операнда В, а выход с выходом сигнала Удаление D, второй двухвходовой логический элемент ИЛИ-НЕ 5, первый вход которого соединен с выходом первого инвертора 1, второй вход с выходом первого двухвходового логического элемента ИЛИ-НЕ 4, а выход с инверсным выходом сигнала Распространение-НЕ
Figure 00000010
и входом второго инвертора 2, выход которого соединен с прямым выходом сигнала Распространение Р.
Предлагаемая Схема управления элементом манчестерской цепи переноса представляет собой логическую схему комбинационного типа и работает следующим образом.
Для правильной работы Манчестерской цепи переноса на выходах сигналов Генерация-НЕ
Figure 00000012
, Удаление D; Распространение Р и Распространение-НЕ
Figure 00000010
должны быть сформированы выходные логические сигналы управления элементом манчестерской цепи переноса, соответствующие нижеприведенной таблице истинности.
Таблица истинности Схемы управления элементом манчестерской цепи переноса.
№ комбинации А в
Figure 00000012
 D Р
Figure 00000010
1 0 0 1 1 1 0
2 0 1 1 0 0 1
3 1 0 1 0 0 1
4 1 1 0 0 1 0
В комбинации №1 на входы операндов А и В поступает напряжение низкого уровня, которое соответствует логическому значению «0» таблицы истинности Схемы управления элементом манчестерской цепи переноса. Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 3 и первого ИЛИ-НЕ 4, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение высокого уровня, которое соответствует логическому значению «1» таблицы истинности Схемы управления элементом манчестерской цепи переноса. Напряжение высокого уровня «1», сформированное на выходе первого двухвходового логического элемента ИЛИ-НЕ 4, поступает на выход D Схемы управления элементом манчестерской цепи переноса и на первый вход второго двухвходового логического элемента ИЛИ-НЕ 5. Одновременно напряжение высокого уровня «1», сформированное на выходе двухвходового логического элемента И-НЕ 3, поступает на выход
Figure 00000012
Схемы управления элементом манчестерской цепи переноса и на вход первого инвертора 1, на выходе которого формируется инверсное напряжение низкого уровня «0», которое поступает на второй вход второго двухвходового логического элемента ИЛИ-НЕ 5. Так как на первый и второй входы второго двухвходового логического элемента ИЛИ-НЕ 5 поступает напряжение, соответственно высокого «1» и низкого «0» уровней, то на его выходе, согласно выполняемой им функцией, формируется напряжение низкого уровня «0», которое поступает на выход
Figure 00000010
Схемы управления элементом манчестерской цепи переноса и на вход второго инвертора 2, на выходе которого формируется инверсное напряжение высокого уровня «1», которое поступает на выход Схемы управления элементом манчестерской цепи переноса. Таким образом, реализуется комбинация №1 таблицы истинности Схемы управления элементом манчестерской цепи переноса.
В комбинации №2(3) на вход операнда А(В) поступает напряжение низкого уровня «0», а на вход В(А) - высокого «1». Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 3 и первого ИЛИ-НЕ 4, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение высокого уровня «1» - на выходе двухвходового логического элемента И-НЕ 3 и низкого уровня «0» - на выходе двухвходового логического элемента ИЛИ-НЕ 4. Напряжение низкого уровня «0», сформированное на выходе первого двухвходового логического элемента ИЛИ-НЕ 4, поступает на выход D Схемы управления элементом манчестерской цепи переноса и на первый вход второго двухвходового логического элемента ИЛИ-НЕ 5. Одновременно напряжение высокого уровня «1», сформированное на выходе двухвходового логического элемента И-НЕ 3, поступает на выход
Figure 00000012
Схемы управления элементом манчестерской цепи переноса и на вход первого инвертора 1, на выходе которого формируется инверсное напряжение низкого уровня «0», которое поступает на второй вход второго двухвходового логического элемента ИЛИ-НЕ 5. Так как на первый и второй входы второго двухвходового логического элемента ИЛИ-НЕ 5 поступает напряжение низкого уровня «0», то на его выходе, согласно выполняемой им функцией, формируется напряжение высокого уровня «1», которое поступает на выход
Figure 00000010
Схемы управления элементом манчестерской цепи переноса и на вход второго инвертора 2, на выходе которого формируется инверсное напряжение низкого уровня «0», которое поступает на выход Р Схемы управления элементом манчестерской цепи переноса. Таким образом, реализуется комбинация №2(3) таблицы истинности Схемы управления элементом манчестерской цепи переноса.
В комбинации №4 на входы операндов А и В поступает напряжение высокого уровня «1». Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 3 и первого ИЛИ-НЕ 4, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение низкого уровня «0». Напряжение низкого уровня «0», сформированное на выходе первого двухвходового логического элемента ИЛИ-НЕ 4, поступает на выход D Схемы управления элементом манчестерской цепи переноса и на первый вход второго двухвходового логического элемента ИЛИ-НЕ 5. Одновременно напряжение низкого уровня «0», сформированное на выходе двухвходового логического элемента И-НЕ 3, поступает на выход
Figure 00000012
Схемы управления элементом манчестерской цепи переноса и на вход первого инвертора 1, на выходе которого формируется инверсное напряжение высокого уровня «1», которое поступает на второй вход второго двухвходового логического элемента ИЛИ-НЕ 5. Так как на первый и второй входы второго двухвходового логического элемента ИЛИ-НЕ 5 поступает напряжение, соответственно низкого «0» и высокого «1» уровней, то на его выходе, согласно выполняемой им функцией, формируется напряжение низкого уровня «0», которое поступает на выход Р Схемы управления элементом манчестерской цепи переноса и на вход второго инвертора 2, на выходе которого формируется инверсное напряжение высокого уровня «1», которое поступает на выход Р Схемы управления элементом манчестерской цепи переноса. Таким образом, реализуется комбинация №4 таблицы истинности Схемы управления элементом манчестерской цепи переноса
Литература
1. Цифровые интегральные схемы. Методология проектирования / Б. Николич, Ж. Рабаи, А. Чандракасан // Изд. Дом «Вильямc», 2-изд. - г. Москва, 2007.
2. Современная прикладная алгебра / Гаррет Биркгоф, Томас К.Барти // Изд. «Лань», 2-изд. - г. Санкт-Петербург, 2005.

Claims (1)

  1. Схема управления элементом манчестерской цепи переноса содержит выходы сигналов прямого - Распространение Р и инверсного - Распространение-НЕ
    Figure 00000002
    , первый инвертор, двухвходовой логический элемент И-НЕ, выход которого является выходом сигнала Генерация-НЕ
    Figure 00000001
    , и первый двухвходовой логический элемент ИЛИ-НЕ, выход которого является выходом сигнала Удаление D, вход операнда А, соединенный с первыми входами двухвходовых логических элементов И-НЕ и первого ИЛИ-НЕ, и вход операнда В, соединенный со вторыми входами двухвходовых логических элементов И-НЕ и первого ИЛИ-НЕ, отличающаяся тем, что в нее введены второй двухвходовой логический элемент ИЛИ-НЕ и второй инвертор, выход которого является выходом сигнала Распространение Р, а вход является выходом сигнала Распространение-НЕ
    Figure 00000002
    и соединен с выходом второго двухвходового логического элемента ИЛИ-НЕ, первый вход которого соединен с выходом первого двухвходового логического элемента ИЛИ-НЕ, а второй вход - с выходом первого инвертора, вход которого соединен с выходом двухвходового логического элемента И-НЕ.
RU2014119102/08A 2014-05-12 2014-05-12 Схема управления элементом манчестерской цепи переноса RU2554853C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014119102/08A RU2554853C1 (ru) 2014-05-12 2014-05-12 Схема управления элементом манчестерской цепи переноса

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014119102/08A RU2554853C1 (ru) 2014-05-12 2014-05-12 Схема управления элементом манчестерской цепи переноса

Publications (1)

Publication Number Publication Date
RU2554853C1 true RU2554853C1 (ru) 2015-06-27

Family

ID=53498680

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014119102/08A RU2554853C1 (ru) 2014-05-12 2014-05-12 Схема управления элементом манчестерской цепи переноса

Country Status (1)

Country Link
RU (1) RU2554853C1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2664014C1 (ru) * 2017-07-04 2018-08-14 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Схема формирователя управляющих сигналов
RU2749178C1 (ru) * 2020-10-19 2021-06-07 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Схема формирователя управляющих сигналов

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1291969A1 (ru) * 1985-09-26 1987-02-23 Организация П/Я В-8466 Узел формировани переноса в сумматоре
SU1695293A1 (ru) * 1988-05-19 1991-11-30 Московский Физико-Технический Институт Блок переноса сумматора
US5140546A (en) * 1989-06-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Adder circuit apparatus
US5898333A (en) * 1997-10-20 1999-04-27 National Science Council 1.5 bootstrapped pass-transistor-based Manchester-carry-chain circuit suitable for low-voltage CMOS VLSI

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1291969A1 (ru) * 1985-09-26 1987-02-23 Организация П/Я В-8466 Узел формировани переноса в сумматоре
SU1695293A1 (ru) * 1988-05-19 1991-11-30 Московский Физико-Технический Институт Блок переноса сумматора
US5140546A (en) * 1989-06-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Adder circuit apparatus
US5898333A (en) * 1997-10-20 1999-04-27 National Science Council 1.5 bootstrapped pass-transistor-based Manchester-carry-chain circuit suitable for low-voltage CMOS VLSI

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2664014C1 (ru) * 2017-07-04 2018-08-14 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Схема формирователя управляющих сигналов
RU2749178C1 (ru) * 2020-10-19 2021-06-07 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Схема формирователя управляющих сигналов

Similar Documents

Publication Publication Date Title
CN105471409B (zh) 具有共享反相器的低面积触发器
Agarwal et al. A new design of low power high speed hybrid CMOS full adder
Kumar et al. 4-2 Compressor design with new XOR-XNOR module
RU2554853C1 (ru) Схема управления элементом манчестерской цепи переноса
Jaber et al. A Novel implementation of ternary decoder using CMOS DPL binary gates
Tiwari et al. Implementation of area and energy efficient Full adder cell
RU2562754C1 (ru) Схема управления элементом манчестерской цепи переноса
CN107666313B (zh) 一种指定逻辑功能用cmos电路实现的方法
US9239703B2 (en) Full adder circuit
RU2664014C1 (ru) Схема формирователя управляющих сигналов
Penumutchi et al. Kogge Stone Adder with GDI technique in 130nm technology for high performance DSP applications
Saji et al. A low power variable sized CSLA implementation using GDI logic in 45nm SOI technology
Morozov et al. A circuit implementation of a single-bit CMOS adder
Rao et al. 16-BIT RCA implementation using current sink restorer structure
Hiremath et al. Low power circuits using modified gate diffusion input (GDI)
US10249219B2 (en) Chip and method for operating a processing circuit
Meshram et al. Designed Implementation of Modified Area Efficient Enhanced Square Root Carry Select Adder
RU2427027C1 (ru) Полный одноразрядный сумматор по модулю
RU2749178C1 (ru) Схема формирователя управляющих сигналов
Sharma et al. Design analysis of full adder using cascade voltage switch logic
US20220342634A1 (en) Compact, high performance full adders
Albert et al. Full Swing Gate Diffusion Input Based Manchester Carry Chain Adder
Kommu et al. The mixed logic style based low power and high speed 3-2 compressor for ASIC designs at 32nm technology
KR102012814B1 (ko) 지연 라인 회로
Tirumalasetty et al. Low static power consumption and high performance 16-bit ripple carry adder implementation by using BBL-PT logic style

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20160513