RU2664014C1 - Схема формирователя управляющих сигналов - Google Patents

Схема формирователя управляющих сигналов Download PDF

Info

Publication number
RU2664014C1
RU2664014C1 RU2017123668A RU2017123668A RU2664014C1 RU 2664014 C1 RU2664014 C1 RU 2664014C1 RU 2017123668 A RU2017123668 A RU 2017123668A RU 2017123668 A RU2017123668 A RU 2017123668A RU 2664014 C1 RU2664014 C1 RU 2664014C1
Authority
RU
Russia
Prior art keywords
input
output
inverter
gate
logic element
Prior art date
Application number
RU2017123668A
Other languages
English (en)
Inventor
Владимир Владимирович Шубин
Александр Викторович Глухов
Михаил Александрович Примак
Андрей Витальевич Егоркин
Original Assignee
Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" filed Critical Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"
Priority to RU2017123668A priority Critical patent/RU2664014C1/ru
Application granted granted Critical
Publication of RU2664014C1 publication Critical patent/RU2664014C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
    • G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике. Технический результат – повышение надежности и уменьшение массогабаритных показателей. Схема формирователя управляющих сигналов содержит двухвходовой логический элемент И-НЕ, выход которого является выходом сигнала Генерация-НЕ (
Figure 00000006
), двухвходовой логический элемент ИЛИ-НЕ, выход которого является выходом сигнала Удаление (D), вход операнда (А), соединенный с первыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, вход операнда (В), соединенный со вторыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, первый инвертор, вход которого соединен с выходом двухвходового логического элемента И-НЕ, второй инвертор, выход которого является прямым сигналом Распространение (Р), а вход инверсным - Распространение-НЕ (
Figure 00000007
), отличается тем, что в нее введены МОП транзистор Р-типа, затвор которого соединен с выходом двухвходового логического элемента ИЛИ-НЕ, исток - с выходом двухвходового логического элемента И-НЕ, а сток - с входом второго инвертора, и два МОП транзистора N-типа, затвор одного соединен с выходом двухвходового логического элемента ИЛИ-НЕ, а другого - с выходом первого инвертора, стоки обоих МОП транзисторов N-типа - с входом второго инвертора, а истоки - с шиной источника питания низкого уровня напряжения (GND). 1 ил., 1 табл.

Description

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано для формирования цифровых сигналов управления элементом манчестерской цепи переноса.
Известно электронное устройство - «Схема управления элементом манчестерской цепи переноса» [1]. Указанное устройство предназначено для формирования четырех сигналов, описываемых логическими функциями: G; D; Р; Р, которые необходимы для обеспечения правильной работы «Манчестерской цепи переноса» (см. Рис. 11.8 [2]).
Данная «Схема управления элементом манчестерской цепи переноса» [1] содержит два инвертора (1, 2), один двухвходовой логический элемент И-НЕ (3) и два двухвходовых логических элемента ИЛИ-НЕ (4, 5).
Таким образом, для того чтобы выполнить перечисленные логические элементы в КМОП базисе, согласно [2] (Рис. 6.17), потребуется шестнадцать МОП транзисторов.
Недостатком описанной выше схемы является то, что она содержит большое количество элементов и, следовательно, требует большого количества коммутационных связей. Так как надежность любого физического объекта не является абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы такого устройства.
Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае - «Схемы управления элементом манчестерской цепи переноса» [1].
Задачей предлагаемого изобретения является повышение надежности Схемы управления элементом манчестерской цепи переноса и снижение его массогабаритных показателей.
Поставленная задача достигается тем, что в «Схему управления элементом манчестерской цепи переноса» [1], содержащую двухвходовой логический элемент И-НЕ, выход которого является выходом сигнала Генерация-НЕ
Figure 00000001
, двухвходовой логический элемент ИЛИ-НЕ, выход которого является выходом сигнала Удаление D, вход операнда А, соединенный с первыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, вход операнда В, соединенный со вторыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, первый инвертор, вход которого соединен с выходом двухвходового логического элемента И-НЕ, второй инвертор, выход которого является прямым сигналом Распространение Р, а вход инверсным - Распространение-НЕ
Figure 00000002
, введены МОП транзистор Р-типа, затвор которого соединен с выходом двухвходового логического элемента ИЛИ-НЕ, исток - с выходом двухвходового логического элемента И-НЕ, а сток - с входом второго инвертора, и два МОП транзистора N-типа, затвор одного из которых соединен с выходом двухвходового логического элемента ИЛИ-НЕ, а другого - с выходом первого инвертора, стоки обоих МОП транзисторов N-типа - с входом второго инвертора, а истоки - с шиной источника питания низкого уровня напряжения GND.
В предлагаемой схеме формирователя управляющих сигналов, полностью выполняющей функцию схемы управления элементом манчестерской цепи переноса, вместо второго двухвходового логического элемента ИЛИ-НЕ введено три МОП транзистора - один Р-типа и два N-типа. В то же время согласно [2] (Рис. 6.17) известно, что для реализации двухвходового логического элемента ИЛИ-НЕ в КМОП базисе требуется четыре МОП транзистора - два Р-типа и два N-типа.
Таким образом, предлагаемая схема формирователя управляющих сигналов позволяет из схемы управления элементом манчестерской цепи переноса исключить один транзистор. Это уменьшает общее количество транзисторов, требуемое для реализации необходимых функций, а значит и общее количество связей, соединяющих эти транзисторы с остальной частью схемы и между собой, и тем самым позволяет повысить надежность схемы формирователя управляющих сигналов и уменьшить ее массогабаритные показатели.
На чертеже приведена схема формирователя управляющих сигналов.
Предлагаемая схема формирователя управляющих сигналов содержит двухвходовой логический элемент И-НЕ 1, выход которого является выходом сигнала Генерация-НЕ
Figure 00000001
, двухвходовой логический элемент ИЛИ-НЕ 2, выход которого является выходом сигнала Удаление D, вход операнда А, соединенный с первыми входами двухвходовых логических элементов И-НЕ 1 и ИЛИ-НЕ 2, вход операнда В, соединенный со вторыми входами двухвходовых логических элементов И-НЕ 1 и ИЛИ-НЕ 2, первый инвертор 3, вход которого соединен с выходом двухвходового логического элемента И-НЕ 1, второй инвертор 4, выход которого является прямым сигналом Распространение Р, а вход инверсным - Распространение-НЕ
Figure 00000002
, МОП транзистор Р-типа 5, затвор которого соединен с выходом двухвходового логического элемента ИЛИ-НЕ 2, исток - с выходом двухвходового логического элемента И-НЕ 1, а сток - с входом второго инвертора 4, первый МОП транзистор N-типа 6, затвор которого соединен с выходом первого инвертора 3, сток - с входом второго инвертора 4, а исток - с шиной питания низкого уровня напряжения GND, и второй МОП транзистор N-типа 7, затвор которого соединен с выходом двухвходового логического элемента ИЛИ-НЕ 2, сток - с входом второго инвертора 4, а исток - с шиной питания низкого уровня напряжения GND.
Предлагаемая схема формирователя управляющих сигналов предназначена для формирования сигналов Генерация-НЕ
Figure 00000001
, Удаление D, Распространение Р и Распространение-НЕ
Figure 00000002
, значение которых представлено ниже в Таблице истинности схемы формирователя управляющих сигналов.
Figure 00000003
Таким образом, предлагаемая схема формирователя управляющих сигналов представляет собой логическую схему комбинационного типа и работает следующим образом.
В комбинации №1 на входы операндов А и В поступает напряжение низкого уровня, которое соответствует логическому значению «0» таблицы истинности схемы формирователя управляющих сигналов. Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 1 и ИЛИ-НЕ 2, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение высокого уровня, которое соответствует логическому значению «1» таблицы истинности схемы формирователя управляющих сигналов. Напряжение высокого уровня «1», сформированное на выходе двухвходового логического элемента И-НЕ 1 поступает на выход
Figure 00000001
схемы формирователя управляющих сигналов, исток МОП транзистора Р-типа 5 и вход первого инвертора 3, в результате чего на его выходе формируется инверсное напряжение низкого уровня «0», которое поступает на затвор первого МОП транзистора N-типа 6. Поэтому первый МОП транзистор N-типа 6 закрывается.
Одновременно напряжение высокого уровня «1», сформированное на выходе двухвходового логического элемента ИЛИ-НЕ 2 поступает на затворы МОП транзисторов Р-типа 5 и второго МОП транзистора N-типа 7 и выход D схемы формирователя управляющих сигналов. Поэтому МОП транзистор Р-типа 5 закрывается, а второй МОП транзистор N-типа 7 - открывается, и через него на выход
Figure 00000002
схемы формирователя управляющих сигналов и на вход второго инвертора 4 поступает напряжение низкого уровня «0», которое поступает на выход Р схемы формирователя управляющих сигналов. Таким образом, значения сформированных напряжений логических сигналов на выходах
Figure 00000001
, D, Р и
Figure 00000002
полностью соответствуют комбинации №1 таблицы истинности схемы формирователя управляющих сигналов.
В комбинации №2(3) на вход операнда А(В) поступает напряжение низкого уровня «0», а на вход В(А) - высокого «1». Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 1 и ИЛИ-НЕ 2, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение высокого уровня «1» - на выходе двухвходового логического элемента И-НЕ 1 и низкого уровня «0» - на выходе двухвходового логического элемента ИЛИ-НЕ 2.
Напряжение высокого уровня «1», сформированное на выходе двухвходового логического элемента И-НЕ 1, поступает на выход
Figure 00000001
схемы формирователя управляющих сигналов и на вход первого инвертора 3, в результате чего на его выходе формируется инверсное напряжение низкого уровня «0», которое поступает на затвор первого МОП транзистора N-типа 6. Поэтому первый МОП транзистор N-типа 6 закрывается. Одновременно напряжение низкого уровня «0», сформированное на выходе двухвходового логического элемента ИЛИ-НЕ 2, поступает на затворы МОП транзисторов Р-типа 5, второго МОП транзистора N-типа 7 и выход D Схемы формирователя управляющих сигналов. Поэтому второй МОП транзистор N-типа 7 закрывается, а МОП транзистор Р-типа 5 открывается, и через него на выход
Figure 00000002
схемы формирователя управляющих сигналов и на вход второго инвертора 4 поступает напряжение низкого уровня «1», которое поступает на выход Р схемы формирователя управляющих сигналов. Таким образом, значения сформированных напряжений логических сигналов на выходах
Figure 00000001
, D, Р и
Figure 00000002
полностью соответствуют комбинации №2(3) таблицы истинности схемы формирователя управляющих сигналов.
В комбинации №4 на входы операндов А и В поступает напряжение высокого уровня «1». Так как входы операндов А и В соединены с входами, соответственно первым и вторым, двухвходовых логических элементов И-НЕ 1 и ИЛИ-НЕ 2, то на их выходах, в соответствии с выполняемыми этими элементами функциями, формируется напряжение низкого уровня «0». Напряжение низкого уровня «0», сформированное на выходе двухвходового логического элемента И-НЕ 1, поступает на выход
Figure 00000001
схемы формирователя управляющих сигналов, исток МОП транзистора Р-типа 5 и вход первого инвертора 3, в результате чего на его выходе формируется инверсное напряжение высокого уровня «1», которое поступает на затвор первого МОП транзистора N-типа 6. Поэтому первый МОП транзистор N-типа 6 открывается и через него напряжение низкого уровня «0» поступает на выход
Figure 00000002
и вход второго инвертора 4.
Одновременно напряжение низкого уровня «0», сформированное на выходе двухвходового логического элемента ИЛИ-НЕ 2, поступает на затворы МОП транзисторов Р-типа 5 и второго МОП транзистора N-типа 7 и выход D схемы формирователя управляющих сигналов. Поэтому второй МОП транзистор N-типа 7 закрывается, а МОП транзистор Р-типа 5 открывается и через него на выход
Figure 00000002
схемы формирователя управляющих сигналов и на вход второго инвертора 4 также поступает напряжение низкого уровня «0». Так как на входе второго инвертора 4 напряжение низкого уровня «0», то на его выходе формируется инверсное напряжение высокого уровня «1», которое поступает на выход Р схемы формирователя управляющих сигналов. Таким образом, значения сформированных напряжений логических сигналов на выходах
Figure 00000001
, D, Р и
Figure 00000002
полностью соответствуют комбинации №4 таблицы истинности схемы формирователя управляющих сигналов.
Литература
1. Глухов А.В., Шубин В.В. Патент на изобретение РФ №2554853, G06F 7/503 (2006.01), Схема управления элементом манчестерской цепи переноса, Федеральная служба по интеллектуальной собственности, бюллетень №18, 27.06.2015 г.
2. Цифровые интегральные схемы. Методология проектирования / Б. Николич, Ж. Рабаи, А. Чандракасан // Изд. Дом «Вильяме», 2-изд. - г. Москва, 2007.

Claims (1)

  1. Схема формирователя управляющих сигналов содержит двухвходовой логический элемент И-НЕ, выход которого является выходом сигнала Генерация-НЕ (
    Figure 00000004
    ), двухвходовой логический элемент ИЛИ-НЕ, выход которого является выходом сигнала Удаление (D), вход операнда (А), соединенный с первыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, вход операнда (В), соединенный со вторыми входами двухвходовых логических элементов И-НЕ и ИЛИ-НЕ, первый инвертор, вход которого соединен с выходом двухвходового логического элемента И-НЕ, второй инвертор, выход которого является прямым сигналом Распространение (Р), а вход инверсным - Распространение-НЕ (
    Figure 00000005
    ), отличающаяся тем, что в нее введены МОП транзистор Р-типа, затвор которого соединен с выходом двухвходового логического элемента ИЛИ-НЕ, исток - с выходом двухвходового логического элемента И-НЕ, а сток - с входом второго инвертора, и два МОП транзистора N-типа, затвор одного из которых соединен с выходом двухвходового логического элемента ИЛИ-НЕ, а другого - с выходом первого инвертора, стоки обоих МОП транзисторов N-типа - с входом второго инвертора, а истоки - с шиной источника питания низкого уровня напряжения (GND).
RU2017123668A 2017-07-04 2017-07-04 Схема формирователя управляющих сигналов RU2664014C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017123668A RU2664014C1 (ru) 2017-07-04 2017-07-04 Схема формирователя управляющих сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017123668A RU2664014C1 (ru) 2017-07-04 2017-07-04 Схема формирователя управляющих сигналов

Publications (1)

Publication Number Publication Date
RU2664014C1 true RU2664014C1 (ru) 2018-08-14

Family

ID=63177409

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017123668A RU2664014C1 (ru) 2017-07-04 2017-07-04 Схема формирователя управляющих сигналов

Country Status (1)

Country Link
RU (1) RU2664014C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113360449A (zh) * 2021-04-29 2021-09-07 山东英信计算机技术有限公司 一种服务器防护电路和服务器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1291969A1 (ru) * 1985-09-26 1987-02-23 Организация П/Я В-8466 Узел формировани переноса в сумматоре
JPH01250137A (ja) * 1987-12-17 1989-10-05 Mitsubishi Electric Corp 加算回路
US5140546A (en) * 1989-06-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Adder circuit apparatus
TW360971B (en) * 1997-10-08 1999-06-11 Nat Science Council 1.5 bootstrapped pass-transistor-based Manchester-carry-chain circuit suitable for low-voltage CMOS VLSI
KR20010047845A (ko) * 1999-11-23 2001-06-15 윤종용 캐리 선택 이진 가산기
RU2554853C1 (ru) * 2014-05-12 2015-06-27 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"(АО "НЗПП с ОКБ" Схема управления элементом манчестерской цепи переноса

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1291969A1 (ru) * 1985-09-26 1987-02-23 Организация П/Я В-8466 Узел формировани переноса в сумматоре
JPH01250137A (ja) * 1987-12-17 1989-10-05 Mitsubishi Electric Corp 加算回路
US5140546A (en) * 1989-06-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Adder circuit apparatus
TW360971B (en) * 1997-10-08 1999-06-11 Nat Science Council 1.5 bootstrapped pass-transistor-based Manchester-carry-chain circuit suitable for low-voltage CMOS VLSI
KR20010047845A (ko) * 1999-11-23 2001-06-15 윤종용 캐리 선택 이진 가산기
RU2554853C1 (ru) * 2014-05-12 2015-06-27 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"(АО "НЗПП с ОКБ" Схема управления элементом манчестерской цепи переноса

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113360449A (zh) * 2021-04-29 2021-09-07 山东英信计算机技术有限公司 一种服务器防护电路和服务器

Similar Documents

Publication Publication Date Title
US9484922B2 (en) Voltage level shifter module
EP2107680A3 (en) Single-event-effect tolerant SOI-based data latch device
RU2604054C1 (ru) Преобразователь уровня напряжения
US7994821B1 (en) Level shifter circuits and methods
CN105471409B (zh) 具有共享反相器的低面积触发器
CN107223310B (zh) 电平转换电路和指纹识别装置
KR20170043995A (ko) 저전력 고속 집적 클럭 게이팅 셀
CN106505990B (zh) 具有可选滞后和速度的输入缓冲器
Sharma et al. Low power 8-bit ALU design using full adder and multiplexer
RU2380739C1 (ru) Сумматор
RU2664014C1 (ru) Схема формирователя управляющих сигналов
Sarkar et al. Gate Diffusion Input: A technique for fast digital circuits (implemented on 180 nm technology)
RU2702979C1 (ru) Высоковольтный преобразователь уровня напряжения
RU2679186C1 (ru) Преобразователь уровня напряжения
RU2749178C1 (ru) Схема формирователя управляющих сигналов
US9239703B2 (en) Full adder circuit
RU2554853C1 (ru) Схема управления элементом манчестерской цепи переноса
RU2642416C1 (ru) Преобразователь логического уровня напряжения
RU2667798C1 (ru) Преобразователь уровня напряжения
RU2632567C1 (ru) Преобразователь уровня напряжения
RU2562754C1 (ru) Схема управления элементом манчестерской цепи переноса
RU2408922C1 (ru) Одноразрядный двоичный сумматор
US7795923B1 (en) Logic circuit
RU2739487C1 (ru) Преобразователь уровня напряжения
RU2771447C1 (ru) Элемент входного регистра

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190705

NF4A Reinstatement of patent

Effective date: 20210414