SU1695293A1 - Блок переноса сумматора - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах. Целью изобретени   вл етс  уменьшение аппаратурных затрат и потребл емой мощности блока. Блок содержит семь транзисторов 1- 7, два резистора 8 и 9 и источник 10 тока, имеет входы первого 11, 12 и второго 13, 14 слагаемых, вход переноса 15, пр мой 16 и инверсный 17 выходы и подключен к шине питани  18, общей шине 19 и шинам 20 и 21 опорных напр жений. 1 ил.

Description

у

Ј

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах цифровых вычислительных систем.

Цель изобретени  - уменьшение аппаратурных затрат и потребл емой мощности блока.

На чертеже приведена схема блока переноса сумматора с входными и выходными эмиттерными повторител ми, согласующими уровни логических сигналов.

Блок переноса сумматора реализован в виде двухъ русного переключател  тока, содержит семь транзисторов 1-7, два резистора 8 и 9, источник 10 тока, входы первого 11 и 12 и второго 13 и 14 слагаемых, вход 15 переноса, пр мой 16 и инверсный 17 выходы и подключен к шине 18 питани , общей шине 19 и шинам 20 и 21 опорных напр жений .

Блок работает следующим образом. На входы 11 и 13 подаютс  сигналы первого А и второго В слагаемых, а на входы 12 и 14 - значени  А и В, логические уровни которых смещены на величину падени  напр жени  на открытом р-п-переходе. Сиг- налы, подаваемые на входы 12 и 14, могут быть сформированы с помощью эмиттер- ных повторителей, содержащих по одному транзистору 22 (23) и по одному резистору 24(25). На вход 15 подаетс  сигнал переноса С.

Если на входы первого и второго слагаемых подаютс  потенциалы, соответствующие значению логического нул  (),, то транзисторы 1 и 2 закрываютс , и ток, вырабатываемый источником 10 тока, проходит через открытый транзистор 7 на резистор 9. При этом на пр мом выходе 16 будет уровень напр жени , соответствующий логическому нулю (), анамн-i версном выходе 17 - уровень логической единицы ().

Если , или , , то один из транзисторов 1 и 2 откроетс , и в зависимости от значени  сигнала С ток, вырабатываемый источником 10 тока, потечет либо в резистор 8 через открытый транзистор 4 (при ), либо в резистор 9 через открытый транзистор 6 (при ). В результате на выходах 16 и 17 устанавливаютс  значени  , при или , при ОО.

Если и , то транзисторы 1, 2, 3 и 5 откроютс , и независимо от значени  сигнала С ток с источника 10 тока потечет через

резистор 8. При этом на выходах 16 и 17 устанавливаютс  значени  , .

Таким образом, блок переноса реализует следующие логические выражени :

Р АВ + АС + ВС;

Р АВ +АС + ВС.

С целью согласовани  уровней выходных сигналов и увеличени  нагрузочной способности блока к выходам 16 и 17 могут

быть подключены эмиттерные повторители на транзисторах 26, 27 и резисторах 28, 29. На выходах 30 и 31 эмиттерных повторите- лей формируютс  сигналы Р и Р соответственно .

Claims (1)

1. Формула изобретени  Блок переноса сумматора, содержащий семь транзисторов, два резистора и источник тока, причем эмиттеры первого и второго транзисторов объединены и через источник тока подключены к общей шине блока, эмиттер третьего и первый эмиттер четвертого транзисторов объединены и соединены с коллектором первого транзистора , а эмиттер п того и первый эмиттер шестого транзисторов - с коллектором второго транзистора, оазы первого И третьего транзисторов подключены к первым входам соответственно первого и второго слагаемых блока, инверсный выход блока подключен к коллектору четвертого транзистора и через первый резистор - к шине питани  блока, коллектор третьего транзистора соединен с коллектором п того транзцстора , коллектор седьмого транзистора соединен с коллектором шестого транзистора и подключен к пр мому выходу блока и через второй резистор к шине питани  блока, отличающийс  тем, что, с

   целью уменьшени  аппаратурных затрат и потребл емой мощности, четвертый и шестой транзисторы выполнены двухэмиттер- ными, вторые эмиттеры четвертого и шестого транзисторов соединены с коллекторами соответственно второго и первого транзисторов, вторые входы первого и второго слагаемых блока подключены к базам соответственно п того и второго транзисторов , коллектор третьего транзистора соеди0 нен с коллектором четвертого транзистора, база которого подключена к входу переноса блока, базы шестого и седьмого транзисторов подключены соответственно к первой и второй шинам опорных напр жений блока,

   5 эмиттер седьмого транзистора соединен с эмиттером первого транзистора.