CN107666313B - 一种指定逻辑功能用cmos电路实现的方法 - Google Patents

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Abstract

本发明公开了一种指定逻辑功能用CMOS电路实现的方法，其根据指定逻辑功能的“积之和”形式的逻辑函数表达式产生“和之积”形式的逻辑函数表达式；然后根据指定逻辑功能的“积之和”形式的逻辑函数表达式生成上拉网络，根据“和之积”形式的逻辑函数表达式生成下拉网络；再串联上拉网络和下拉网络，合并相同的变量，合并后得到的变量作为输入变量；最后在那些变量取值形式与电路实际输入变量取值形式不一致的输入变量的输入端串接反相器，得到了实现指定逻辑功能的CMOS电路；优点是根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路。

Description

一种指定逻辑功能用CMOS电路实现的方法
技术领域
本发明涉及一种数字逻辑电路实现技术，尤其是涉及一种指定逻辑功能用CMOS电路实现的方法，其适用于所指定逻辑功能可以用乘积项之和形式来描述的情形。
背景技术
数字逻辑电路的功能既可以通过调用基本单元电路，如：“与”门、“或”门、“非”门、加法器、选择器等实现，也可以通过pMOS晶体管和nMOS晶体管(即CMOS晶体管)来连接实现。相比于通过调用基本单元电路来实现，通过CMOS晶体管直接构造的数字逻辑电路在电路面积、功耗或延时方面往往可以得到进一步的优化。
用CMOS电路实现数字逻辑电路的功能的原理可以用图1来表示。在图1中，输入X由n个输入变量组成(n≥1)，分别连接着pMOS晶体管和nMOS晶体管的栅极，当pMOS晶体管的栅极为低电平时，pMOS晶体管导通，反之pMOS晶体管截止；nMOS晶体管的栅极的电平与导通情况和pMOS晶体管刚好相反。当由pMOS晶体管构成的上拉网络导通时，输出f(X)就与Vdd连通，输出f(X)为高电平；当由nMOS晶体管构成的下拉网络导通时，输出f(X)就与GND连通，输出f(X)为低电平，由此实现了数字逻辑电路的功能。
当逻辑函数f(X)已知时，且f(X)采用常用的乘积项之和形式时，如何快速用CMOS晶体管使由CMOS晶体管连接而成的数字逻辑电路的功能与f(X)的逻辑功能一致是一项值得研究的技术。
发明内容
本发明所要解决的技术问题是提供一种指定逻辑功能用CMOS电路实现的方法，其根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路。
本发明解决上述技术问题所采用的技术方案为：一种指定逻辑功能用CMOS电路实现的方法，其特征在于包括以下步骤：
步骤一：将指定逻辑功能的“积之和”形式的逻辑函数表达式记为f(X)，f(X)以乘积项之和形式描述；然后根据f(X)产生“和之积”形式的逻辑函数表达式，具体过程为：同时将f(X)中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式，记为g(X)；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量或原变量的反变量；
步骤二：根据f(X)生成实现指定逻辑功能的CMOS电路对应的上拉网络，具体过程为：将f(X)中的每个乘积项中的每个变量表示为一个pMOS晶体管，且以每个变量在其所在乘积项中的出现形式之补的形式连接到其所表示的pMOS晶体管的栅极，将f(X)中的乘积项中的逻辑“与”表示为对应的pMOS晶体管的串联，将f(X)中的乘积项之间的逻辑“或”表示为对应的pMOS晶体管的并联；
并且，根据g(X)生成实现指定逻辑功能的CMOS电路对应的下拉网络，具体过程为：将g(X)中的每个因式中的每个变量表示为一个nMOS晶体管，且以每个变量在其所在因式中的出现形式连接到其所表示的nMOS晶体管的栅极，将g(X)中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将g(X)中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联；
步骤三：将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络串联在一起，串联连接点为实现指定逻辑功能的CMOS电路的输出；然后将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络中相同的变量合并成一个变量作为实现指定逻辑功能的CMOS电路的输入变量；再检查合并后得到的各个输入变量的形式与X中对应的输入变量的形式是否一致，若合并后得到的任一个输入变量的形式与X中对应的输入变量的形式不一致，则在合并后得到的这个输入变量的输入端串接一个反相器，至此得到了实现指定逻辑功能的CMOS电路。
与现有技术相比，本发明的优点在于：
1)本发明方法根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路，即本发明方法可以直接将逻辑函数表达式转化为CMOS电路，在MOS晶体管级上进行面积、功耗、延时进行估算，因此估算结果将更加准确。
2)在集成电路设计中，映射(Mapping)是十分重要的一环，映射大体分为基于单元库的映射和自由库(Library-free)的映射，在自由库的映射中包含逻辑单元电路生成这个环节，本发明方法就可以直接用于逻辑单元电路的生成，它属于电子设计自动化(EDA)技术的一部分，非常适合计算机实现。
附图说明
图1为用CMOS电路实现数字逻辑电路的功能的原理图；
图2a为采用“积之和”形式的
Figure BDA0001379994070000031
对应的上拉网络的电路结构图；
图2b为采用“和之积”形式的
Figure BDA0001379994070000032
对应的下拉网络的电路结构图；
图2c为根据图2a和图2b所示的电路结构得到的经合并输入变量后的电路结构图；
图2d为能够实现逻辑函数表达式为
Figure BDA0001379994070000033
的逻辑功能的CMOS电路；
图3为利用HSPICE软件对图2c所示的电路结构的功能进行仿真的仿真结果图；
图4a为利用本发明方法实现的反相器的电路结构图；
图4b为利用本发明方法实现的二输入“与非”门的电路结构图；
图4c为利用本发明方法实现的二输入“或非”门的电路结构图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
本发明提出的一种指定逻辑功能用CMOS电路实现的方法，其包括以下步骤：
步骤一：将指定逻辑功能的“积之和”形式的逻辑函数表达式记为f(X)，f(X)以乘积项之和形式描述；然后根据f(X)产生“和之积”形式的逻辑函数表达式，具体过程为：同时将f(X)中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式，记为g(X)；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量或原变量的反变量。
步骤二：根据f(X)生成实现指定逻辑功能的CMOS电路对应的上拉网络，具体过程为：将f(X)中的每个乘积项中的每个变量表示为一个pMOS晶体管，且以每个变量在其所在乘积项中的出现形式之补的形式连接到其所表示的pMOS晶体管的栅极，将f(X)中的乘积项中的逻辑“与”表示为对应的pMOS晶体管的串联，将f(X)中的乘积项之间的逻辑“或”表示为对应的pMOS晶体管的并联。
并且，根据g(X)生成实现指定逻辑功能的CMOS电路对应的下拉网络，具体过程为：将g(X)中的每个因式中的每个变量表示为一个nMOS晶体管，且以每个变量在其所在因式中的出现形式连接到其所表示的nMOS晶体管的栅极，将g(X)中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将g(X)中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联。
步骤三：将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络串联在一起，串联连接点为实现指定逻辑功能的CMOS电路的输出；然后将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络中相同的变量合并成一个变量作为实现指定逻辑功能的CMOS电路的输入变量；再检查合并后得到的各个输入变量的形式与X中对应的输入变量的形式是否一致，若合并后得到的任一个输入变量的形式与X中对应的输入变量的形式不一致，则在合并后得到的这个输入变量的输入端串接一个反相器，至此得到了实现指定逻辑功能的CMOS电路。
以下为对本发明方法进行试验，以验证本发明方法的可行性与有效性。
假设指定逻辑功能的“积之和”形式的逻辑函数表达式f(X)为
Figure BDA0001379994070000051
即X＝{a,b,c,d}，X中的4个输入变量均为原变量。
1)根据
Figure BDA0001379994070000052
产生“和之积”形式的逻辑函数表达式g(X)，具体过程为：同时将
Figure BDA0001379994070000053
中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式g(X)，表达为：
Figure BDA0001379994070000054
2)根据
Figure BDA0001379994070000055
生成上拉网络，具体过程为：将
Figure BDA0001379994070000056
中的每个乘积项中的每个变量表示为一个pMOS晶体管，即a、
Figure BDA0001379994070000057
d均表示为一个pMOS晶体管，共有4个pMOS晶体管；且以每个变量在其所在乘积项中的出现形式之补的形式连接在其所表示的pMOS晶体管的栅极，如图2a所示；将
Figure BDA0001379994070000058
中的乘积项(有2个乘积项，分别为
Figure BDA0001379994070000059
和
Figure BDA00013799940700000510
)中的逻辑“与”表示为对应的pMOS晶体管的串联，将
Figure BDA00013799940700000511
中的乘积项之间(
Figure BDA00013799940700000512
与
Figure BDA00013799940700000513
之间)的逻辑“或”表示为对应的pMOS晶体管的并联。考虑到与pMOS晶体管相连的变量形式为该变量在乘积项中出现形式之补，所以连接到4个pMOS晶体管的栅极的变量分别为
Figure BDA00013799940700000514
b、c、
Figure BDA00013799940700000515
图2a给出了
Figure BDA00013799940700000516
对应的上拉网络的电路结构。
根据
Figure BDA00013799940700000517
生成下拉网络，具体过程为：将
Figure BDA00013799940700000518
中的每个因式中的每个变量表示为一个nMOS晶体管，即
Figure BDA00013799940700000519
b、c、
Figure BDA00013799940700000520
均表示为一个nMOS晶体管，共有4个nMOS晶体管；且以每个变量在其所在因式中的出现形式连接在其所表示的nMOS晶体管的栅极，如图2b所示；将
Figure BDA00013799940700000521
中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将
Figure BDA00013799940700000522
中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联。图2b给出了
Figure BDA0001379994070000061
对应的下拉网络的电路结构。
3)将上拉网络和下拉网络串联在一起，串联连接点为实现指定逻辑功能的CMOS电路的输出，如图2c所示；接着将上拉网络和下拉网络中相同的变量合并成一个变量作为实现指定逻辑功能的CMOS电路的输入变量，即将上拉网络的输入变量
Figure BDA0001379994070000062
b、c、
Figure BDA0001379994070000063
和下拉网络的输入变量
Figure BDA0001379994070000064
b、c、
Figure BDA0001379994070000065
合并，使得最终得到4个输入变量，如图2c所示；再检查合并后得到的各个输入变量的形式与X中对应的输入变量的形式是否一致，由于X中的4个输入变量a、b、c、d均为原变量，而合并后得到的4个输入变量为
Figure BDA0001379994070000066
b、c、
Figure BDA0001379994070000067
即合并后得到的4个输入变量与X中的4个输入变量中有2个变量的形式不一致，在合并后得到的输入变量
Figure BDA0001379994070000068
和
Figure BDA0001379994070000069
的输入端各串接一个反相器，至此得到了能够实现逻辑函数表达式为
Figure BDA00013799940700000610
的逻辑功能的CMOS电路，如图2d所示。
图3给出了利用HSPICE软件对用本发明方法构造的CMOS电路的功能进行仿真的仿真结果。在图3中，v(in1)、v(in2)、v(in3)、v(in4)依次为输入变量
Figure BDA00013799940700000611
b、c、
Figure BDA00013799940700000612
的波形，v(out)为
Figure BDA00013799940700000613
的波形。从仿真结果来看，使用本发明方法实现用逻辑函数描述的逻辑功能的方法是正确的。如在图3中的虚线对应的时刻(约为70ns时刻)，仿真结果为：在输入为
Figure BDA00013799940700000614
输出f＝1，而将上述输入代入表达式
Figure BDA00013799940700000615
中，得到的结果也为1，两者一致，说明用本发明方法实现的电路逻辑功能正确。本发明方法仅涉及用CMOS晶体管的连接方式来实现指定逻辑功能，并没有涉及由电路的延时、驱动能力等要求而对CMOS晶体管的沟道宽度等参数提出要求。
图4a给出了利用本发明方法实现的反相器的电路结构，图4b给出了利用本发明方法实现的二输入“与非”门的电路结构，图4c给出了利用本发明方法实现的二输入“或非”门的电路结构，均与已公布的电路结构一致，进一步验证了本发明方法的正确性。下面为大致实现过程。
反相器可以这样实现：
Figure BDA00013799940700000616
g＝a，于是得到1个pMOS晶体管构成的上拉网络和1个nMOS晶体管构成的下拉网络，得到图4a。
二输入“与非”门
Figure BDA0001379994070000071
可以这样实现：先将f转化为
Figure BDA0001379994070000072
g＝a·b，于是得到2个并联的pMOS晶体管构成的上拉网络和2个串联的nMOS晶体管构成的下拉网络，得到图4b。
二输入“或非”门
Figure BDA0001379994070000073
可以这样实现：先将f转化为
Figure BDA0001379994070000074
g＝a+b，于是得到2个串联的pMOS晶体管构成的上拉网络和2个并联的nMOS晶体管构成的下拉网络，得到图4c。

Claims (1)

1.一种指定逻辑功能用CMOS电路实现的方法，其特征在于包括以下步骤：
步骤一：将指定逻辑功能的“积之和”形式的逻辑函数表达式记为f(X)，f(X)以乘积项之和形式描述；然后根据f(X)产生“和之积”形式的逻辑函数表达式，具体过程为：同时将f(X)中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式，记为g(X)；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量或原变量的反变量；
步骤二：根据f(X)生成实现指定逻辑功能的CMOS电路对应的上拉网络，具体过程为：将f(X)中的每个乘积项中的每个变量表示为一个pMOS晶体管，且以每个变量在其所在乘积项中的出现形式之补的形式连接到其所表示的pMOS晶体管的栅极，将f(X)中的乘积项中的逻辑“与”表示为对应的pMOS晶体管的串联，将f(X)中的乘积项之间的逻辑“或”表示为对应的pMOS晶体管的并联；其中，出现形式之补的形式描述为：设定f(X)为
Figure FDA0002855880790000011
即X＝{a,b,c,d}，X中的4个输入变量均为原变量；将
Figure FDA0002855880790000012
中的每个乘积项中的每个变量表示为一个pMOS晶体管，即a、
Figure FDA0002855880790000013
d均表示为一个pMOS晶体管，共有4个pMOS晶体管；且以每个变量在其所在乘积项中的出现形式之补的形式连接在其所表示的pMOS晶体管的栅极，连接到4个pMOS晶体管的栅极的变量分别为
Figure FDA0002855880790000014
b、c、
Figure FDA0002855880790000015
即：连接到a表示的pMOS晶体管的栅极的是a在乘积项
Figure FDA0002855880790000016
中的出现形式之补的形式为
Figure FDA0002855880790000017
连接到
Figure FDA0002855880790000018
表示的pMOS晶体管的栅极的是
Figure FDA0002855880790000019
在乘积项
Figure FDA00028558807900000110
中的出现形式之补的形式为b，连接到
Figure FDA00028558807900000111
表示的pMOS晶体管的栅极的是
Figure FDA00028558807900000112
在乘积项
Figure FDA00028558807900000113
中的出现形式之补的形式为c，连接到d表示的pMOS晶体管的栅极的是d在乘积项
Figure FDA00028558807900000114
中的出现形式之补的形式为
Figure FDA00028558807900000115
并且，根据g(X)生成实现指定逻辑功能的CMOS电路对应的下拉网络，具体过程为：将g(X)中的每个因式中的每个变量表示为一个nMOS晶体管，且以每个变量在其所在因式中的出现形式连接到其所表示的nMOS晶体管的栅极，将g(X)中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将g(X)中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联；
步骤三：将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络串联在一起，串联连接点为实现指定逻辑功能的CMOS电路的输出；然后将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络中相同的变量合并成一个变量作为实现指定逻辑功能的CMOS电路的输入变量；再检查合并后得到的各个输入变量的形式与X中对应的输入变量的形式是否一致，若合并后得到的任一个输入变量的形式与X中对应的输入变量的形式不一致，则在合并后得到的这个输入变量的输入端串接一个反相器，至此得到了实现指定逻辑功能的CMOS电路。
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