CN1726588A - N沟道上拉元件和逻辑电路 - Google Patents

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Abstract

本发明公开一种具有可切换负差分电阻(SNDR)特征的n沟道场效应晶体管(FET)。将n沟道SNDR FET配置成耗尽型器件，并偏置以基本上象p沟道器件一样工作。因为器件是n沟道，在设计和制造大规模电路时提高了速度并降低了工艺的复杂性。该器件可实现与CMOS相媲美的性能，因此适合作为逻辑门(包括反相器)和存储单元中的p沟道上拉器件的替代物。

Description

N沟道上拉元件和逻辑电路
技术领域
本发明涉及半导体器件和电路，并特别涉及使用上拉元件和能从包括逆变器在内的单沟道逻辑门和其它逻辑门受益的应用。
背景技术
半导体工业的快速前进使得在过去三十年间电子器件和信息技术得以传播。在硅(主要的半导体材料)片(“芯片”)上制作的集成电路(IC)能有效地和廉价地执行许多电子功能(计算、信号处理、信息存储等)并且它们实际上还用于现今的每个电子器件。用每一代新的半导体制造技术，在改善电路性能(速度)的同时每个功能的成本也降低了，导致更大的需求及新的改善的产品的发展。市场成长带来更多投资来发展技术，反过来发展技术又带动投资。半导体市场以15％每年的平均速度历史性地增长，并在2000年超过200,00亿美元。
晶体管是IC中使用中的基本电子构件。现代微处理器在略大于1cm2的硅片上采用了超过50百万个晶体管。通过缩小构件模块(晶体管定标)的尺寸，IC的尺寸相应缩小了。单个IC所需的面积越小，则可以制作在单个硅晶片上IC的数量越大。假设与每个晶片增加的芯片数量相比处理单个晶片的成本仅仅略微增加，从而显著地降低了每个IC的成本。幸运地，当将它们按比例缩小时晶体管以更高的速度运行，从而相应地改善了电路的性能。
晶体管基本上为基本用作电子开关的三端的半导体器件：两端间的电流是由电压或施加到第三终端的电流控制的。现在制造的绝大部分IC(＞85％)使用金属氧化物半导体场效应晶体管(MOSFET)作为基本构件模块。在MOSFET中，金属(也可以是掺杂质的多晶硅材料)″栅级″终端110控制在图1所示的“源极”120和“漏极”130区之间的基片105上的半导体沟道中的电流。金属门电极110和半导体沟道通过一层非常薄的氧化物层140相互电绝缘(因此，金属氧化物半导体有时也更一般地称为“金属绝缘体半导体”或MISFET)。
MOSFET可以通过它们的沟道导电类型等进行分类，该类型：“n沟道”MOSFET(NMOSFET)在将一个相对于源极的高电压加到栅电极上时导通(使电流响应于加在源极和漏极端子之间的电压自由地流动)；“p沟道”MOSFET(PMOSFET)在将一个相对于源极的低电压加到栅电极上时导通。NMOSFET的源极端子通常连接低电位(例如：接地，0伏特)，而PMOSFET的源极端子通常连接高电位(例如：电源电压，VDD)。
具有图1标记的关键参数的基本MOSFET结构包括：栅极长度Lg；电沟道长度(Leff)；栅极氧化物厚度Tox；和源极/漏极接合深度Xj。理想地，只有在加到对应于源极的栅电极的电压大于阈值电压VT时，载流子才能从源极流向漏极端；即，当|VGS-VT|＞0时，|IDS|≥0。
又，在“n沟道”MOSFET(NMOSFET)中，源极和漏极区是掺了很多杂质的n型(即，使它们包括高密度的具有负电荷的导带电子)，而沟道区是掺杂质的p型(即，它不具有高密度的导带电子，而具有充足的具有正关联电荷的价带空穴)。导带电子只有在沟道表面上形成电子的n型反型层时才通过将合适大小的对应于源极的正栅电压从源极流向漏极。当源极端子在低电压偏置时(特别是CMOS电路中的情况)，通过加一个高栅电压VG导通NMOSFET。
相反，在p沟道MOSFET(PMOSFET)中，源极和漏极区是多掺杂质的p型，而沟道区是掺杂质的n型。只有当通过施加对应于源极的合适大小的负栅电压在沟道表面上形成电子的p型反型层时价带空穴才从源极流向漏极。当其源极端子在高电压偏置时(特别是CMOS电路中的情况)，通过加一个低栅电压VG导通PMOSFET。
如果MOSFET和PMOSFET的栅极端子结在一起连到输入信号线VIN，而它们的漏极端子也结在一起连到输出信号线VOUT，则形成图5A所示的传统的CMOS反相电路500：对高输入偏置(VIN＝VDD)，该MOSFET 510 ON(且可以简单地作为源极和漏极端子之间的闭合开关的模式)而PMOSFET 520为截止(且可以简单地作为打开的开关模式)，从而该输出被接地(VOUT＝0V)；相反，对低输入偏置(VIN＝0V)，MOSFETOFF(作为打开的开关的模式)而PMOSFET ON(作为闭合开关的模式)，从而该输出与电源电压连接(VOUT＝VDD)。因此，在反相器的工作中，NMOSFET用于“下拉”输出电位(当加一个高输入信号时)，而PMOSFET用于在加了一个高输入信号时“上拉”输出电位。此工作中图5B中示出。因此，PMOSFET有时称为上拉元件，而例如在存储器应用中有时称为负载元件。当在硅中实施时，NMOSFET和PMOSFET驻留在分开的掺杂质区(″阱″)中。NMOSFET基片(p型阱)在GND偏置，而PMOSFET基片(n型阱)在VDD偏置。
图5A的反相器500是集成电路半导体应用中许多更大规模电路集合的主要构件模块。用合适的NMOSFET下拉和PMOSFET上拉器件的组合还可以实现各种其它逻辑功能。因为NMOSFET和PMOSFET以互补的方式工作，同时采用两种类型的MOSFET的电路称为“互补MOS”(CMOS)电路。现在CMOS技术主要用于超大规模集成(VLSI)电路，主要因为其低功耗(因为在晶体管没有被开关时在VDD和0V之间就没有直接的导电路径)及其与全NMOS或双极结晶体管技术相比的大静电噪声极根(即，VOUT可以在从0V到VDD的整个范围内变化)。在当前工艺水平的CMOS制造过程(130-nm代)中栅电极的长度为65纳米(nm)，且被各新一代技术(每1.5年)按比例缩小到70％。
然而由于技术和物理限制，CMOS的技术的尺寸缩小越来越困难了。随着水平尺寸的减少，垂直尺寸必须按比例减少，以确保在栅电压为低(≤0)时能有效地截止它。例如：为了在晶体管处于OFF状态时维持这些区域之间的泄漏电流的低电平必须减少源极区和漏极区的深度。通常，合起来形成PMOSFET的源极和漏极区的杂质原子(″搀杂物″)扩散得比NMOSFET的那些快得多，使得很难在集成CMOS过程中形成高导电、超浅(＜20nm深)的源极和漏极区。(需要高退火温度来“激活”杂质，从而实现高导电源极和漏极区，但搀杂物扩散的速度随温度的上升成指数增加。)
作为另一例子，在栅电极和沟道之间的电容耦合必须增加，以确保在OFF状态沟道电位可以的栅偏置(相对于漏偏置)完全控制。历史性地，这已通过减小栅电极和沟道之间的“栅极氧化层”的物理厚度实现了。在当前工艺水平CMOS器件中，栅极氧化层为～2nm厚。量子力学电子隧道效应的起始(表现为不希望栅极泄漏电流)会阻碍栅极氧化层按比例缩到～1nm以下的物理厚度。电源电压随晶体管按比例缩小而减小，但比栅极氧化层的厚度慢得多。结果，必须在低于100-nm的MOSFET中的薄栅极氧化层周围维持更高的垂直电场(几个MV/cm)。这会导致可靠性的问题，特别是对垂直电场的极性为负(从沟道指向栅极的方向)的PMOS器件。
在现代CMOS技术中多晶硅(poly-Si)用作MOSFET栅电极材料。典型地，它分别是通过掺杂物离子注入和后续热退火形成的用于NMOSFET和PMOSFET的多掺杂质的n型或p型。因为它是半导体材料(而不是真正的金属材料)，只要晶体管导通它会在与栅极氧化层旁边的区域中耗尽迁移载流子(即，它成为绝缘材料)。“栅极耗尽效应”在ON状态使有源氧化层的厚度增加了几个埃，减小的栅电容并导致下降的晶体管ON电流。此效应在物理氧化层厚度＜3nm时变得非常重要。为了消除此效应，使用金属栅极材料是希望的。NMOSFET要求具有低功函的栅极材料(可与多掺杂质的n型多晶硅相比)而PMOSFET要求具有高功函的栅极材料(可与多掺杂质的p型多晶硅相比)。不同金属栅极材料的处理集成对金属栅极CMOS技术是一个主要的技术挑战，部分因为两种不同类型的MOSFET天性地需要不同类型的栅极材料的属性。
另一与在反相器和其它电路中使用P沟道器件相关联的问题是“空穴”而非电子形成沟道中的迁移载流子。众所周知，空穴的活性远没有电子高，且因此，在相同条件下，p沟道器件与相同尺寸和偏置的n沟道器件相比具有显著下降的性能。这使电路的定时和属性更复杂了，因为必须考虑两种不同的器件的行为。另外，为了补偿此速度差异，P沟道器件通常必须大于它们的n沟道对应物，这进一步降低了集成密度。
为了消除(或至少减轻)在小于100-nm体系的MOSFET尺寸缩小的上述问题，希望消除在VLSI电路中的PMOSFET。通过仅仅使用NMOSFET，大大简化了IC制作过程(即，不需要共同优化n型和p型源极/漏极结的制作过程，且单一金属材料就足够了)。另外，因为PMOSFET必须在与NMOSFET(安装在p型“阱”中)隔离的分开的区域(n型阱)制作，消除PMOSFET会有助于晶体管布局密度的大大提高(更小的芯片尺寸)。因此全NMOS技术会大大减少成本。
现有技术尝试了各种方法为逻辑门和其它电路应用提供单个沟道。例如：在美国专利号：4,072,868中使用一个n沟道耗尽型器件作为负载元件和沟道增加模式IGFET器件一起作为驱动器。该技术的缺点包括：处理没有完全简化，因为n沟道器件必须仍在基片的不同区域形成。另外，负载元件处于持续导通状态，因为负载元件的栅极连到固定的电位。这意味着该器件在所有工作模式中消耗功率，因此不适合低功率应用。在美国专利号：5,191,244中使用一个n沟道上拉晶体管，但它必须同放电晶体管和耦合晶体管耦合，它显然不适合作为主要用于传统p沟道器件的有效替代物。相似地，在美国专利号：5,495,195中，将n沟道上拉元件用作传统反相器的补充(但不作为替代器)以提高切换速度。至今在作为n沟道器件作为上拉器件地遇到的常见问题包括：(1)必须将耗尽型晶体管做大(即，长而薄)以产生一个大的ON电阻；(2)当驱动诸如另一晶体管的栅极之类的电容型输出负载时充电时间与放电时间相比长；(3)该器件在增强型下拉器件导通时消耗DC功率，因为在上拉晶体管中的电阻损耗。
因此，在这些参考文件(它们通过引用包含在此)和其它现有技术中所述的解决方法显然不是最佳的，或至少不能提供任何优于它们CMOS相对物的可测的优点。因此，基于单沟道的电路至今没有实现他们许诺的商业成功。
因此，希望提供一种新型的n沟道MOSFET来代替PMOSFET作为互补集成电路中的上拉器件，它允许保留CMOS技术的优点(更低的待机功率，大静态噪声极限)。具体来说，该新的晶体管在输入(栅极)偏置为高时应为OFF，而当输入偏置为低时应为ON。当下拉元件导通时，在上拉元件中消耗的直流必须接近于0。
一个有希望适用于n沟道上拉元件的候选是美国专利号：6,479,862(King等人)所述的一种新型的可兼容MOS，可以NDR的FET。此器件的优点在此文件中很好地列出了，在此不再重复。如本文所列，相信该新元件的合适的结构可以有效地用作传统P沟道器件的替代物，从而解决长期存在的CMOS复杂性的问题及其未解决的尺寸缩小的问题。
(3)发明内容
因此，本发明的一个目的在于克服现有技术中的上述问题；
本发明的另一目的在于提供一种新型的包括可切换NDR FET的上拉元件；
本发明的又一目的在于提供一种新型的包括反相器的单沟道逻辑门；
本发明的另一目的在于提供一种可模拟另一不同导电类型的器件的行为的新型半导体元件；
一个相关的目的是提供一种基本上象p沟道FET那样工作的n沟道FET，因此可以用作后者的有效替代物。
本发明的再一目的在于提供一种包括从成本、复杂性和性能前景方面有效地与CMOS对应物相媲美的新型半导体构件模块。
应从详细说明中理解本发明可以在多个不同实施例中实施。另外，技术人员很容易理解不同的实施例可能会仅包括一个或多个本发明的上述目的。因此，在任何一个特定实施例中缺少一个或多个那些属性不应解释成限制本发明的范围。
因此，本发明的第一个方面是关于一种n型沟道半导体晶体管，它响应栅极输入偏置信号和源极—漏极偏置信号并以与p沟道半导体晶体管器件会响应于栅极输入偏置信号和源极—漏极偏置信号的方式相似的方式切换。
在较佳实施例中，位于n沟道半导体晶体管器件的俘获层会使n沟道半导体晶体管器件在栅极输入偏置信号和源极—漏极偏置信号超过预定阈值时以负差分电阻模式工作。将栅极输入偏置信号的一个起点设定为约等于VDD/2的值，其中VDD是n型沟道半导体晶体管器件的最大工作电位。
又在一较佳实施例中，n型沟道半导体晶体管器件配置成负差分电阻耗尽型器件。因此，响应于具有高逻辑电平的栅极输入偏置信号，n型沟道半导体晶体管器件用负差分电阻区工作(因此可以象p沟道器件一样截止)，并且响应于具有逻辑低电平的栅极输入偏置信号该n型半导体晶体管器件不用负差分电阻区工作(因此可以象p沟道器件一样导通)。本发明的另一方面针对掺杂质的n型沟道半导体晶体管器件，使其用作耗尽型器件，并使其进一步适于：响应于预定源极—漏极电压和低栅电位，n沟道晶体管半导体器件导通；而响应于预定源极—漏极电压和高栅电位，n沟道晶体管半导体器件截止。
该n型沟道半导体晶体管器件最好是包括可切换负差分电阻的金属绝缘体场效应晶体管(MISFET)。预定源极—漏极电压大于n型沟道半导体晶体管器件的负差分电阻属性的起始电压。在另一实施例中，n型沟道半导体晶体管器件是在绝缘硅片上形成的。
本发明的另一方面针对适于在第一工作模式期间显示负差分电阻(NDR)效应的门控半导体结构。该模式是响应于超过第一电压值的栅极输入信号实现的。门控半导体结构还适于响应不超过第一电压值的栅极输入信号在沟道区中的第二工作模式期间抑制负差分电阻效应。配置一个与门控半导体结构相耦合的漏极区用于接收一个漏极电位。得出的结构具有一种行为，其中在第一工作模式期间半导体器件具有带逻辑高电平的栅极输入信号并能响应于超过NDR起始值的漏电压(VNDR)截止；且在第二工作模式期间，半导体器件响应于栅极输入信号获得逻辑低电平导通。以此方式，门控半导体结构模拟p沟道FET的开关特征。
门控半导体结构最好是基于硅的结构，其中负差分电阻效应是由在与门控半导体结构的沟道的界面处的电荷俘获和电荷释放引起的。在一些实施例中，门控半导体结构是具有动态可变阈电压的场效应晶体管。
本发明的另一方面是针对用于半导体电路中的n沟道晶体管。该n沟道晶体管包括栅极、源极区、漏极区、和与源极区和漏极区耦合的沟道。该n沟道晶体管配置成使得根据栅极偏置信号控制沟道导电性，响应于栅极偏置信号的第一值，n沟道晶体管可以被导通和截止。同时，n沟道晶体管还配置成使得响应于源极/漏极偏置信号控制沟道导电性，n沟道晶体管可以响应于栅极偏置信号的第二值被导通和截止。这样，n沟道晶体管构成响应于半导体电路中的偏置信号基本上象p沟道器件一样开关的n沟道耗尽型器件。
在较佳方法中，栅极偏置信号的第一值对应于逻辑低电平状态，而栅极偏置信号的第二值对应于高逻辑电平状态。
在一些实施例中，漏极区为由另一个基本象n沟道器件一样开关的n沟道晶体管共享的普通掺杂的区域。在其它实施例中，在绝缘硅片上形成n沟道晶体管。在其它又一些例子中，n沟道晶体管具有的沟道长度稍大于半导体电路中不象p沟道器件那样工作的其它n沟道器件的沟道长度。
本发明的其它方面针对用于基于硅的半导体电路中的新型半导体上拉元件。上拉的第一种类型包括n沟道场效应晶体管，该晶体管包括：源极、漏极、沟道和栅极。漏极与第一电位耦合，而源极与输入节点耦合。n沟道场效应晶体管配置成耗尽型，以以与p沟道FET会响应栅极输入偏置信号的相似的方式导通或截止，这样，响应于低栅极输入偏置信号和低源极—漏极电位，n沟道FET导通；响应于高栅极输入偏置信号和高源极—漏极电位，n沟道FET截止。以此配置，半导体上拉元件为通过导通和截止模块有源p沟道器件的行为以减少基于硅的半导体电路的能耗的有源n沟道器件。
在一较佳实施例中，n沟道场效应晶体管包括一个可切换负差分电阻特征。上拉元件与另一作为响应于栅极输入偏置信号开关的n沟道器件的n沟道场效应晶体管(下拉元件)串联。当与n沟道场效应晶体管耦合的下拉元件导通时，该n沟道场效应晶体管消耗的直流功率基本上为0。
在一些实施例中，n沟道场效应晶体管是布尔逻辑门(AND、NAND、OR、NOR、XOR、XNOR、NOT)的一部分。
本发明的另一方面是关于包括至少一个第一掺杂类型沟道绝缘绝缘栅场效应晶体管(IGFET)和具有相同掺杂类型沟道的NDR FET元件的逻辑门。第一沟道类型IGFET具有一个与输入节点耦合的IGFET栅极端子、连接到第一电位的第一IGFET源极/漏极端子和耦合至一输出节点的第二IGFET源极/漏极端子。负差分电阻场效应晶体管(NDR-FET)元件还具有一第一掺杂类型沟道，包括连接至第二电位的第一NDR FET源极/漏极端子、连接至输出节点的第二NDR FET源极/漏极端子和连接至输出节点的第三NDR栅极端子。以此方式，NDR-FET元件作为用于逻辑门的上拉器件，这样逻辑门全部由具有普通沟道掺杂类型的有源器件形成。
在较佳实施例中，NDR-FET元件是耗尽型器件且两个器件都是n沟道的。在高度集成的应用中，输出节点是由NDR FET和IGFET共享的源极/漏极极区。
逻辑门可以实施一个标准一布尔逻辑函数，包括例如AND、OR、NOT、NAND、NOR、XOR、XNOR。当然还可以是更大的函数组合。
本发明的另一方面涵盖逻辑门，包括：与一输入信号和一输出节点耦合的第一n沟道器件；和与第一沟道器件串联的第二n沟道器件。第一n沟道器件响应于输入信号的值模拟p沟道场效应晶体管的开关行为。
在较佳实施例中，逻辑门执行一个逆函数。
第一n沟道器件最好是可切换的耗尽型负差分电阻场效应晶体管(SNDR FET)，它从俘获区得到其行为。
在一些应用中，第一n沟道器件的第一电阻大于第二n沟道器件的第二电阻。
本发明的另一方面是关于半导体电路，包括：具有与半导体逻辑门相关联的输入信号相耦合的栅极的第一n沟道场效应晶体管上拉元件；和与第一沟道器件串联并具有与输入信号直接耦合的栅极的第二n沟道FET下拉元件。响应于具有第一逻辑电平值的输入信号将第一n沟道器件设置在ON状态并将第二n沟道器件设置在OFF状态，和响应于具有第二逻辑电平值的输入信号将将第一n沟道器件设置在OFF状态并将第二n沟道器件设置在ON状态，因此，半导体电路可以全部用n沟道器件来执行。
在许多应用中，可以配置全n沟道半导体电路以模拟CMOS行为，诸如通过在静态工作期间消耗基本上为0的直流功率。在一些实施例中，可以将整个集成电路模，或甚至整个硅片制成仅有一个n沟道器件，从而大大简化制作过程。
本发明的其它方面是关于n沟道基于硅的半导体晶体管的工作方法。该方法包括：将一低偏置信号加至n沟道基于硅的半导体晶体管的栅极并施加一个第一源极—漏极偏置以将n沟道基于硅的半导体晶体管设置在0N状态；和将一个高偏置信号加至n沟道基于硅的半导体晶体管的栅极并施加一个与第一源极—漏极偏置不同的第二源极—漏极偏置以将n沟道基于硅的半导体晶体管设置在OFF状态。因此从一工作方面，n沟道基于硅的半导体晶体管响应于基本象p沟道FET的栅极偏置信号。
相关的方面包括负差分电阻(NDR)场效应晶体管(FET)器件的工作方法。这些方法包括：将一低偏置信号加至NDR FET的栅极并施加一个第一源极—漏极偏置以将NDR FET设置在ON状态；和将一个高偏置信号加至NDR FET的栅极并施加一个与第一源极—漏极偏置不同的第二源极—漏极偏置以将NDR FET设置在OFF状态。以此方式，NDR FET基本上象p沟道FET一样开关。
在较佳实施例中，NDR FET是耗尽型n沟道器件。
在一些应用中，可以用约等于非NDR工作模式中的OFF开关时间的NDR工作模式中的OFF开关时间配置NDR FET。另外，NDR FET在OFF状态中的静态工作模式期间消耗基本上为0的直流功率，并因此可用作上拉元件。
本发明的其它相关方面是关于用于基于硅的半导体电路中的n沟道半导体上拉元件的工作方法。这些方法通常包括步骤：将n沟道半导体上拉元件耦合至第一电位；和将源极耦合至一输出节点和n沟道下拉元件的漏极；将n沟道半导体上拉元件的栅极耦合至一输入信号；选择性地切换用于n沟道半导体上拉元件的负差分电阻(NDR)模式；和以耗尽型工作n沟道半导体上拉元件以与p沟道FET会响应于输入偏置信号的p沟道FET相似的方式导通和截止，这样：响应于一低栅极输入偏置信号，n沟道半导体上拉元件导通；响应于一高栅极输入偏置信号，n沟道半导体上拉元件截止。因此，从工作方面，这些实施例提供模拟有源p沟道器件的开关行为的n沟道半导体上拉元件的优点，以减少基于硅的半导体电路中的能耗。
本发明的相关方面是关于n沟道负差分电阻(NDR)场效应晶体管作为上拉元件的半导体电路的工作方法，且其中在第一工作模式期间n沟道NDR FET响应于超过第一电压值的输入信号用NDR特征工作；n沟道NDR FET还适用于响应不超过第一电压值的栅极输入信号在第二工作模式期间抑制负差分电阻效应。在第一工作模式期间，可以响应于超过NDR起始值(VNDR)的漏电位截止n沟道NDR FET；在第二工作模式期间，响应于获得逻辑低电平的输入信号导通半导体器件。因此，可以使用两种不同的自由度来截止上拉元件。
本发明的其它方面涉及半导体器件的制造方法，包括：形成开关特征基于与p型FET相同的n沟道可切换耗尽负差分电阻场效应晶体管(SNDRFET)。
本发明的又一些其它方面涉及单沟道半导体电路的制造方法。这些方法通常包括以下步骤：形成具有与和半导体电路相关联的输入信号耦合的栅极的第一n沟道场效应晶体管上拉元件；和形成与第一沟道器件串联并具有与输入信号直接耦合的栅极的第二n沟道FET下拉元件；响应于具有第一逻辑电平值的输入信号，将第一n沟道器件设置在ON状态并将第二n沟道器件设置在OFF状态；和；响应于具有第二逻辑电平值的输入信号，将第一n沟道器件设置在OFF状态并将第二n沟道器件设置在ON状态。因此，如制作的，半导体电路全部用n沟道器件执行，并行为类似于CMOS型电路。
以此方式，集成到传统制作过程中的NDR上拉元件的构成可以比传统PMOSFET容易得多。另外，可以制作逻辑门使该门中的所有器件使用单沟道类型(即，两个都是n沟道或p沟道)，并仍实现和CMOS实施相同的低功率工作。
(4)附图说明
图1为现有技术金属绝缘半导体场效应晶体管(MISFET)的示意剖视图；
图2为现有技术中具有负差分电阻(NDR)的金属绝缘半导体场效应晶体管(NDR-MISFET)的示意剖视图；
图3为示出NDR-MISFET的电流对电压(I-V)特性的示意图，该特性包括该器件具有NDR工作区的第一模式和其中该器件用作传统FET的第二模式；
图4示出用于注示如硅实现的不同类型的电路的电路符号。
图5A为现有技术CMOS反相器的电路图；
图5B为说明现有技术CMOS反相器的工作的逻辑表；
图6A为根据本发明构成的单沟道CMOS逻辑门(反相器)的电路图；
图6B为说明图6A的实施例的工作的逻辑表；
图7为示出图6A的电路中所使用的可切换NDR-MISFET的电流对电压(I-V)特性的图表。
(5)具体实施方式
以下详细说明旨在示出本发明的特定实施例。由于以下说明，本发明的其它实施例和公开的变形对那些本领域的技术人员将会很明显。
如上所述，前面公开了一种在基于硅的n沟道MOSFET中实现显著负差分电阻(NDR)行为的新的方法。在图2中所示的NDR-FET 200中，电子阱230位于沟道旁的栅极介质210中，在离半导体基片205的表面＜1nm的很短的距离内。NDR FET200的其它元件是常规的并包括源极区240(和源极端子/触点245)；漏极区250(和漏极端子/触点255)；栅电极260(和栅极端子/触点265)，和可选主体触点270。
电子阱230具有合适高的能级并仅俘获来自沟道的高能电子。该高能电子只有在沟道区中的电场强度足够高时，即，如果栅极到沟道偏置和漏极到源极偏置(VDS)足够高时，才能得到。一旦俘获到电子，在栅极介质中的俘获电荷使晶体管阈值电压VT增加，从而晶体管电流(IDS)减小。随着VDS的增加，在沟道中流动的更大部分电子具有足够的能量被俘获，从而进一步减少晶体管电流。
因为俘获能级为高，俘获的电子能快速逃跑(例如：在10-12秒内)。对各偏置的单个组合，有一个连续地俘获和释放的稳定状态，它具有影响晶体管阈值电压VT的固定净俘获电荷。因为电子俘获/释放的高频率(＞1012Hz)，VT动态地响应偏置条件中的变化，使得不论从哪个方向扫描(正或负)VDS，实现漏极和源极之间的动态NDR行为。
然而，如果栅偏置不够高，垂直电场可能会没有高到足以从沟道俘获电子，且看不见NDR行为。即，NDR FET 200也可以象用于其它偏置条件的常规FET那样行为。这些实行特征根据选择的模式变化的双模式器件。
因此，NDR FET 200的NDR行为是可用栅偏置开关的，从而可以认为此器件是“可切换”NDR-FET的一种形式，下文称为SNDR FET。特别地，当SNDR FET 200作为常规FET工作时，可以用标准栅压导通或截止它。相反，当NDR FET用NDR特征工作时，不仅可以使用栅压还可以通过前述源极/漏极电压的动作来导通或截止它。这允许不同于其它已知基于硅的半导体晶体管的额外的自由度和弹性。
图3中示出两个工作模式，它示出VS＝VB＝GND时，SNDR-FET的电流(IDS)对电压(VDS)特征，用于。对低栅偏置(VG＝V1)，特征与普通NMOSFET的相似。对足够高的栅偏置(VG＝V2)，在沟道中流动的电子获得高漏—对—源偏置处的足够能量而被俘获，使VT增加并使电流减少，产生负差分电阻特征。″NDR体系″对应于偏置范围VDS＞VNDR；后者在制造以实现希望工作范围期间可调节或“调谐”。
图4(c)示出在当将其用于半导体电路时，在图中作为用于SNDR FET的标识符使用的新速记MOSFET电路符号。这可以与本领域已知的各种基本MOSFET电路符号相比，例如用于标准n沟道MOSFET(图4(a))和标准p沟道MOSFET(图4(b))。当申请人不反对为了任何法律目的复制本文件(和附图)时，申请人保留使用这些符号(或其派生符号)指示NDR FET的权利。
因此，可以将可切换NDR-FET(SNDR-FET)用作任何互补逻辑电路中的上拉器件(代替PMOSFET)。这允许全n沟道逻辑门，其中在具有普通偏置电位(最好接地)的单个基片(或阱)上形成有源器件。
将图6中的反相电路600的实施例作为示例，该电路包括n沟道下拉元件610(最好是NMOSFET)和n沟道NDR上拉元件620(在此例中最好为耗尽型类型SNDRFET)。用传统处理技术构成SNDR FET 620使之象传统耗尽型FET对应物一样行为。因此，器件620通常处于低栅极电位，并通过提高栅压截止。SNDR-FET 620固有的阈值电压最好小于或等于VDD，使得其为耗尽型器件。当然可以以熟知处理工作的合适方式通过简单地用某种n型掺杂物掺杂沟道来进行。
因此，当输入信号转换到高状态(VIN＝VDD)时，NMOSFET下拉器件610会导通以将VOUT拉低(低于VDD/2)。如果SNDR-FET 620的ON电阻大于电压＝VDD/2的NMOSFET610的ON电阻，则可以保证该结果。即，当处于NDR模式(对应于VIN＝VDD，考虑到最差的情况，及VBS＝-VDD/2)时，SNDR-FET 620的IDS峰值应低于VIN＝VDD和VOUT＝VDD/2的NMOSFET的峰值。然后SNDR-FET将截止(因为它在NDR体系中偏置)，而VOUT会达到GND，以提供低静态功率消耗和大静态噪声极限。
如上所述，因为SNDR-FET 620在VIN＝GND时为ON，该器件的固有阈值VT应小于或等于VDD。还应注意在VOUT(＞VDD/2)(与VDS的低值相对应)的高值下降，因为栅—对—源偏置(VGS)小于VG(因为VS＝VOUT＞GND)还因为VT由主体偏置效应(VBS<0＝>VT高于固有值)提高。负主体偏置也会影响VNDR(见图3)：VNDR更低，因为VBS＜0，因此该配置中的SNDR-FET的NDR体系比电压范围略广。又，特定电压范围根据特定电路工作要求而变化。本领域的技术人员还会理解可以通用绝缘硅片(SOI)基片使主体偏置效应最小化，从而使SNDR-FET 620的主体电浮置。
因此，对于加到反相器600的第一逻辑信号值(在该情况中，逻辑高值)，SNDRFET 620用NDR特征行为。
可以通过增加其相对于SNDR-FET 620沟道宽度的沟道宽度来降低NMOSFET610的ON电阻；这会导致反相器占据更大的布局区，这在某些应用中可能是不希望的。因为SNDR-FET 620的ON状态电流已经下降了(上述NDR效应的结果)，可能实际上不需要将NMOSFET 610做得比SNDR-FET 620宽。在下拉和上拉元件之间实现合适的电阻的其它技术对本领域的技术人员是显而易见的。
当输入信号转变到低状态(VIN＝GND)时，NMOSFET下拉器件610会截止，而SNDR-FET 620切换到非NDR状态，并象传统耗尽型FET一样行为。这是因为栅偏置高到足以发生电荷俘获。接着，SNDR FET 620导通将VOUT拉高。因此，对于提供给反相器600的第二逻辑信号值(此时为逻辑低值)，SNDR FET 620行为没有NDR特征。
图6B示出的反相器600的基本工作。又，提供了低静态功率消耗和大静态噪声极限。同现有技术的纯n沟道反相器不一样，可以使本反相器的输出对称，因为在静态模式中下拉器件610或上拉器件620都是截止的。这也是比现有的全n沟道结构好的优点。
因为NMOSFET 610截止，不一定需要非NDR状态中的SNDR-FET 620的ON电阻(因此，IDS)来保证VOUT会上升到VDD/2以上并达到VDD。这意味着用全n沟道有源器件和用与等效CMOS对应物相等的降低的直接功率消耗，反相器600输出会达到高速度，全电压范围值(即，0-VDD)。
在给出的代替CMOS反相电路的例子中，得出的结论是栅极的NDR阈值电压(VGNDR)最好在0和VDD/2之间。理想地，VGNDR＝VDD/2以实现从VIN至VOUT的尽可能短的信号传播延迟。为了确保合适的电路工作，VGNDR应大于0V并不大于VDD/2。又，对特定电路实施，预计这些值会变化，且本发明不限于此方面。
因此，可见SNDR FET 620包括两个用不同现象工作的沟道截止机构。这两个现象可以用不同的偏置技术衔接，使得单个器件可以在两人不同时间具有两个不同的行为，实现两种不同程度的自由。在第一种情况中，传统截止机构根据传统耗尽型偏置法来截止器件。在此法中，低漏对源电压用于截止器件。在第二种情况中，使用NDR关闭机构，其中将高栅压用于截止该器件。
在其它全n沟道现有技术解决方案中，栅极“结”至固定电位(因此下拉FET一直导通)，产生不希望的结果。即，n沟道上拉元件的沟道导电性不响应输入信号改变。在本例中，作为SNDR FET的上拉元件620可以根据输入信号″切换″，从而有效地模拟p沟道器件的行为。后者还响应于输入信号的状态切换通道的导电性，导致很低功率的工作模式。SNDR FET 620能有效地模拟p沟道器件的原因在于通常导通器件的输入信号(即，栅极控制信号)本身可以被超过NDR阈值的源极/漏极电压超过(可以说)，将该器件截止。因此在一个例子中，当输入为低时将非NDR模式用于器件620，而当输入为高时，使用NDR模式。因此，本发明采用与各种反相器600固有的特征相结合的SNDR FET 620的NDR特征。
总之，n沟道耗尽型SNDR-FET 620具有所需的特征(它在栅极偏压为高时截止，在栅极偏压为低时导通)，以替代PMOSFET作为任何互补集成电路中的上拉器件。这样，它提供CMOS技术的优点(更低的待机功率和更大的噪声级限)，消除了晶体管尺寸缩小的重要技术困难，并且还能显著提高晶体管布局密度。
因为本器件还可与MOS工作兼容，它可以用非NDR IGFET 610常用的结构特征来形成。例如：在半导体基片/晶片上形成的栅极绝缘层、源极/漏极极区、隔离区、触点、栅电极等都可以在普通工作的同时形成，因此与本发明的SNDR FET 620共享。另外，可以共享一些区以提高集成密度，例如NMOSFET 610的漏极区和SNDRFET 620的源极区。从处理集成方面，本方法具有优于混合处理技术的实质的优点。
又，虽然提供反相器的例子是为了示出本发明的本质，它决不限于该种逻辑门。例如：本文所述的上拉元件可以用于其它应用，例如：输出缓冲器电路、布尔逻辑门(AND、OR、XOR、XNOR、NOR、AND)和更大的电路。
当用于不同类型的逻辑门、不同类型的栅极的集合或存储单元中时，实现相似工作所需的必要偏置对使用常规技术的本领域的技术人员是显而易见的。
应注意可以将NDR-FET与NMOSFET结合起来使用以比传统CMOS技术更有效地(即，使用少得多的晶体管)执行各种电路功能。这最终是对未来VLSI技术最有益的方法。基于NDR的电路设计不仅保证降低每个功能的成本还保证降低能耗。
虽然参照示例实施例描述本发明，此说明书不旨在限制。本领域的技术人员会清楚地理解以上说明书仅仅为示例而不是对本发明的范围的限制，本发明可以用于许多种用传统处理技术制造的集成电路中。参照说明书示例实施例的各种修改和组合以及本发明的其它实施例对本领域的技术人员来说是显而易见的。当然，这些修改和组合可以用其它已知特征代替或加入到本公开中。因此，所附的权利要求想要包括任何这些修改或实施例。虽然权利要求是根据本文所述的特定实施例构成的，很明显本文揭示的范围也用于向本领域的技术人员清楚揭示的任何新的不明显的特征，不论该特征是否与下面提供的权利要求相关，也不论它是否解决和/或缓解上述所有相同技术问题。最后，申请人还保留对在本申请(和/或相关申请)的过程中针对任何新的不明显的特征的新的和/或附加权利要求的权利。

Claims (58)

1.一种n型沟道半导体晶体管器件，其特征在于，其改进包括：
n型沟道半导体晶体管器件响应栅极输入偏置信号和源极-漏极偏置信号并以与p沟道半导体晶体管器件会响应于栅极输入偏置信号和源极-漏极偏置信号的方式相似的方式切换。
2.如权利要求1所述的n型沟道半导体晶体管器件，其特征在于，包括位于n沟道半导体晶体管器件的沟道界面处的俘获层，该俘获层使n沟道半导体晶体管器件在所述栅极输入偏置信号和所述源极-漏极偏置信号超过预定起始点时以负差分电阻模式工作。
3.如权利要求2所述的n型沟道半导体晶体管器件，其特征在于，其中将所述栅极偏置信号的起始点设定成约等于VDD/2的值，其中VDD是n型沟道半导体晶体管器件的最大工作电位。
4.如权利要求1所述的n型沟道半导体晶体管器件，其特征在于，所述n型沟道半导体晶体管器件配置成耗尽型器件。
5.如权利要求1所述的n型沟道半导体晶体管器件，其特征在于，其中响应于具有高逻辑电平的栅极输入偏置信号，n型沟道半导体晶体管器件用负差分电阻区工作，并且响应于具有逻辑低电平的栅极输入偏置信号该n型半导体晶体管器件不用负差分电阻区工作。
6.一种n型沟道半导体晶体管器件，其特征在于：
对所述n型沟道半导体晶体管器件掺杂质，使其用作耗尽型器件；
并使所述n型沟道半导体晶体管器件进一步适于：
响应于预定源极-漏极电压和低栅电位，n沟道晶体管半导体器件导通；和
响应于预定源极-漏极电压和高栅电位，n沟道晶体管半导体器件截止。
7.如权利要求6所述的n型沟道半导体晶体管器件，其特征在于，所述n型沟道半导体晶体管器件是金属绝缘场效应晶体管(MISFET)。
8.如权利要求6所述的n型沟道半导体晶体管器件，其特征在于，所述n型沟道半导体晶体管器件是可切换负差分电阻(SNDR)MISFET。
9.如权利要求6所述的n型沟道半导体晶体管器件，其特征在于，所述预定源极-漏极电压大于n型沟道半导体晶体管器件的负差分电阻特征的起始电压。
10.如权利要求6所述的n型沟道半导体晶体管器件，其特征在于，所述n型沟道半导体晶体管器件是在绝缘硅片上形成的。
11.一种半导体器件，其特征在于，包括：
适于在第一工作模式期间响应于超过第一电压值的栅极输入信号显示负差分电阻(NDR)效应的门控半导体结构；
所述门控半导体结构还适于在沟道区中的第二工作模式期间响应不超过第一电压值的栅极输入信号抑制所述负差分电阻效应；
一个与门控半导体结构相耦合的漏极区用于接收一个漏极电位；
其中在所述第一工作模式期间所述半导体器件具有带逻辑高电平的栅极输入信号并能响应于超过NDR起始值(VNDR)的所述漏电压(VNDR)截止；
且其中在所述第二工作模式期间，半导体器件响应于栅极输入信号获得逻辑低电平导通。
12.如权利要求11所述的半导体器件，其特征在于，所述门控半导体结构是基于硅的结构。
13.如权利要求11所述的半导体器件，其特征在于，所述负差分电阻效应是由在与门控半导体结构的沟道的界面处的电荷俘获和电荷释放获引起的。
14.如权利要求11所述的半导体器件，其特征在于，所述门控半导体结构是具有动态可变阈电压的场效应晶体管。
15.如权利要求11所述的半导体器件，其特征在于，所述门控半导体结构模拟p沟道FET的开关特征。
16.一种用于半导体电路中的n沟道晶体管，该n沟道晶体管包括栅极、源极区、漏极区、和与源极区和漏极区耦合的沟道，其特征在于，改进包括：
所述n沟道晶体管配置成使得根据控制沟道导电性的栅极偏置信号，n沟道晶体管响应于栅极偏置信号的第一值，可以被导通和截止；
所述n沟道晶体管还配置成使得响应于控制沟道导电性的源极/漏极偏置信号，n沟道晶体管可以响应于栅极偏置信号的第二值被导通和截止；
其中，所述n沟道晶体管是响应于半导体电路中的偏置信号基本上象p沟道器件一样开关的n沟道耗尽型器件。
17.如权利要求16所述的n沟道晶体管，其特征在于，其中所述栅极偏置信号的第一值对应于逻辑低电平状态，而栅极偏置信号的第二值对应于高逻辑电平状态。
18.如权利要求16所述的n沟道晶体管，其特征在于，所述漏极区域为由另一个基本象n沟道器件一样开关的n沟道晶体管共享的共同掺杂的区域。
19.如权利要求16所述的n沟道晶体管，其特征在于，其中在绝缘硅片上形成所述n沟道晶体管。
20.如权利要求16所述的n沟道晶体管，其特征在于，其中所述n沟道晶体管具有的沟道长度稍大于半导体电路中不象p沟道器件那样工作的其它n沟道器件的沟道长度。
21.一种用于基于硅的半导体电路中的新型半导体上拉元件，其特征在于，包括：
n沟道场效应晶体管，包括：源极、漏极、沟道和栅极；
其中，所述漏极与第一电位相耦合，而所述源极与输入节点耦合；
所述n沟道场效应晶体管配置成耗尽型，可采用与p沟道FET会响应栅极输入偏置信号的相似的方式导通或截止，这样：
响应于低的栅极输入偏置信号和低源极-漏极间电位，n沟道FET导通；
响应高的栅极输入偏置信号和高源极-漏极间电位，n沟道FET截止；
其中，所述半导体上拉元件为通过导通和截止模块有源p沟道器件的行为以减少基于硅的半导体电路的能耗的有源n沟道器件。
22.如权利要求21所述的上拉元件，其特征在于，所述n沟道场效应晶体管包括一个可切换负差分电阻特征。
23.如权利要求21所述的上拉元件，其特征在于，所述n沟道场效应晶体管与另一作为响应于栅极输入偏置信号开关的n沟道器件的n沟道场效应晶体管串联。
24.如权利要求21所述的上拉元件，其特征在于，所述n沟道场效应晶体管是布尔逻辑门(AND、NAND、OR、NOR、XOR、XNOR、NOT)中的一部分。
25.如权利要求24所述的上拉元件，其特征在于，所述n沟道场效应晶体管在耦合至所述n沟道场效应晶体管的下拉元件导通时消耗基本上为0的直流功率。
26.一种包括至少一个第一掺杂类型沟道绝缘绝缘栅场效应晶体管(IGFET)的逻辑门，其特征在于，所述第一掺杂类型沟道的IGFET具有一个与输入节点耦合的IGFET栅极端子、连接到第一电位的第一IGFET源极/漏极端子和耦合至一输出节点的第二IGFET源极/漏极端子，改进包括：
负差分电阻场效应晶体管(NDR-FET)元件还具有一第一掺杂类型沟道，所述NDR FET元件包括连接至第二电位的第一NDR FET源极/漏极端子、连接至输出节点的第二NDR FET源极/漏极端子和连接至输出节点的第三NDR栅极端子；
其中所述NDR FET元件作为用于逻辑门的上拉器件工作，这样逻辑门全部由具有共同沟道掺杂类型的有源器件形成。
27.如权利要求26所述的逻辑门，其特征在于，所述NDR FET元件是耗尽型器件。
28.如权利要求26所述的逻辑门，其特征在于，所述输出节点是由NDR FET和IGFET共享的源极/漏极极区。
29.如权利要求26所述的逻辑门，其特征在于，所述第一掺杂类型是n型，使得所述NDR FET和所述IGFET是n沟道器件。
30.如权利要求26所述的逻辑门，其特征在于，所述逻辑门实施一个布尔逻辑函数(AND、OR、NOT、NAND、NOR、XOR、XNOR)。
31.一种逻辑门，其特征在于，包括：
与一输入信号和一输出节点耦合的第一n沟道器件；
与所述第一沟道器件串联连接的第二n沟道器件；
其中所述第一n沟道器件响应于所述输入信号的值模拟p沟道场效应晶体管的开关行为。
32.如权利要求31所述的逻辑门，其特征在于，所述逻辑门执行一个逆函数(NOT)。
33.如权利要求31所述的逻辑门，其特征在于，所述第一n沟道器件是可切换的耗尽型负差分电阻场效应晶体管(SNDR FET)。
34.如权利要求33所述的逻辑门，其特征在于，还包括与SNDR FET相关联的俘获区用于实现NDR特征。
35.如权利要求31所述的逻辑门，其特征在于，所述第一n沟道器件的第一电阻大于所述第二n沟道器件的第二电阻。
36.一种半导体电路，其特征在于，包括：
具有与半导体逻辑门相关联的输入信号相耦合的栅极的第一n沟道场效应晶体管上拉元件；
与第一沟道器件串联连接并具有与输入信号直接耦合的栅极的第二n沟道FET下拉元件；
其中响应于具有第一逻辑电平值的输入信号将所述第一n沟道器件设置在ON状态并将所述第二n沟道器件设置在OFF状态；
还响应于具有所述第二逻辑电平值的输入信号将所述第一n沟道器件设置在OFF状态并将所述第二n沟道器件设置在ON状态；
其中所述半导体电路全部用n沟道器件来执行。
37.如权利要求36所述的半导体电路，其特征在于，所述第一n沟道场效应晶体管和所述第二n沟道场效应晶体管共享一个共同的扩散区、共同的栅极绝缘层和共同的栅极。
38.如权利要求36所述的半导体电路，其特征在于，所述半导体电路在静态工作期间消耗基本上为0的直流功率。
39.如权利要求36所述的半导体电路，其特征在于，所述集成电路模包含仅有n沟道器件的半导体电路。
40.如权利要求39所述的半导体电路，其特征在于，所述用MOS工艺制造包含所述集成电路模的硅晶片，使之具有n沟道器件。
41.一种n沟道基于硅的半导体晶体管的工作方法，其特征在于，该方法包括以下步骤：
将一个低的偏置信号施加至n沟道基于硅的半导体晶体管的栅极并施加一个第一源极-漏极偏置以将n沟道基于硅的半导体晶体管设置在ON状态；
将一个高偏置信号加至n沟道基于硅的半导体晶体管的栅极并施加一个与第一源极-漏极偏置不同的第二源极-漏极偏置以将n沟道基于硅的半导体晶体管设置在OFF状态；
其中所述n沟道基于硅的半导体晶体管响应于基本象p沟道FET的栅极偏置信号。
42.如权利要求41所述的方法，其特征在于，将所述n沟道基于硅的半导体晶体管用作上拉器件。
43.如权利要求42所述的方法，其特征在于，将所述n沟道基于硅的半导体晶体管用于逻辑门中。
44.一种负差分电阻(NDR)场效应晶体管(FET)器件的工作方法，其特征在于，包括以下步骤：
将一个低偏置信号加至NDR FET的栅极并施加一个第一源极-漏极偏置以将NDR FET设置在ON状态；
将一个高偏置信号加至NDR FET的栅极并施加一个与第一源极-漏极偏置不同的第二源极-漏极偏置以将NDR FET设置在OFF状态；
其中，所述NDR FET基本上象p沟道FET一样开关。
45.如权利要求44所述的方法，其特征在于，所述NDR FET是耗尽型n沟道器件。
46.如权利要求44所述的方法，其特征在于，所述NDR FET是具有约等于非NDR工作模式中的OFF开关时间的NDR工作模式中的OFF开关时间。
47.如权利要求44所述的方法，其特征在于，所述NDR FET在OFF状态中的静态工作模式期间消耗基本上为0的直流功率。
48.如权利要求44所述的方法，其特征在于，所述NDR FET用作上拉元件。
49.一种用于基于硅的半导体电路中的n沟道半导体上拉元件的工作方法，其特征在于，包括以下步骤：
将n沟道半导体上拉元件耦合至第一电位；和将源极耦合至一输出节点和n沟道下拉元件的漏极；
将n沟道半导体上拉元件的栅极耦合至一输入信号；
选择性地切换用于n沟道半导体上拉元件的负差分电阻(NDR)模式；
以耗尽型工作n沟道半导体上拉元件以与p沟道FET会响应于输入偏置信号的p沟道FET相似的方式导通和截止，这样：
响应于一低栅极输入偏置信号，n沟道半导体上拉元件导通；
响应于一高栅极输入偏置信号，n沟道半导体上拉元件截止；
其中，所述n沟道半导体上拉元件模拟有源p沟道器件的开关行为，以减少基于硅的半导体电路中的能耗。
50.一种包括配置成上拉元件的第一n沟道场效应晶体管(FET)的半导体电路的工作方法，其特征在于，该方法包括以下步骤：
(a)将至少具有一个逻辑低电平或一个高逻辑电平的输入信号加到半导体电路中；
(b)将所述输入信号加入所述第一沟道FET和至少另一第二n沟道FET的栅极；
(c)将所述第一n沟道FET和所述第二沟道FET耦合到一个输出节点；
(d)使至少一个所述第一n沟道FET模拟p沟道FET的开关行为，这样：
响应于为所述逻辑低电平的所述输入信号，所述第一n沟道FET导通；
响应于为所述高逻辑电平的所述输入信号，所述第一n沟道FET截止；
其中，仅使用半导体电路中的n沟道型有源器件从所述输入信号产生一个输出信号；
且，其中在静态工作模式期间所述半导体电路的直流功率消耗基本为0。
51.如权利要求50所述的方法，其特征在于，所述半导体电路为逻辑门。
52.如权利要求50所述的方法，其特征在于，所述第一n沟道FET为可切换负差分电阻器件。
53.一种半导体电路的工作方法，其特征在于，包括以下步骤：
将n沟道负差分电阻(NDR)场效应晶体管配置成与半导体器件的输入和输出耦合的半导体电路中的上拉元件；
将n沟道金属绝缘半导体MIS FET配置成与半导体电路中的上拉元件耦合的下拉元件；
其中在第一工作模式期间所述n沟道NDR FET响应于超过第一电压值的输入信号用NDR特征工作；
所述n沟道NDR FET还适用于响应不超过第一电压值的栅极输入信号在第二工作模式期间抑制负差分电阻效应；
另，在所述第一工作模式期间，可以响应于超过NDR起始值(VNDR)的漏电位截止n沟道NDR FET；
另，在所述第二工作模式期间，响应于获得逻辑低电平的输入信号导通半导体器件。
54.如权利要求53所述的方法，其特征在于，所述n沟道NDR FET模拟p沟道FET的开关行为。
55.如权利要求53所述的方法，其特征在于，当响应于所述到达逻辑高电平n沟道MISFET将n沟道NDR FET的源极拉下时，所述漏电压超过所述NDR起始值(VNDR)。
56.如权利要求53所述的方法，其特征在于，所述半导体电路作为反相器工作。
57.一种半导体器件的制造方法，其特征在于，包括以下步骤：
形成一个n沟道可切换耗尽型负差分电阻场效应晶体管(SNDRFET)；
所述SNDRFET具有基本上与p型FET相同的开关特征。
58.一种半导体电路的制造方法，其特征在于，包括步骤：
形成一个第一n沟道场效应晶体管上拉元件，该元件具有一个与所述半导体电路的输入信号耦合的栅极；
形成与所述第一沟道器件串联并具有与输入信号直接耦合的栅极的第二n沟道FET下拉元件；
其中，响应于具有第一逻辑电平值的输入信号，将所述第一n沟道器件设置在ON状态并将所述第二n沟道器件设置在OFF状态；
和，响应于具有第二逻辑电平值的输入信号，将所述第一n沟道器件设置在OFF状态并将所述第二n沟道器件设置在ON状态；
其中，所述半导体电路全部用n沟道器件执行。
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AU (1) AU2003303434A1 (zh)
WO (1) WO2004059719A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102113114A (zh) * 2008-07-25 2011-06-29 国立大学法人东北大学 互补型逻辑门器件
CN101453157B (zh) * 2007-11-30 2012-12-19 成都芯源系统有限公司 具有阻止反向电流功能的高边功率mosfet开关管组
CN107222204A (zh) * 2017-04-20 2017-09-29 宁波大学 基于FinFET晶体管的电流模RM或非‑异或单元
CN107666313A (zh) * 2017-08-16 2018-02-06 宁波大学 一种指定逻辑功能用cmos电路实现的方法
CN108604898A (zh) * 2016-02-01 2018-09-28 高通股份有限公司 实施缓冲晶体管的动态栅极偏置的输入/输出（i/o）驱动器
WO2023056639A1 (zh) * 2021-10-09 2023-04-13 华为技术有限公司 逻辑门电路、锁存器及触发器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9188594B2 (en) 2006-12-06 2015-11-17 Yale University Nanoelectronic-enzyme linked immunosorbent assay system and method
WO2008153552A1 (en) * 2006-12-06 2008-12-18 Yale University Systems and methods for cmos-compatible silicon nano-wire sensors with biochemical and cellular interfaces
JP4968327B2 (ja) * 2007-03-19 2012-07-04 富士通株式会社 インバータ回路
US8294137B2 (en) * 2009-01-02 2012-10-23 Faquir Chand Jain Twin-drain spatial wavefunction switched field-effect transistors
US8605466B2 (en) * 2009-12-28 2013-12-10 Steven E. Summer Radiation hardened motor drive stage
KR101863199B1 (ko) * 2011-02-10 2018-07-02 삼성디스플레이 주식회사 인버터 및 이를 이용한 주사 구동부
TWI568181B (zh) * 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
KR101383510B1 (ko) * 2011-12-07 2014-04-08 경희대학교 산학협력단 Ｓｏｉ 로직 회로의 바이어스 회로
US9316612B2 (en) 2013-01-04 2016-04-19 Yale University Regenerative nanosensor devices
FI20150294A (fi) * 2015-10-23 2017-04-24 Ari Paasio Matalan tehonkulutuksen logiikkaperhe
FI20160183L (fi) * 2016-07-14 2016-07-15 Artto Mikael Aurola Parannettu puolijohdekokoonpano

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588736A (en) * 1969-06-30 1971-06-28 Ibm Three-terminal bulk negative resistance device operable in oscillatory and bistable modes
US3903542A (en) * 1974-03-11 1975-09-02 Westinghouse Electric Corp Surface gate-induced conductivity modulated negative resistance semiconductor device
US3974486A (en) * 1975-04-07 1976-08-10 International Business Machines Corporation Multiplication mode bistable field effect transistor and memory utilizing same
US4047974A (en) * 1975-12-30 1977-09-13 Hughes Aircraft Company Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states
US4142176A (en) * 1976-09-27 1979-02-27 Mostek Corporation Series read only memory structure
US4143393A (en) * 1977-06-21 1979-03-06 International Business Machines Corporation High field capacitor structure employing a carrier trapping region
JPS593964A (ja) * 1982-06-29 1984-01-10 Semiconductor Res Found 半導体集積回路
FR2600821B1 (fr) * 1986-06-30 1988-12-30 Thomson Csf Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative
US4945393A (en) * 1988-06-21 1990-07-31 At&T Bell Laboratories Floating gate memory circuit and apparatus
JP2588590B2 (ja) * 1988-07-20 1997-03-05 富士通株式会社 半導体記憶装置
WO1990003646A1 (en) 1988-09-30 1990-04-05 Dallas Semiconductor Corporation Integrated circuit with compact load elements
US5021841A (en) * 1988-10-14 1991-06-04 University Of Illinois Semiconductor device with controlled negative differential resistance characteristic
EP0380168B1 (fr) * 1989-01-24 1995-04-26 Laboratoires D'electronique Philips "Dispositif semiconducteur intégré incluant un transistor à effet de champ à grille isolée et polarisée en continu à un niveau élevé"
US5032891A (en) * 1989-05-17 1991-07-16 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US5162880A (en) * 1989-09-27 1992-11-10 Kabushiki Kaisha Toshiba Nonvolatile memory cell having gate insulation film with carrier traps therein
JPH03245504A (ja) * 1990-02-23 1991-11-01 Sumitomo Heavy Ind Ltd 臨界磁場測定装置用磁石
US5093699A (en) * 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
US5084743A (en) * 1990-03-15 1992-01-28 North Carolina State University At Raleigh High current, high voltage breakdown field effect transistor
AU638812B2 (en) * 1990-04-16 1993-07-08 Digital Equipment Corporation A method of operating a semiconductor device
KR100198659B1 (ko) * 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
JP2773474B2 (ja) 1991-08-06 1998-07-09 日本電気株式会社 半導体装置
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
DE69202554T2 (de) * 1991-12-25 1995-10-19 Nippon Electric Co Tunneltransistor und dessen Herstellungsverfahren.
US5463234A (en) * 1992-03-31 1995-10-31 Kabushiki Kaisha Toshiba High-speed semiconductor gain memory cell with minimal area occupancy
JPH0637302A (ja) * 1992-07-14 1994-02-10 Mitsuteru Kimura トンネルトランジスタ
JPH0661454A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体集積回路装置
US5390145A (en) * 1993-04-15 1995-02-14 Fujitsu Limited Resonance tunnel diode memory
JPH06334480A (ja) * 1993-05-25 1994-12-02 Nec Corp 半導体集積回路
JP3613594B2 (ja) 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
KR970009276B1 (ko) * 1993-10-28 1997-06-09 금성일렉트론 주식회사 반도체장치의 mosfet 및 그의 제조방법
US5606177A (en) * 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
EP0655788B1 (en) * 1993-11-29 1998-01-21 STMicroelectronics S.A. A volatile memory cell
US5448513A (en) * 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US5442194A (en) * 1994-01-07 1995-08-15 Texas Instruments Incorporated Room-temperature tunneling hot-electron transistor
US5477169A (en) * 1994-06-20 1995-12-19 Motorola Logic circuit with negative differential resistance device
JP2581455B2 (ja) 1994-06-27 1997-02-12 日本電気株式会社 負性微分抵抗ｆｅｔ
US5455432A (en) * 1994-10-11 1995-10-03 Kobe Steel Usa Diamond semiconductor device with carbide interlayer
US5654558A (en) * 1994-11-14 1997-08-05 The United States Of America As Represented By The Secretary Of The Navy Interband lateral resonant tunneling transistor
JP3322492B2 (ja) * 1994-11-28 2002-09-09 三菱電機株式会社 半導体装置およびその製造方法
US5773328A (en) 1995-02-28 1998-06-30 Sgs-Thomson Microelectronics, Inc. Method of making a fully-dielectric-isolated fet
US6097036A (en) * 1995-03-08 2000-08-01 Hitachi, Llp Semiconductor logic element and apparatus using thereof
US5773996A (en) * 1995-05-22 1998-06-30 Nippon Telegraph And Telephone Corporation Multiple-valued logic circuit
EP0747961A3 (en) 1995-06-07 1998-11-11 STMicroelectronics, Inc. Zero-power SRAM with patterned buried oxide isolation
JP3397516B2 (ja) * 1995-06-08 2003-04-14 三菱電機株式会社 半導体記憶装置及び半導体集積回路装置
US5629546A (en) * 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5698997A (en) * 1995-09-28 1997-12-16 Mayo Foundation For Medical Education And Research Resonant tunneling diode structures for functionally complete low power logic
DE19600422C1 (de) * 1996-01-08 1997-08-21 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5888852A (en) * 1996-03-01 1999-03-30 Matsushita Electric Industrial Co., Ltd. Method for forming semiconductor microstructure, semiconductor device fabricated using this method, method for fabricating resonance tunneling device, and resonance tunnel device fabricated by this method
US5936265A (en) * 1996-03-25 1999-08-10 Kabushiki Kaisha Toshiba Semiconductor device including a tunnel effect element
JP3508809B2 (ja) * 1996-04-04 2004-03-22 日本電信電話株式会社 波形発生回路
KR100215866B1 (ko) * 1996-04-12 1999-08-16 구본준 커패시터가 없는 디램 및 그의 제조방법
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
GB2316533B (en) * 1996-08-16 1999-05-26 Toshiba Cambridge Res Center Semiconductor device
US6091077A (en) * 1996-10-22 2000-07-18 Matsushita Electric Industrial Co., Ltd. MIS SOI semiconductor device with RTD and/or HET
KR19980034078A (ko) * 1996-11-05 1998-08-05 양승택 핫 전자 장치(Hot Electron Device) 및 공진 터널링 핫 전자 장치
US5757051A (en) * 1996-11-12 1998-05-26 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5761114A (en) * 1997-02-19 1998-06-02 International Business Machines Corporation Multi-level storage gain cell with stepline
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6130559A (en) * 1997-04-04 2000-10-10 Board Of Regents Of The University Of Texas System QMOS digital logic circuits
US5903170A (en) * 1997-06-03 1999-05-11 The Regents Of The University Of Michigan Digital logic design using negative differential resistance diodes and field-effect transistors
US5883549A (en) * 1997-06-20 1999-03-16 Hughes Electronics Corporation Bipolar junction transistor (BJT)--resonant tunneling diode (RTD) oscillator circuit and method
US5869845A (en) * 1997-06-26 1999-02-09 Texas Instruments Incorporated Resonant tunneling memory
US5883829A (en) * 1997-06-27 1999-03-16 Texas Instruments Incorporated Memory cell having negative differential resistance devices
DE19727466C2 (de) * 1997-06-27 2001-12-20 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US5895934A (en) * 1997-08-13 1999-04-20 The United States Of America As Represented By The Secretary Of The Army Negative differential resistance device based on tunneling through microclusters, and method therefor
TW396628B (en) * 1997-09-04 2000-07-01 Nat Science Council Structure and process for SiC single crystal/Si single crystal hetero-junction negative differential resistance
US6015739A (en) * 1997-10-29 2000-01-18 Advanced Micro Devices Method of making gate dielectric for sub-half micron MOS transistors including a graded dielectric constant
US6232643B1 (en) * 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
JP4213776B2 (ja) * 1997-11-28 2009-01-21 光照 木村 Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路
US6301147B1 (en) * 1997-12-17 2001-10-09 National Scientific Corporation Electronic semiconductor circuit which includes a tunnel diode
US6104631A (en) * 1997-12-17 2000-08-15 National Scientific Corp. Static memory cell with load circuit using a tunnel diode
US6303942B1 (en) * 1998-03-17 2001-10-16 Farmer, Ii Kenneth Rudolph Multi-layer charge injection barrier and uses thereof
US6150242A (en) * 1998-03-25 2000-11-21 Texas Instruments Incorporated Method of growing crystalline silicon overlayers on thin amorphous silicon oxide layers and forming by method a resonant tunneling diode
US6225165B1 (en) * 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6128216A (en) * 1998-05-13 2000-10-03 Micron Technology Inc. High density planar SRAM cell with merged transistors
US6545297B1 (en) * 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
DE19843959B4 (de) * 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
JP2000182387A (ja) * 1998-12-14 2000-06-30 Global Alliance Kk 不揮発性メモリー
DE60028181T2 (de) 1999-01-06 2007-04-12 Raytheon Co., Lexington Verfahren und system zur quantisierung eines analogen signals mit einem getakteten paar dioden mit resonantem tunneleffekt
JP2000208647A (ja) * 1999-01-12 2000-07-28 Internatl Business Mach Corp <Ibm> Ｅｅｐｒｏｍメモリセル及びその製造方法
JP3475851B2 (ja) 1999-04-28 2003-12-10 日本電気株式会社 フリップフロップ回路
JP3420972B2 (ja) 1999-06-29 2003-06-30 株式会社東芝 半導体装置
US6366134B1 (en) 1999-09-16 2002-04-02 Texas Instruments Incorporated CMOS dynamic logic circuitry using quantum mechanical tunneling structures
EP1107317B1 (en) * 1999-12-09 2007-07-25 Hitachi Europe Limited Memory device
IE20001068A1 (en) * 1999-12-22 2001-07-11 Nat Univ Ireland Cork A negative resistance device
US20020096723A1 (en) * 1999-12-31 2002-07-25 Kaoru Awaka Transient frequency in dynamic threshold metal-oxide-semiconductor field effect transistors
US6440805B1 (en) 2000-02-29 2002-08-27 Mototrola, Inc. Method of forming a semiconductor device with isolation and well regions
US6690030B2 (en) * 2000-03-06 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device with negative differential resistance characteristics
US6320784B1 (en) 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6348394B1 (en) 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
US6294412B1 (en) * 2000-06-09 2001-09-25 Advanced Micro Devices Silicon based lateral tunneling memory cell
US6479862B1 (en) * 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
US6559470B2 (en) * 2000-06-22 2003-05-06 Progressed Technologies, Inc. Negative differential resistance field effect transistor (NDR-FET) and circuits using the same
US6596617B1 (en) * 2000-06-22 2003-07-22 Progressant Technologies, Inc. CMOS compatible process for making a tunable negative differential resistance (NDR) device
US6754104B2 (en) * 2000-06-22 2004-06-22 Progressant Technologies, Inc. Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET
US6724655B2 (en) * 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
US6594193B2 (en) * 2000-06-22 2003-07-15 Progressent Technologies, Inc. Charge pump for negative differential resistance transistor
US6518589B2 (en) * 2000-06-22 2003-02-11 Progressant Technologies, Inc. Dual mode FET & logic circuit having negative differential resistance mode
US6512274B1 (en) 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
GB2364823A (en) * 2000-07-12 2002-02-06 Seiko Epson Corp TFT memory device having gate insulator with charge-trapping granules
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6444545B1 (en) * 2000-12-19 2002-09-03 Motorola, Inc. Device structure for storing charge and method therefore
US6552398B2 (en) * 2001-01-16 2003-04-22 Ibm Corporation T-Ram array having a planar cell structure and method for fabricating the same
US6713791B2 (en) * 2001-01-26 2004-03-30 Ibm Corporation T-RAM array having a planar cell structure and method for fabricating the same
JP4044293B2 (ja) * 2001-02-13 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6396731B1 (en) * 2001-03-30 2002-05-28 Taiwan Semiconductor Manufacturing Company, Ltd SRAM cell employing tunnel switched diode
US6424174B1 (en) * 2001-10-17 2002-07-23 International Business Machines Corporation Low leakage logic gates

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101453157B (zh) * 2007-11-30 2012-12-19 成都芯源系统有限公司 具有阻止反向电流功能的高边功率mosfet开关管组
CN102113114A (zh) * 2008-07-25 2011-06-29 国立大学法人东北大学 互补型逻辑门器件
CN102113114B (zh) * 2008-07-25 2013-08-28 国立大学法人东北大学 互补型逻辑门器件
CN108604898A (zh) * 2016-02-01 2018-09-28 高通股份有限公司 实施缓冲晶体管的动态栅极偏置的输入/输出（i/o）驱动器
CN107222204A (zh) * 2017-04-20 2017-09-29 宁波大学 基于FinFET晶体管的电流模RM或非‑异或单元
CN107222204B (zh) * 2017-04-20 2020-07-24 宁波大学 基于FinFET晶体管的电流模RM或非-异或单元电路
CN107666313A (zh) * 2017-08-16 2018-02-06 宁波大学 一种指定逻辑功能用cmos电路实现的方法
CN107666313B (zh) * 2017-08-16 2021-03-09 宁波大学 一种指定逻辑功能用cmos电路实现的方法
WO2023056639A1 (zh) * 2021-10-09 2023-04-13 华为技术有限公司 逻辑门电路、锁存器及触发器

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