KR20050084430A - Ｎ-채널 풀-업 소자 및 논리 회로 - Google Patents

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Abstract

스위칭 가능한 음 미분 저항(SNDR : Switchable Negative Differential Resistance) 특성을 갖는 n-채널 FET가 개시된다. n-채널 SNDR FET는 공핍 모드 장치로서 구성되고, 필수적으로 p-채널 장치로서 동작하도록 바이어스된다. 장치가 n-채널이기 때문에, 속도는 개선되고, 공정의 복잡성은 큰 규모의 회로를 설계 및 제조하는 경우 감소된다. 장치는 CMOS와 비교할만한 성능을 달성하고, 따라서 논리 게이트(인버터에 포함된) 및 메모리 셀에서 p-채널 풀-업 장치에 대한 대체물로서 적절하다.

Description

Ｎ-채널 풀-업 소자 및 논리 회로{N-CHANNEL PULL-UP ELEMENT AND LOGIC CIRCUIT}
본 발명은 반도체 장치 및 회로에 관한 것으로서, 더욱 상세하게는 풀-업 소자를 사용하고 단일 채널 논리 게이트에 의해 이익을 얻을 수 있는, 인버터 및 다른 논리 게이트를 포함하는 애플리케이션에 관한 것이다.
반도체 산업의 급속한 발전은 과거 30년 동안 전자 장치 및 정보 기술의 확산을 가능하게 했다. 실리콘 조각("칩") 상에서 제조된 집적 회로(IC)는 - 널리 퍼진 반도체 재료 - 많은 전자적인 기능(계산, 신호 처리, 정보 저장 등)을 효율적으로 및 저렴하게 실행할 수 있고, 그래서 그것들은 오늘날 생산된 실질적인 모든 전자 장치에 사용된다. 반도체 제조 기술의 각각 새로운 세대에서, 회로의 성능(속도)의 개선은 기능에 관한 비용에서의 절감과 동시에 이루어지고, 새롭고 개선된 제품에 대한 큰 수요와 발전으로 이끌었다. 시장의 성장은 추가적인 투자를 이끌어 기술을 발전하게 했으며, 다음에는 계속된 성장에 불을 지폈다. 반도체 시장은 역사적으로 매년 평균 15%의 비율로 성장했고, 2000년에는 2000억불을 초과했다.
트랜지스터는 IC에서 사용된 기본적인 전자 빌딩 블록이다. 현대 마이크로프로세서는 1㎠ 보다 약간 큰 실리콘 칩 상에 5000천만개 이상의 트랜지스터를 사용한다. 이러한 빌딩 블록의 크기를 줄임으로써("트랜지스터 스케일링(transistor scaling)"), IC의 크기는 비례하여 감소된다. 단일 IC에 의해 요구되는 영역이 작을수록, 단일 실리콘 웨이퍼 상에서 제조될 수 있는 IC의 개수는 더 커진다. 단일 웨이퍼의 공정 비용이 웨이퍼 당 칩의 개수에서의 증가와 비교되어 단지 미약하게 증가하는 것으로 가정하면, IC 당 비용은 이로써 상당히 감소된다. 뜻밖에도, 트랜지스터는 그들이 크기가 줄어들 때 높은 속도로 동작하여 회로의 성능에서 부수적인 개선을 제공한다.
트랜지스터는 전자 스위치로서 본래 기능하는 본질적으로 세개의 단자를 갖는 반도체 장치이다: 두개의 단자 사이에서 흐르는 전류는 세번째 단자에 인가되는 전압 또는 전류에 의해 제어된다. 오늘날 생산되는 IC의 방대한 대다수(>85%)는 기본적인 빌딩 블록으로서 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)를 사용한다. MOSFET에서, 금속(또한 도핑된 폴리실리콘 재료일 수 있는) "게이트" 단자(110) 상의 전압은 도 1에 도시된 바와 같이 "소스"(120) 및 "드레인"(130) 영역 사이의 기판(105) 상의 반도체 채널에서 흐르는 전류를 제어한다. 금속 게이트 전극(110) 및 반도체 채널은 매우 얇은 산화물층(140)에 의해 서로로부터 전기적으로 절연된다(그러므로 명칭 "금속-산화물-반도체"는 또한 때때로 "금속-절연물-반도체(metal-insulator-semiconductor)" 또는 MISFET로서 더욱 일반적으로 지칭된다).
MOSFET는 그중에서도 특히, 그들의 채널 전도성 형태: 소스에 대해 높은 전압이 게이트에 인가된 경우 온되는 "n-채널" MOSFET(NMOSFET); 및 소스에 대해 낮은 전압이 게이트에 인가된 경우 온되는 "p-채널" MOSFET(PMOSFET)에 의해 분류될 수 있다. NMOSFET의 소스 단자는 일반적으로 낮은 전기 포텐셜(예컨대, 그라운드 포텐셜, 0 볼트)에 연결되고, 반면에 PMOSFET의 소스 단자는 일반적으로 높은 전기 포텐셜(예컨대, 파워-서플라이 전압, VDD)에 연결된다.
도 1에 표시된 부호 파라미터를 갖는 기본적인 MOSFET 구조는 게이트 길이(Lg); 전기 채널 길이(Leff); 게이트-산화물 두께(Tox); 및 소스/드레인 접합 깊이 (Xj)를 포함한다. 이상적으로, 캐리어는 소스에 관련된 게이트 전극으로 인가된 전압이 임계 전압 VT 보다 큰; 즉 ｜VGS-VT｜＞ 0 일 때 ｜IDS｜≥0 경우에만 소스 단자로부터 드레인 단자로 흐를 수 있다.
또한, n-채널 MOSFET(NMOSFET)에서, 소스 및 드레인 영역은 무겁게 도핑된 n형이고(즉, 그들은 음 전하를 갖는 높은 밀도의 전도대(conduction-band) 전자를 포함한다), 반면 채널 영역은 p형으로 도핑된다(즉, 높은 밀도의 전도대 전자를 갖는 것이 아니라, 차라리 양 관련 전하를 갖는 다수의 가전자대(valence-band) 정공을 갖는다). 전도대 전자는 소스와 관련된 적당히 큰 양 게이트 전압을 인가함으로써 전자의 n형 반전층이 채널의 표면에 형성되는 경우에만 소스로부터 드레인으로 흐른다. 소스 단자가 낮은 전압으로 바이어스되는 경우(통상적으로 CMOS 회로의 경우에서와 같이), NMOSFET는 높은 게이트 전압 VG를 인가함으로써 온된다.
반대로, p-채널 NOSFET(PMOSFET)에서, 소스 및 드레인 영역은 p형으로 무겁게 도핑되고, 반면 채널 영역은 n형으로 도핑된다. 가전자대 정공은 소스와 관련된 적당히 큰 음 게이트 전압을 인가함으로써 정공의 p형 반전층이 채널의 표면에 형성되는 경우에만 소스로부터 드레인으로 흐른다. 소스 단자가 높은 전압으로 바이어스되는 경우(통상적으로 CMOS 회로의 경우에서와 같이), PMOSFET는 낮은 게이트 전압 VG를 인가함으로써 온된다.
NMOSFET 및 PMOSFET의 게이트 단자가 입력 신호 라인 VIN에 함께 연결되고 그들의 드레인 단자가 또한 출력 신호 라인 VOUT에 함께 연결되면, 일반적인 CMOS 인버터 회로(500)는 도 5A에 도시된 것과 같이 형성된다: 높은 입력 바이어스(VIN = VDD)에 대해, NMOSFET(510)는 온되고(및 소스 단자와 드레인 단자 사이의 닫혀진 스위치로서 단순히 형성될 수 있다), 반면 PMOSFET(520)는 오프 되어(열려진 스위치로서 단순히 형성될 수 있다), 결과적으로 출력은 그라운드 포텐셜에 연결된다(VOUT = 0). 반대로, 낮은 입력 바이어스(VIN = 0 V)에 대해, NMOSFET는 오프 되고(열려진 스위치로서 형성됨), 반면 PMOSFET는 온되어(닫혀진 스위치로서 형성됨), 결과적으로 출력은 파워 서플라이 전압에 연결된다(VOUT = VDD). 따라서, 인버터의 동작에서, NMOSFET는 출력 포텐셜을 "풀-다운(pull-down)"하기 위해 기능하고(높은 입력 신호가 인가되는 경우), PMOSFET는 낮은 입력 신호가 인가되는 경우 출력 포텐셜을 "풀-업(pull-up)"하기 위해 기능한다. 이러한 이유 때문에, PMOSFET는 종종 풀-업 소자로 지칭되고, 예컨대 메모리 애플리케이션에서 종종 로드 소자로 지징된다. 실리콘에서 실행되는 경우, NMOSFET 및 PMOSFET는 분리되어 도핑된 영역("웰(well)")에 존재한다. NMOSFET 기판(p형 웰)은 그라운드(GND)로 바이어스되고, 한편 PMOSFET 기판(n형 웰)은 VDD로 바이어스된다.
도 5A의 인버터(500)는 집적회로 반도체 애플리케이션에서 전자회로의 다수의 대규모 모음의 주요 빌딩 블록이다. 다양한 다른 논리 함수는 NMOSFET 풀-다운 및 PMOSFET 풀-업 장치의 적절한 조합으로 또한 이루어질 수 있다. NMOSFET 및 PMOSFET는 상보적인 형태로 동작하기 때문에, MOSFET의 두가지 형태를 함께 사용하는 회로는 "상보형(complementary) MOS"(CMOS) 회로로 불리운다. CMOS 기술은 모든 NMOS 또는 바이폴라 정션 트랜지스터(BJT) 기술과 비교하여 주로 낮은 전력 소모(트랜지스터가 스위칭되지 않는 경우 VDD와 0V 사이에 어떤 직류 전도 경로도 존재하지 않으므로) 및 큰 고정적 노이즈 마진 때문에, 오늘날 VLSI(very large-scale integrated) 회로에 널리 사용된다. 현재 기술의 CMOS 제조 공정(130-nm 세대)에서의 게이트 전극의 길이는 65 나노미터(nm)이고, 각 새로운 기술 세대(매 1.5년)에서 ~70% 정도 줄여진다.
그럼에도 불구하고 기술적 및 물리적 한계 때문에 CMOS 기술의 스케일링은 더욱더 어렵다. 트랜지스터의 측면 치수는 감소되기 때문에, 수직 치수는 게이트 전압이 낮은 경우(≤0 볼트) 효과적으로 오프 될 수 있는 것을 보장하기 위해서 비례하여 감소되어야 한다. 예컨대, 소스 및 드레인 영역의 깊이는 트랜지스터가 오프 상태에 있는 경우 이러한 영역 사이에서 흐르는 누설 전류의 낮은 레벨을 유지하기 위해서 감소되어야 한다. 일반적으로, PMOSFET의 소스 및 드레인 영역을 형성하기 위해서 포함되는 불순물 원자("도펀트")는 집적된 CMOS 공정에서 높은 전도성의, 상당이 얕은(< 20 nm 깊이) 소스 및 드레인 영역을 형성하기 위해 도전하는 NMOSFET에 대한 불순물 원자 보다 휠씬더 빨리 확산한다(높은 어닐링 온도는 도펀트를 "활성화"하기 위해 요구되고 이에 의해 높은 전도성 소스 및 드레인 영역을 얻으나, 도펀트 확산율은 증가하는 온도에 따라 지수함수적으로 증가한다).
다른 예로서, 게이트 전극과 채널 사이의 용량성 연결은 채널 포텐셜이 오프 상태에서의 게이트 바이어스(드레인 바이어스와 대비하여)에 의해 충분히 선택될 수 있음을 보장하기 위해서 증가되어야 한다. 역사적으로, 이는 게이트 전극과 채널 사이의 "게이트 산화물"의 물리적 두께를 줄임으로써 이루어졌다. 현재 기술의 CMOS 장치에서, 게이트 산화물은 ~2 nm 두께이다. 전자의 양자 역학적인 터널링의 시작은 - 바람직하지 못한 게이트 누설 전류로서 명백해진 - ~1 nm 물리적인 두께 이하로 게이트-산화물을 스케일링하지 못하게 할 것이다. 파워 서플라이 전압은 트랜지스터 스케일링으로 감소되었으나, 게이트 산화물 두께 보다 훨씬 완만하다. 결과적으로, 더 높은 수직 전기장(몇 MV/cm)은 서브-100nm MOSFET의 얇은 게이트 산화물 전체에 걸쳐서 유지되어야 한다. 이는 수직 전기장의 극성이 음인(채널에서 게이트 방향으로 향함) 특히 PMOS 장치에 대한 신뢰성 문제를 야기할 수 있다.
다결정 실리콘(poly-Si)은 현대의 CMOS 기술에서 MOSFET 게이트-전극 재료로서 사용된다. 통상적으로, 도펀트 이온 주입 및 이후의 열 어닐링에 의해 형성된 NMOSFET 또는 PMOSFET 각각에 대해 n형 또는 p형으로 무겁게 도핑된다. 반도체 재료(실제 금속 재료라기 보다는)이기 때문에, 트랜지스터가 온될 때마다 게이트 산화물 이웃 영역의 이동 캐리어가 공핍된다(즉, 절연 재료가 된다). "게이트 공핍 효과"는 온 상태의 몇 옹스트롬 정도 유효한 산화물 두께를 증가시키고, 게이트 용량을 감소시켜 감소된 트랜지스터 온 전류로 귀결된다. 이 효과는 물리적인 산화물 두께가 < 3nm 인 경우 매우 중대하다. 이러한 효과를 없애기 위해, 금속 게이트 재료의 사용이 바람직하다. NMOSFET는 낮은 작업 기능(무겁게 도핑된 n형 다결정 실리콘의 일함수에 상응하는)을 갖는 게이트 재료를 필요로하고, 반면에 PMOSFET는 높은 일함수(무겁게 도핑된 p형 다결정 실리콘의 일함수에 상응하는)을 갖는 게이트 재료를 필요로한다. 다른 금속 게이트 재료의 집적 공정은 부분적으로 MOSFET의 두가지 다른 형태의 특징이 게이트 재료의 다른 형태를 본질적으로 요구하기 때문에, 금속 게이트 CMOS 기술에 대한 중대한 기술적인 도전이다.
인버터 및 다른 회로에서 p-채널 장치를 사용하는 것과 관련된 다른 문제는 전자 보다는 오히려 "정공"이 채널의 이동 캐리어를 형성한다는 사실이다. 정공은 전자와 비교하여 크게 감소된 이동성을 갖는 것으로 잘 알려져 있으며, 이러한 이유 때문에, 모든 것이 동등한 상태에서, p-채널 장치는 동일 크기 및 바이어스의 n-채널 장치와 비교하여 눈에띄게 감소된 성능을 갖는다. 이는 장치의 두가지 다른 형태의 동작이 고려되어야 하기 때문에, 회로의 타이밍 및 특징화를 더욱 복잡하게 한다. 더욱이, 이러한 속도 불일치를 보상하기 위해서, p-채널 장치는 통상적으로 집적 밀도를 추가로 감소시키는 n-채널 대응물 보다 크게 만들어져야 한다.
서브 100 nm 형태에서의 MOSFET 스케일링에 대한 이전에 언급한 문제를 없애기 위해(또는 적어도 완화시키기 위해), VLSI 회로에서 PMOSFET를 제거하는 것은 바람직하다. 단지 NMOSFET를 사용함으로써, IC 제조 공정은 크게 단순화된다(예컨대, n형 및 p형 소스/드레인 접합에 대한 제조 공정을 상호 최적화하는 것이 필요치 않을 수 있고, 단일 금속 게이트 재료로 적합할 수 있다). 또한, PMOSFET는 NMOSFET(p형 "웰"에 만들어진)로부터 분리된 분리 영역(n형 "웰")에서 제조되어야 하기 때문에, PMOSFET의 제거는 트랜지스터 레이아웃 밀도에서 중대한 개선(더 작은 칩 크기)을 제공할 것이다. 그러므로 모든 NMOS 기술은 비용에서의 실질적인 감소를 제공할 것이다.
종래 기술은 논리 게이트 및 다른 회로 애플리케이션에 대한 단일 채널 기술을 제공하기 위해 다양한 해법을 시도했다. 예컨대, 미국 특허 제4,072,868호에서, n-채널 공핍 모드 IGFET 장치는 드라이버로서의 채널 강화 모드 IGFET를 따라 로드 소자로서 사용된다. 이 기술의 단점은 n-채널 장치가 기판의 다른 영역에서 여전히 형성되어야 하기 때문에 공정이 아주 단순하지 않다는 사실을 포함한다. 또한, 로드 소자는 로드 소자의 게이트가 고정된 포텐셜에 연결되기 때문에 지속적인 전도 상태에 존재한다. 이는 장치가 모든 동작 모드에서 전력을 소모하는 것을 의미하고, 따라서 낮은 전력 애플리케이션에 대해서는 부적합하다. 미국 특허 제5,191,244호에서, n-채널 풀-업 트랜지스터가 사용되나, 이는 방전 트랜지스터 및 커플링 트랜지스터 양자에 연결되어야 하기 때문에 일반적인 p-채널 장치에 대한 대다수의 애플리케이션에서 유효한 대체물로서 명백하게 적합하지 않다. 유사하게, 미국 특허 제5,495,195호에서, n-채널 풀-업 소자는 스위칭 속도를 증가시키기 위해 일반적인 인버터에 대한 보충물(그러나 대체물로선 아니다)로서 사용된다. 그러므로, 지금까지 접한 일반적인 문제는 풀-업 장치로서 n-채널 장치를 사용하는 경우 이하를 포함한다. 즉, (1)공핍 모드 트랜지스터는 큰 온 저항을 생성하기 위해 크게 만들어져야 한다(즉, 길고 얇게); (2)다른 트랜지스터의 게이트와 같은 용량성 출력 로드로 구동하는 경우, 충전 시간은 방전 시간과 비교하여 길다; (3)장치는 풀-업 트랜지스터의 저항성 손실 때문에 강화 모드 풀-다운 장치가 온 될때마다 DC 전력을 소모한다.
따라서, 이들 참조문헌(여기에 참조문헌으로 첨부된)에 설명된 해법 및 다른 종래 기술은 명백히 최적이 아니거나, 적어도 그들의 CMOS 대응물에 대해 어떤 중요한 장점도 제공하지 않는다. 이러한 이유 때문에, 단일 채널 기반 회로는 이러한 희망에도 불구하고 지금까지 상업적인 성공을 거두지 못했다.
그러므로, CMOS 기술의 이점(낮은 스탠바이 전력, 큰 고정 노이즈 마진)이 유지되게끔 하는 상보형 집적 회로의 풀-업 장치로서 PMOSFET를 대체하기 위해서 n-채널 MOSFET의 새로운 형태를 제공하는 것이 바람직할 수 있다. 특히, 이러한 새로운 트랜지스터는 입력(게이트) 바이어스가 높은 경우 오프 되어야 하고, 입력 바이어스가 낮은 경우 온되어야 한다. 풀-업 소자에서 소모된 DC 전류는 풀-다운 소자가 온되는 경우 0에 가깝게 되어야 한다.
n-채널 풀-업 소자로서 적합한 하나의 유망한 후보자는 King 등의 미국 특허 제6,479,862호에서 설명된 새로운 형태의 MOS 호환가능한, NDR 가능 FET이다. 이 장치의 장점은 이러한 문서에서 설명되었으므로 여기에서 반복하지 않는다. 여기에서 설명된 것과 같이, 이러한 새로운 소자의 적절한 구성은 일반적인 p-채널 장치에 대한 삽입식 대체물로서 효과적으로 기능할 수 있고, 따라서 CMOS 기술의 복잡성의 오래 지속된 문제, 동일한 임박한 스케일링 문제를 해결하는 것으로 생각된다.
도 1은 종래 기술의 MISFET(metal-insulator-semiconductor field-effect transistor)의 개략적인 단면도이고;
도 2는 종래 기술의 음미분저항(NDR : negative differential resistance) 가능 MISFET(NDR-MISFET)의 개략적인 단면도이며;
도 3은 장치가 NDR 동작 영역을 갖는 제 1 모드, 및 장치가 일반적인 FET로서 동작하는 제 2 모드를 포함하는 NDR-MISFET의 전류 대 전압(I-V) 특징을 나타내는 도면이고;
도 4는 실리콘 내에서 실행되는 다른 형태의 전자 회로를 나타내기 위해 사용된 다양한 회로 기호를 나타내며;
도 5A는 종래 기술의 CMOS 인버터의 전기 회로도이고;
도 5B는 종래 기술의 CMOS 인버터의 동작을 설명하는 논리표이며;
도 6A는 본 발명에 따라 구성된 단일-채널 MOS 논리 게이트(인버터)의 전기 회로도이고;
도 6B는 도 6A의 실시예의 동작을 설명하는 논리표이며;
도 7은 도 6A의 회로에서 사용된 스위칭 가능한 NDR-MISFET의 전류 대 전압(I-V) 특징을 나타내는 도면이다.
따라서, 본 발명의 목적은 종래 기술에서 언급한 결함을 해결하는 것이고;
본 발명의 다른 목적은 스위칭 가능한 NDR FET를 포함하는 새로운 형태의 풀-업 소자를 제공하는 것이며;
본 발명의 또 다른 목적은 인버터를 포함하는 새로운 형태의 단일 채널 논리 게이트를 제공하는 것이고;
본 발명의 또 다른 목적은 다른 전도성 형태를 갖는 다른 장치의 동작을 모방하는 새로운 형태의 반도체 소자를 제공하는 것이며;
관련 목적은 본질적으로 p-채널 FET와 유사하게 동작하고, 따라서 후자에 대한 효과적인 대체물로서 사용될 수 있는 n-채널 FET를 제공하는 것이고;
본 발명의 또 다른 목적은 비용, 복잡성 및 성능 관점에서 포함하는 CMOS 대응물과 효과적으로 경쟁하는 새로운 형태의 반도체 빌딩 블록을 제공하는 것이다.
본 발명은 대다수의 다른 실시예에서 실행될 수 있는 상세한 설명로부터 이해될 것이다. 또한, 이런 다른 실시예가 본 발명의 이전에 언급한 목적 중에 단지 하나 이상을 거의 포함할 것임은 통상의 당업자에 의해 쉽게 이해될 것이다. 따라서, 임의의 특정 실시예에서의 하나 이상의 이러한 특징의 존재는 본 발명의 기술적 사상을 한정하는 것으로서 해석되지 않아야 한다.
그러므로 본 발명의 첫번째 측면은, 게이트 입력 바이어스 신호 및 소스-드레인 바이어스 신호에 응답하고, p-채널 반도체 트랜지스터 장치가 상기 게이트 입력 바이어스 신호 및 소스-드레인 바이어스 신호에 응답하는 것과 같은 방식으로 스위칭하는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치에 관한 것이다.
바람직한 실시예에서, 상기 n-형 채널 반도체 트랜지스터 장치의 채널 표면에 위치한 트팹핑층은 상기 게이트 입력 바이어스 신호 및 상기 소스-드레인 바이어스 신호가 소정의 임계를 초과하는 경우 상기 n-형 채널 반도체 트랜지스터 장치가 음 미분 저항(NDR : Negative Differential Resistance) 모드에서 동작하게 하는 것을 특징으로 한다. 상기 게이트 입력 바이어스 신호에 대한 온셋 포인트는 VDD/2와 거의 동일한 값으로 설정되고, 상기 VDD는 상기 n-형 채널 반도체 트랜지스터 장치에 대한 최대 동작 포텐셜인 것을 특징으로 한다.
또한 바람직한 실시예에 있어서, 상기 n-형 채널 반도체 트랜지스터 장치는 NDR 공핍 모드 장치인 것을 특징으로 한다. 따라서, 높은 논리 레벨을 갖는 상기 게이트 입력 바이어스 신호에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치는 NDR 영역에서 동작하고(따라서 p-채널 장치 처럼 차단될 수 있다), 낮은 논리 레벨을 갖는 상기 게이트 입력 바이어스 신호에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치는 NDR 영역 밖에서 동작하는(따라서 p-채널 장치 처럼 온될 수 있다) 것을 특징으로 한다. 본 발명의 다른 측면은, 공핍 모드 장치로서 동작하도록 도핑되고, 소정의 소스-드레인 전압 및 낮은 게이트 전압 포텐셜에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치가 온(on)되며, 상기 소정의 소스-드레인 전압 및 높은 게이트 전압 포텐셜에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치가 오프(off) 되는 것으로 추가로 적용되는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치에 관한 것이다.
상기 n-형 채널 반도체 트랜지스터 장치는 바람직하게는 스위칭 가능한 음 미분 저항(SNDR : Switchable Negative Differential Resistance)을 포함하는 금속-절연체-반도체 전계 효과 트랜지스터(MISFET : Metal-Insulator-Semiconductor Field Effect Transistor)인 것을 특징으로 한다. 상기 소정의 소스-드레인 전압은 상기 n-형 채널 반도체 트랜지스터 장치에 대한 NDR 특성을 위해 온셋 전압 보다 큰 것을 특징으로 한다. 다른 실시예에서, 상기 n-형 채널 반도체 트랜지스터 장치는 실리콘-온-절연체(SOI : Silicon-on-Insulator）기판에서 형성되는 것을 특징으로 한다.
본 발명의 다른 측면은, 제 1 모드의 동작 동안 채널 영역에서 NDR 효과를 나타내기 위해 적용되는 게이트 반도체 구조에 관한 것이다. 이 모드는 제 1 전압값을 초과하는 게이트 입력 신호에 응답하여 이루어진다. 상기 게이트 반도체 구조는 상기 제 1 전압값을 초과하지 않는 상기 게이트 입력 신호에 응답하여 제 2 모드의 동작 동안 상기 채널 영역에서 상기 NDR 효과를 억제하기 위해 추가로 적용된다. 상기 게이트 반도체 구조에 연결된 드레인 영역은 드레인 전압 포텐셜을 수용한다. 결과적인 구조는 상기 제 1 모드의 동작 동안 상기 반도체 장치가 논리적으로 높은 레벨을 갖는 게이트 입력 신호를 갖고 NDR 온셋값(VNDR)을 초과하는 상기 드레인 전압 포텐셜에 응답하여 오프로 스위칭될 수 있고, 상기 제 2 모드의 동작 동안 상기 반도체 장치가 논리적으로 낮은 레벨을 갖는 상기 게이트 입력 신호에 응답하여 온으로 스위칭되는 동작을 갖는 것을 특징으로 한다. 이 방식에서, 상기 게이트 반도체 구조는 p-채널 FET의 스위칭 특성을 모방하는 것을 특징으로 한다.
상기 게이트 반도체 구조는 바람직하게는 상기 NDR 효과가 게이트 반도체 구조의 채널과의 인터페이스에서 전하 트랩핑 및 전하 디-트랩핑에 의해 발생되는 실리콘 기반 구조인 것을 특징으로 한다. 약간의 실시예에서, 상기 게이트 반도체 구조는 역동적으로 변화하는 임계 전압을 갖는 전계 효과 트랜지스터인 것을 특징으로 한다.
본 발명의 다른 측면은, 반도체 회로에서의 사용을 위한 n-채널 트랜지스터에 관한 것이다. 상기 n-채널 트랜지스터는 게이트, 소스 영역, 드레인 영역, 및 상기 소스 영역 및 드레인 영역과 연결된 채널을 포함한다. 상기 n-채널 트랜지스터는 게이트 바이어스 신호의 제 1 값에 응답하여 상기 n-채널 트랜지스터가 채널 전도성을 제어하는 상기 게이트 바이어스 신호에 기초하여 온 및 오프로 스위칭될 수 있다. 동시에, 상기 n-채널 트랜지스터는 또한 상기 게이트 바이어스 신호의 제 2 값에 응답하여 상기 n-채널 트랜지스터가 상기 채널 전도성을 제어하는 소스/드레인 바이어스 신호에 응답하여 온 및 오프로 스위칭될 수 있다. 이 방식에서, 상기 n-채널 트랜지스터는 상기 반도체 회로의 상기 게이트 바이어스 신호에 응답하여 실질적으로 p-채널 장치 처럼 스위칭하는 n-채널 공핍 모드 장치를 구성하는 것을 특징으로 한다.
바람직한 접근에 있어서,
상기 게이트 바이어스 신호의 상기 제 1 값은 낮은 논리 레벨 상태에 상응하고, 상기 게이트 바이어스 신호의 상기 제 2 값은 높은 논리 레벨 상태에 상응하는 것을 특징으로 한다.
약간의 실시예에 있어서, 상기 드레인 영역은 실질적으로 n-채널 장치 처럼 스위칭하는 다른 n-채널 트랜지스터에 의해 공유되는 공통으로 도핑된 영역인 것을 특징으로 한다. 또 다른 경우에 있어서, 상기 n-채널 트랜지스터는 실리콘-온-절연체 기판 상에 형성되는 것을 특징으로 한다. 또 다른 경우에 있어서, 상기 n-채널 트랜지스터는 p-채널 장치 처럼 동작하지 않는 반도체 회로의 다른 n-채널 장치의 채널 길이 보다 약간 큰 채널 길이를 갖는 것을 특징으로 한다.
본 발명의 다른 측면은, 실리콘 기반 반도체 회로에서의 사용을 위한 새로운 형태의 반도체 풀-업 소자에 관한 것이다. 제 1 형태의 풀-업은 소스, 드레인, 채널 및 게이트를 포함하는 n-채널 FET를 포함한다. 상기 드레인은 제 1 전압 포텐셜에 연결되며, 상기 소스는 출력 노드에 연결된다. 상기 n-채널 FET는 p-채널 FET가 게이트 입력 바이어스 신호에 응답하는 모드와 같은 방식으로 온 및 오프로 스위칭하기 위해 공핍 모드에 존재하여, 낮은 게이트 입력 바이어스 신호, 및 낮은 소스-드레인 포텐셜에 응답하여 상기 n-채널 FET가 온 되고, 높은 게이트 입력 바이어스 신호, 및 높은 소스-드레인 포텐셜에 응답하여 상기 n-채널 FET가 오프 되는 것을 특징으로 한다. 이 구성에서, 상기 반도체 풀-업 소자는 상기 실리콘 기반 반도체 회로의 전력 소모를 줄이기 위해 온 및 오프로 스위칭함으로써 능동형 p-채널 장치의 동작을 모방하는 능동형 n-채널 장치인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 n-채널 FET는 스위칭 가능한 NDR 특성을 포함하는 것을 특징으로 한다. 상기 풀-업 소자는 상기 게이트 입력 바이어스 신호에 응답하여 n-채널 장치 처럼 스위칭하는 다른 n-채널 FET(풀-다운 소자)와 직렬로 연결되는 것을 특징으로 한다. 상기 n-채널 FET는 풀-다운 소자가 트랜지스터가 온되는 상기 n-채널 FET와 연결되는 경우 실질적으로 제로 DC 전력을 소모하는 것을 특징으로 한다.
약간의 실시예에서, 상기 n-채널 FET는 부울 논리 게이트(AND, NAND, OR, NOR, XOR, XNOR, NOT)의 일부인 것을 특징으로 한다.
본 발명의 다른 측면은, 적어도 하나의 제 1 도펀트 형태의 채널 절연 게이트 전계 효과 트랜지스터(IGFET : Insulated-Gate-Field-Effect-Transistor) 및 상기와 동일한 형태의 도펀트 채널을 갖는 NDR FET 소자를 포함하는 논리 게이트에 관한 것이다. 상기 제 1 도펀트 형태의 채널 IGFET는 입력 노드와 연결된 IGFET 게이트 단자와, 제 1 포텐셜에 연결된 제 1 IGFET 소스/드레인 단자와, 출력 노드에 연결된 제 2 IGFET 소스/드레인 단자를 포함한다. NDR-FET 소자는 또한 제 2 포텐셜에 연결된 제 1 NDR FET 소스/드레인 단자와, 상기 출력 노드에 연결된 제 2 NDR 소스/드레인 단자와, 상기 입력 노드에 연결된 제 3 NDR 게이트 단자를 포함한다. 이 방식에서, 상기 NDR FET 소자는 상기 논리 게이트에 대한 풀-업 장치로서 동작하여, 상기 논리 게이트가 전적으로 공통 채널 도펀트 형태를 갖는 능동형 장치로 형성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 NDR FET 소자는 공핍 모드 장치이고, 장치들은 양자 모두 n-채널인 것을 특징으로 한다. 높은 집적 적용에서, 출력 노드는 상기 NDR FET 및 상기 IGFET에 의해 공유된 소스/드레인 영역인 것을 특징으로 한다.
상기 논리 게이트는 부울 논리 함수(AND, OR, NOT, NAND, NOR, XOR, XNOR)를구현하는 것을 특징으로 한다. 함수의 더 큰 조합이 또한 가능하다.
본 발명의 다른 측면은, 입력 신호 및 출력 신호 노드에 연결된 제 1 n-채널 장치와, 상기 제 1 n-채널 장치와 직렬로 연결된 제 2 n-채널 장치를 포함하는 논리 게이트에 관한 것이다. 상기 제 1 n-채널 장치는 상기 입력 신호 값에 응답하여 p-채널 FET의 스위칭 동작을 모방하는 것을 특징으로 한다.
바람직한 실시예에서, 상기 논리 게이트는 인버터 기능(NOT)을 실행하는 것을 특징으로 한다.
상기 제 1 n-채널 장치는 바람직하게는 트랩핑 영역으로부터 동작을 갖는 공핍 모드의 SNDR FET인 것을 특징으로 한다.
약간의 적용에 있어서, 상기 제 1 n-채널 장치의 제 1 저항은 상기 제 2 n-채널 장치의 제 2 저항 보다 큰 것을 특징으로 한다.
본 발명의 다른 측면은, 상기 반도체 논리 게이트와 연결된 입력 신호와 연결된 게이트를 갖는 제 1 n-채널 FET 풀-업 소자와, 상기 제 1 n-채널 장치와 직렬로 연결되고 상기 입력 신호와 직접 연결된 게이트를 또한 갖는 제 2 n-채널 FET 풀-다운 소자를 포함하는 반도체 회로에 관한 것이다. 제 1 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 온 상태가 되고 상기 제 2 n-채널 장치는 오프 상태가 되며, 제 2 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 오프 상태가 되고 상기 제 2 n-채널 장치는 온 상태가 되는 것을 특징으로 한다. 따라서, 상기 반도체 회로는 전적으로 n-채널 장치로 실행되는 것을 특징으로 한다.
다수의 적용에 있어서, 상기 모든 n-채널 반도체 회로는 고정된 동작 동안 실질적으로 제로 DC 전력을 소모함으로써 CMOS 동작을 모방할 수 있는 것을 특징으로 한다. 약간의 실시예에서, 전체가 집적 회로 다이, 또는 심지어 전체가 실리콘 웨이퍼는 단지 n-채널 장치만을 포함하도록 제조될 수 있고, 따라서 제조 공정을 크게 단순화시키는 것을 특징으로 한다.
본 발명의 다른 측면은, n-채널 실리콘 기반 반도체 트랜지스터를 동작하는 방법에 관한 것이다. 상기 방법은 상기 n-채널 실리콘 기반 반도체 트랜지스터를 온 상태에 두기 위해 낮은 바이어스 신호를 상기 n-채널 실리콘 기반 반도체 트랜지스터의 게이트 및 제 1 소스-드레인 바이어스에 인가하는 단계와, 상기 n-채널 실리콘 기반 반도체 트랜지스터를 오프 상태에 두기 위해 높은 바이어스 신호를 상기 n-채널 실리콘 기반 반도체 트랜지스터의 상기 게이트 및 상기 제 1 소스-드레인 바이어스와 다른 제 2 소스-드레인 바이어스에 인가하는 단계를 포함한다. 그러므로, 동작의 관점으로부터, 상기 n-채널 실리콘 기반 반도체 트랜지스터는 실질적으로 p-채널 FET 처럼 게이트 바이어스 신호에 응답하도록 한 것을 특징으로 한다.
관련된 측면은 NDR FET를 동작하는 방법을 포함한다. 이 방법은 상기 NDR FET를 온 상태에 두기 위해서 낮은 바이어스 신호를 상기 NDR FET의 게이트 및 제 1 소스-드레인 바이어스에 인가하는 단계와, 상기 NDR FET를 오프 상태에 두기 위해서 높은 바이어스 신호를 상기 NDR FET의 게이트 및 상기 제 1 소스-드레인 바이어스와 다른 제 2 소스-드레인 바이어스에 인가하는 단계를 포함한다. 이 방식에서, 상기 NDR FET는 실질적으로 p-채널 FET 처럼 스위칭하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 NDR FET는 공핍 모드 n-채널 장치인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 NDR FET는 non-NDR 모드의 동작의 오프 스위칭 시간과 거의 같은 NDR 모드의 동작의 오프 스위칭 시간을 갖는 것을 특징으로 한다. 추가로, 상기 NDR FET는 상기 오프 상태에서 고정된 모드의 동작 동안 실질적으로 제로 DC 전력을 소모하고, 그러므로 풀-업 소자로서 사용되는 것을 특징으로 한다.
본 발명의 다른 관련 측면은, 실리콘 기반 반도체 회로에서의 사용을 위한 n-채널 반도체 풀-업 소자를 동작하는 방법에 관한 것이다. 이 방법은 일반적으로 상기 n-채널 반도체 풀-업 소자의 드레인을 제 1 전압 포텐셜에 연결하고 소스를 출력 노드 및 n-채널 풀-다운 소자의 드레인에 연결하는 단계와, 상기 n-채널 반도체 풀-업 소자의 게이트를 입력 신호에 연결하는 단계와, 상기 n-채널 반도체 풀-업 소자에 대한 NDR 모드를 선택적으로 스위칭하는 단계와, p-채널 FET가 입력 바이어스 신호에 응답하는 것과 같은 방식으로 온 및 오프로 스위칭하기 위해 공핍 모드에서 상기 n-채널 반도체 풀-업 소자를 동작하여, 낮은 게이트 입력 신호에 응답하여 상기 n-채널 반도체 풀-업 소자가 온되고, 높은 게이트 입력 신호, 및 높은 소스-드레인 포텐셜에 응답하여 상기 n-채널 반도체 풀-업 소자가 오프 되게 하는 단계를 포함한다. 그러므로, 동작의 관점으로부터, 이러한 실시예는 상기 실리콘 기반 반도체 회로의 전력 소모를 줄이기 위해 능동형 p-채널 장치의 스위칭 동작을 모방하는 것을 특징으로 하는 n-채널 반도체 풀-업 소자의 장점을 제공하는 것을 특징으로 한다.
본 발명의 관련 측면은, 제 1 모드의 동작 동안 n-채널 NDR FET가 제 1 전압값을 초과하는 입력 신호에 응답하여 NDR 특성으로 동작하며, 제 2 모드의 동작 동안 상기 n-채널 NDR FET는 상기 제 1 전압값을 초과하지 않는 상기 입력 신호에 응답하여 상기 NDR 효과를 억제하기 위해 추가로 적용되고, 상기 n-채널 NDR FET가 풀-업 소자로서 반도체 회로의 동작 방법에 관한 것이다. 상기 제 1 모드의 동작 동안 상기 n-채널 NDR FET는 NDR 온셋값(VNDR)을 초과하는 드레인 전압 포텐셜에 응답하여 오프로 스위칭될 수 있으며, 상기 제 2 모드의 동작 동안 상기 반도체 장치는 논리적으로 낮은 레벨을 갖는 상기 입력 신호에 응답하여 온으로 스위칭되는 것을 특징으로 한다. 따라서, 두개의 다른 정도의 자유도는 풀-업 소자를 오프하기 위해 이용가능하다.
본 발명의 다른 측면은, p-형 FET와 실질적으로 동일한 스위칭 특성을 갖는 n-채널의 공핍 모드 SNDR FET를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명의 또 다른 측면은, 단일 채널 반도체 회로의 제조 방법에 관한 것이다. 이는 상기 반도체 회로와 연결된 입력 신호에 연결된 게이트를 갖는 제 1 n-채널 FET 풀-업 소자를 형성하는 단계와, 상기 제 1 채널 장치와 직렬로 연결되고 상기 입력 신호와 직접 연결된 게이트를 또한 갖는 제 2 n-채널 FET 풀-다운 소자를 형성하는 단계를 일반적으로 포함한다. 제 1 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 온 상태가 되고, 상기 제 2 n-채널 장치는 오프 상태가 되며, 제 2 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 오프 상태가 되고, 상기 제 2 n-채널 장치는 온 상태가 되는 것을 특징으로 한다. 따라서, 제조된 바와 같이, 상기 반도체 회로는 전적으로 n-채널 장치에 의해 실행되고, 도한 CMOS 형태의 회로와 같게 유사하는 것을 특징으로 한다.
이 방식에서, NDR 풀-업 소자는 일반적인 PMOSFET 보다 훨씬 더 쉬운 일반적인 제조 공정으로 집적되게 구성될 수 있다. 더욱이, 논리 게이트는 이러한 게이트에서의 모든 장치가 단일 채널 형태(즉, 양자는 n-채널 또는 p-채널)를 사용하고, 그리고 또한 CMOS 실행으로서 낮은 전력 동작을 달성하도록 만들어질 수 있다.
이하의 상세한 설명은 본 발명의 구체적인 실시예를 단지 예시하는 것을 의미한다. 본 발명의 다른 실시예 및 개시된 것의 변경은 이하의 상세한 설명의 관점에서 기술분야의 통상의 지식인에게 명백할 것이다.
상기에서 언급한 바와 같이, 실리콘-기반 n-채널 MOSFET에서 중요한 NDR 동작을 이루기 위한 신규한 방법은 이전에 개시되었다. 도 2에 도시된 NDR-FET(200)에서, 전자 트랩(230)은 반도체 기판(205)의 표면으로부터 아주 짧은 거리 <1nm 내에서 채널에 이웃하는 게이트 유전체(210)에 위치한다. NDR FET(200)의 다른 구성요소는 일반적이고, 소스 영역(240)(및 소스 단자/접점(245)); 드레인 영역(250)(및 드레인 단자/접점(255)); 게이트 전극(260)(및 게이트 단자/접점(265)), 및 선택적인 바디 접점(270)을 포함한다.
트랩(230)은 적당히 높은 에너지 레벨을 갖고 채널로부터 오직 활동적인 전자만을 포획한다. 이 활동적인 전자는 채널 영역의 전기장 강도가 충분히 높은 경우, 즉 게이트-채널 바이어스 및 드레인-소스 바이어스(VDS)가 충분히 높은 경우에만 이용가능하다. 알단 전자가 포획되면, 게이트 유전체 내의 트랩핑된 전하는 트랜지스터 임계 전압(VT)이 증가되게 하고, 그러므로 트랜지스터 전류(IDS)가 감소된다. VDS가 증가됨에 따라서, 채널 내에서 흐르는 전자의 큰 부분은 트랩핑되기에 충분한 에너지를 갖고, 그래서 트랜지스터 전류는 추가로 감소한다.
트랩 에너지 레벨이 높기 때문에, 트랩핑된 전자는 즉시 벗어날 수 있다(예컨대 10-12 초 이내). 바이어스의 각 고유한 조합에 대해, 정상 상태는 트랜지스터 임계 전압(VT)에 영향을 미치는 고정된 망에 의해 트랩핑된 전하와 함께, 전자가 계속해서 트랩핑되고 디트랩핑되는 상태에 존재한다. 전자의 트랩핑/디트랩핑의 높은 주파수(>1012Hz) 때문에, VT는 바이어스 조건에서의 변화에 역동적으로 응답하고, 결과적으로 드레인과 소스 사이의 역동적인 NDR 동작은 VDS가 스캔되는 어떤 방향(양 또는 음)이라도 이루어진다(도 3).
그럼에도 불구하고, 게이트 바이어스가 충분히 높지 않다면, 수직 전기장은 채널로부터 전자를 트랩핑하기 위해 충분히 높지 않을 수 있고, NDR 동작은 나타나지 않는다. 바꾸어 말하면, NDR FET(200)는 또한 다른 바이어스 조건에 대해 일반적인 FET와 유사하게 동작할 수 있다. 이는 선택된 모드에 따라 특징이 변화하는 이중 모드 장치를 실현한다.
따라서, NDR FET(200)의 NDR 동작은 게이트 바이어스로 스위칭 가능하고(즉, NDR 모드는 온 및 오프 될 수 있다), 따라서 이 장치는 이후에 SNDR FET로 지칭되는 "스위칭 가능한" NDR-FET의 형태로 간주될 수 있다. 주목할 만한 것은 SNDR FET(200)가 일반적인 FET로서 동작하고 있는 경우, 표준 게이트 전압을 사용하여 온 및 오프 될 수 있다. 반대로, NDR FET가 NDR 특성으로 동작하고 있는 경우, 게이트 전압을 사용할 뿐만 아니라 이전에 언급된 소스/드레인 전압의 작용에 의해서 온 및 오프 될 수 있다. 이는 임의의 다른 실리콘 기반 반도체 트랜지스터와는 다른 대단한 정도의 자유도 및 유연성을 허용한다.
두개의 동작 모드는 VS=VB=GND에 대해, SNDR-FET의 전류(IDS) 대 전압(VDS) 특성을 나타내는 도 3에 나타난다. 낮은 게이트 바이어스(VG = V1)에 대해, 특성은 평범한 NMOSFET의 특성과 유사하다. 충분히 높은 게이트 바이어스(VG = V2)에 대해, 채널에 흐르는 전자는 높은 드레인-소스 바이어스에서 충분한 에너지를 얻어서 트팹핑되고, VT가 증가되게 및 전류가 감소되게 하며, NDR 특성을 만든다. "NDR 유형(regime)" 바이어스 범위가 VDS>VNDR에 상응하며; 후자는 원하는 동작 범위를 얻기 위해서 제조하는 동안 조절될 수 있거나 또는 전환될 수 있다.
도 4(c)는 반도체 회로에서 사용되는 경우 SNDR FET에 대한 식별자로서 도면에 사용된 새로운 속기의 MOSFET 회로 기호를 나타낸다. 이는 표준 n-채널 MOSFET(표 4(a)) 및 표준 p-채널 MOSFET(도 4(b))에 대해서와 같이 종래 기술에서 알려진 다양한 기본 MOSFET 회로 기호와 대조될 수 있다. 본 출원은 어떤 법률적 목적으로도 본 문서(및 도면)의 복제를 반대할 수 없지만, NDR FET를 나타내는 이러한 기호(또는 그것으로부터의 파생물)의 사용에서의 모든 권리는 출원인에게 부여된다.
그러므로 스위칭 가능한 NDR-FET(SNDR-FET)는 임의의 상보형 논리 회로에서 풀-업 장치(PMOSFET 대신에)로서 사용될 수 있다. 이는 동작하는 장치가 공통 바이어스 포텐셜(바람직하게는 그라운드)을 갖는 단일 기판(또는 웰)에서 형성되는 모든 n-채널 논리 게이트를 허용한다.
예시적인 예로서, n-채널 풀-다운 소자(610)(바람직하게는 NMOSFET) 및 n-채널 풀-업 소자(620)(이 경우에서 바람직하게는 공핍 모드 형태 SNDR FET)를 포함하는 도 6의 인버터 회로(600)의 실시예를 고려하자. SNDR FET(620)는 일반적인 공핍 모드 FET 대응물과 유사하게 동작하기 위해서 일반적인 처리 기술을 사용하여 구성된다. 따라서, 장치(620)는 낮은 게이트 전압 포텐셜에서 정상적으로 온되고, 게이트 포텐셜을 상승시킴으로써 오프된다. SNDR-FET의 본래의 임계 전압은 바람직하게는 -VDD보다 작거나 또는 같아야 하고, 결과적으로 이는 공핍-모드 장치이다. 물론 이것은 잘 알려진 처리 동작을 사용하여 적절한 유형으로 임의의 종류의 n-형 도펀트로 채널을 단순하게 도핑함으로써 완료될 수 있다.
따라서, 높은 상태(VIN = VDD)로 입력 신호가 전이되는 경우, NMOSFET 풀-다운 장치(610)은 VOUT를 낮게(VDD/2 이하) 끌어내리기 위해 온될 것이다. 이 결과는 VOUT = VDD/2에 대해 SNDR-FET(620)의 온 저항이 NMOSFET(610)의 온 저항보다 크다면 보장된다. 바꾸어 말하면, NDR 모드(VIN = VDD에 해당되고, 최악의 경우를 고려하면, VBS = -VDD/2)의 경우 SNDR-FET(620)에 대한 피크값 IDS는 VIN = VDD 및 VOUT = VDD/2에 대해 NMOSFET(610)의 피크값이 작아야 한다. 그러면 SNDR-FET는 낮은 고정적 전력 소모 및 큰 고정적 노이즈 마진을 제공하기 위해서 차단될 것이고(NDR 유형으로 바이어스되기 때문에), VOUT는 GND에 도달할 것이다.
상기한 바와 같이, SNDR-FET(620)는 VIN = GND 에 대해 온되기 때문에, 이 장치의 본래의 임계 전압 VT는 -VDD 보다 작거나 또는 같아야 한다. IDS는 VOUT(>VDD/2) - VDS의 낮은 값에 해당 -의 높은 값에서 약간 감소되는데, 이는 게이트-소스 바이어스(VGS)가 VG 보다 작고(VS = VOUT > GND 이므로) 또한 VT가 바디 바이어스 효과에 의해 증가되기 때문이다(VBS < 0 => VT는 본래의 값보다 큼). 음 바디 바이어스는 또한 VNDR에 영향을 준다(도 3 참조): VNDR이 VBS < 0에 대해 더 낮고, 그래서 이 구성에서의 SNDR-FET의 NDR 유형은 미약하게 넓은 전압 범위를 확장한다. 또한, 특별한 전압 범위는 특정 회로 동작 요구에 따라 변화할 것이다. 바디 바이어스 효과는 실리콘-온-절연체(SOI : silicon-on-insulator) 기판을 사용함으로써 최소화 될 수 있고, 그래서 SNDR-FET(620)의 바디가 전기적으로 플로우팅(floating)되는 것은 기술분야의 통상의 지식인에 의해 추가적으로 이해될 수 있다.
따라서, 인버터(600)에 적용되는 제 1 논리 신호값에 대해(이 경우, 논리적으로 높은값), SNDR FET(620)는 NDR 특성을 가지고 동작한다.
NMOSFET(610)의 온 저항은 SNDR-FET(620)의 채널 너비에 상대되는 채널 너비를 증가시킴으로써 낮아질 수 있다; 이는 약간의 적용에서 바람직하지 않을 수 있는 인버터에 대한 큰 레이아웃 영역으로 귀결될 수 있다. SNDR-FET(620)의 온 상태 전류가 이미 감소되기 때문에(이전 단락에서 설명된 NDR 효과의 결과로서), NMOSFET(610)를 SNDR-FET(620) 보다 훨씬 넓게 만들기 위해서 실제로 필요치 않을 수 있다. 풀-다운과 풀-업 사이의 적절한 저항 매칭을 얻기 위한 다른 기술은 기술분야의 통상의 지식인에게 명백할 것이다.
낮은 상태(VIN = GND)로의 입력 신호가 전이되는 경우, NMOSFET 풀-다운 장치(610)는 차단되고, 반면에 SNDR-FET(620)은 non-NDR 상태로 스위칭되어, 일반적인 공핍 모드 FET와 유사하게 동작한다. 이는 게이트 바이어스가 전하 트랩핑에 대해 불충분하게 높게 발생하기 때문이다. 결과적으로, SNDR FET(620)는 VOUT를 높게 끌어올리기 위해 온된다. 따라서, 인버터(600)에 적용되는 제 2 논리 신호값에 대해(이 경우에는, 논리적으로 낮은 값), SNDR FET(620)는 NDR 특성이 없이 동작한다.
인버터(600)의 기본 동작은 도 6B에 도시된다. 또한, 낮은 고정적 전력 소모 및 큰 고정적 노이즈 마진이 제공된다. 종래 기술의 순수한 n-채널 인버터와는 달리, 풀-다운 장치(610) 또는 풀-업 장치(620) 중의 어느 하나는 정지 모드에서 오프 되기 때문에, 본 인버터의 출력은 대칭이 될 수 있다. 이는 또한 존재하는 모든 n-채널 구조를 넘어서는 장점이다.
NMOSFET(610)가 차단된 이후로, VOUT가 VDD/2를 초과하여 상승하여 VDD에 도달하는 것을 보장하기 위해서 non-NDR 상태에서 SNDR-FET(620)의 온 저항(여기서는 IDS)에 대한 어떤 특별한 요구도 존재하지 않는다. 이는 인버터(600) 출력이 모든 n-채널 능동형 장치에서, 및 동등한 CMOS 대응물과 같은 감소된 DC 전력 소모를 갖는 고속의, 완전한 레일-투-레일(rail-to-rail) 값(즉, 0 ~ VDD)을 얻을 수 있음을 의미한다.
CMOS 인버터 회로의 대체물에 대한 주어진 예에서, 게이트에 대한 NDR 임계 전압(VGNDR)은 바람직하게는 0과 VDD/2 사이에 있어야 하는 것으로 결론지어 진다. 이상적으로, VIN에서 VOUT 까지의 최단의 가능한 신호 전파 지연을 얻기 위해서 VGNDR = VDD/2 이다. 적절한 회로 동작을 보장하기 위해서, VGNDR는 0볼트 보다 크고 VDD/2 보다는 크지 않아야 한다. 또한, 특정 회로 실행에서, 이들 값은 변할 것이며, 본 발명은 이 점에서 제한되지 않는다.
그러므로, SNDR FET(620)은 다른 현상을 사용하여 동작하는 두개의 채널 차단 메카니즘을 포함하는 것으로 나타날 수 있다. 이들 두개의 현상은 다른 바이어싱 기술을 사용하여 분기될 수 있으며, 그래서 단일 장치는 두개의 다른 경우에서 두개의 다른 동작으로 동작할 수 있고, 두개의 다른 정도의 자유도를 얻는다. 첫번째 경우에, 일반적인 차단 메카니즘은 일반적인 공핍 모드 바이어싱 스킴에 기초하여 장치를 오프시킨다. 이 스킴에서, 낮은 드레인-소스 전압은 장치를 차단하기 위해 사용된다. 두번째 경우에, 높은 게이트 전압이 장치를 차단하는데 사용되는 NDR 차단 메카니즘이 이용된다.
다른 모든 n-채널 종래 기술의 해법에서, 게이트는 고정된 포텐셜로 "고정"되었고 - 따라서 풀-다운 FET는 항상 온이다 - 바람직하지 못한 결과를 생성하였다. 바꾸어 말하면, n-채널 풀-업 소자의 채널 전도성은 입력 신호에 응답하여 변경되지 않았다. 현재의 경우에는, SNDR FET(620)로서 실행되는 풀-업 소자는 입력 신호에 기초하여 "스위칭"할 수 있으며, 따라서 p-채널 장치의 동작을 효과적으로 모방한다. 또한 후자는 입력 신호의 상태에 응답하여 채널의 전도성을 스위칭하며, 가장 낮은 전력 모드의 동작으로 귀결된다. SNDR FET(620)가 p-채널 장치를 효과적으로 모방할 수 있는 이유는, 장치를 보통 온할 수 있는 입력 신호(즉, 게이트 제어 신호)가 NDR 임계를 초과하는 소스/드레인 전압에 의해 자체적으로 날조(말하자면) 될 수 있어서, 상기 장치를 오프시킬 수 있기 때문이다. 일 예에서 non-NDR 모드가 입력이 낮은 경우에 장치(620)에 대해 사용되는 것과 같이, NDR 모드는 입력이 높은 경우에 사용된다. 따라서, 본 발명은 인버터(600)의 다양한 고유한 특징과 조합하여 SNDR FET(620)의 NDR 특징을 이용한다.
요약하면, n-채널 공핍 모드 SNDR-FET(620)는 임의의 상보형 집적 회로에서 PMOSFET을 풀-업 장치로 대체하기 위해서 필요한 특징을 갖는다(게이트 바이어스가 높은 경우 오프 되고, 게이트 바이어스가 낮은 경우 온된다). 이와 같이, 본 발명은 CMOS 기술의 이점(낮은 스탠바이 전력, 훨씬 큰 고정 노이즈 마진)을 제공하고, 트랜지스터 스케일링에 대해 중대한 기술적 도전을 제거하며, 또한 트랜지스터 레이아웃 밀도에서 실질적인 개선을 제공할 수 있다.
본 장치는 또한 MOS 동작과 호환되기 때문에, 본 장치는 non-NDR IGFET(610)에 의해 또한 공통으로 사용된 구조적인 특징(및 처리 동작)으로 형성될 수 있다. 예컨대, 반도체 기판/웨이퍼에서 형성된 게이트 절연층, 소스/드레인 영역, 분리 영역, 접점, 게이트 전극 등은 모두 공통된 공정 동안 동시에 형성될 수 있으며 따라서 본 발명의 SNDR FET(620)과 공유될 수 있다. 더욱이, 일부 영역은 NMOSFET(610)에 대한 드레인 영역 및 SNDR FET(620)에 대한 소스 영역과 같은 집적 밀도를 증가시키기 위해 공유될 수 있다. 집적 공정의 관점에서, 본 접근은 그 결과 혼합 공정 기술에 대해 실질적인 장점을 제공한다.
또한, 인버터의 예가 본 발명의 특성을 나타내기 위해 제공되었지만, 반드시 이러한 형태의 논리 게이트에 한정되지 않는다. 예컨대, 여기에서 설명된 풀-업 소자는 다른 애플리케이션 중에서, 출력 버퍼 회로에서, 부울 논리 게이트(AND, OR, XOR, XNOR, NOR, NAND)에서 및 더 큰 회로에서 사용될 수 있다.
다른 형태의 논리 게이트, 다른 형태의 게이트의 집합, 또는 메모리 셀이 사용되는 경우, 유사한 동작을 이루기 위해 필요한 필수적인 바이어싱은 기술분야의 통상의 지식인에게 명백할 것이다.
NDR-FET는 일반적인 CMOS 기술 보다 훨씬 더 효과적으로(즉, 훨씬 더 소수의 트랜지스터로) 다양한 회로 기능을 실행하기 위해 NMOSFET와 결합하여 사용될 수 있음을 주목해야 한다. 이는 궁극적으로 미래의 VLSI 기술에 대한 가장 유익한 접근이다. NDR-기반 회로 설계는 기능에 대한 비용을 낮추는 것 뿐만 아니라, 또한 전력 소모를 낮추는 것을 약속한다.
비록 본 발명은 예시적인 실시예를 참조하여 설명되었지만, 본 상세한 설명은 제한하는 의미로 구성되는 것을 의도하지 않는다. 상기 상세한 설명은 단지 예를 통해서만 존재했지만 본 발명의 기술적 사상 위에서 제한 없이 일반적인 처리 기술로 만들어진 많은 형태의 집적 회로에서 이용될 수 있음은 기술분야의 통상의 지식인에게 명백히 이해될 것이다. 본 발명의 다른 실시예 뿐만 아니라, 예시적인 실시예의 다양한 변경 및 조합은 상세한 설명을 참조하면 기술분야의 통상의 지식인에게 명백할 것이다. 물론 변경 및 조합은 여기에서 개시된 것 대신에 또는 부가하여 이미 알려진 다른 피처를 사용할 수 있다. 그러므로 첨부된 청구의 범위는 임의의 이러한 변경 또는 실시예를 포함하는 것으로 의도된다. 이러한 청구의 범위는 여기에서 설명된 특별한 실시예에 기초하여 형식화되었지만, 여기에서 개시된 기술적 사상은 이하에서 제공된 청구의 범위와 관련되는가의 여부, 및 상기에서 설명된 모든 동일한 기술적 문제를 해결 및/또는 줄이는가의 여부와 상관없이, 기술분야의 통상의 지식인에게 명백하게 또는 함축적으로 개시된 임의의 신규한 및 자명하지 않는 피처(또는 그 조합)에 또한 적용되는 것은 명백하다. 결과적으로, 출원인은 본 출원(및/또는 임의의 관련 출원)의 계속 동안 임의의 이러한 신규한 및 자명하지 않은 피처를 지향하는 새로운 및/또는 추가적인 청구의 범위 추구하는 권리가 또한 부여된다.

Claims (58)

  1. n-형 채널 반도체 트랜지스터 장치에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 게이트 입력 바이어스 신호 및 소스-드레인 바이어스 신호에 응답하고, p-채널 반도체 트랜지스터 장치가 상기 게이트 입력 바이어스 신호 및 소스-드레인 바이어스 신호에 응답하는 것과 같은 방식으로 스위칭하는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  2. 제 1 항에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치의 채널 표면에 위치한 트팹핑층을 포함하고,
    상기 트랩핑층은 상기 게이트 입력 바이어스 신호 및 상기 소스-드레인 바이어스 신호가 소정의 온셋 포인트를 초과하는 경우 상기 n-형 채널 반도체 트랜지스터 장치가 음 미분 저항(NDR : Negative Differential Resistance) 모드에서 동작하게 하는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  3. 제 2 항에 있어서,
    상기 게이트 입력 바이어스 신호에 대한 온셋 포인트는 VDD/2와 거의 동일한 값으로 설정되고,
    상기 VDD는 상기 n-형 채널 반도체 트랜지스터 장치에 대한 최대 동작 포텐셜인 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  4. 제 1 항에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 공핍 모드 장치인 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  5. 제 1 항에 있어서,
    높은 논리 레벨을 갖는 상기 게이트 입력 바이어스 신호에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치는 NDR 영역에서 동작하고,
    낮은 논리 레벨을 갖는 상기 게이트 입력 바이어스 신호에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치는 NDR 영역 밖에서 동작하는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  6. n-형 채널 반도체 트랜지스터 장치에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 공핍 모드 장치로서 동작하도록 도핑되고,
    상기 n-형 채널 반도체 트랜지스터 장치는 소정의 소스-드레인 전압 및 낮은 게이트 전압 포텐셜에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치가 온(on)되며, 상기 소정의 소스-드레인 전압 및 높은 게이트 전압 포텐셜에 응답하여 상기 n-형 채널 반도체 트랜지스터 장치가 오프(off) 되는 것으로 추가로 적용되는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  7. 제 6 항에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 금속-절연체-반도체 전계 효과 트랜지스터(MIS FET : Metal-Insulator-Semiconductor Field Effect Transistor)인 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  8. 제 6 항에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 스위칭 가능한 음 미분 저항(SNDR : Switchable Negative Differential Resistance)인 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  9. 제 6 항에 있어서,
    상기 소정의 소스-드레인 전압은 상기 n-형 채널 반도체 트랜지스터 장치에 대한 NDR 특성을 위해 온셋 전압 보다 큰 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  10. 제 6 항에 있어서,
    상기 n-형 채널 반도체 트랜지스터 장치는 실리콘-온-절연체(SOI : Silicon-on-Insulator）기판에서 형성되는 것을 특징으로 하는 n-형 채널 반도체 트랜지스터 장치.
  11. 반도체 장치에 있어서,
    제 1 전압값을 초과하는 게이트 입력 신호에 응답하여 제 1 모드의 동작 동안 채널 영역에서 NDR 효과를 나타내기 위해 적용되는 게이트 반도체 구조와,
    드레인 전압 포텐셜을 수용하는 상기 게이트 반도체 구조에 연결된 드레인 영역을
    포함하고,
    상기 게이트 반도체 구조는 상기 제 1 전압값을 초과하지 않는 상기 게이트 입력 신호에 응답하여 제 2 모드의 동작 동안 상기 채널 영역에서 상기 NDR 효과를 억제하기 위해 추가로 적용되며,
    상기 제 1 모드의 동작 동안 상기 반도체 장치는 논리적으로 높은 레벨을 갖는 게이트 입력 신호를 갖고 NDR 온셋값(VNDR)을 초과하는 상기 드레인 전압 포텐셜에 응답하여 오프로 스위칭될 수 있고,
    추가로 상기 제 2 모드의 동작 동안 상기 반도체 장치는 논리적으로 낮은 레벨을 갖는 상기 게이트 입력 신호에 응답하여 온으로 스위칭되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 게이트 반도체 구조는 실리콘 기반 구조인 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 NDR 효과는 게이트 반도체 구조의 채널과의 인터페이스에서 전하 트랩핑 및 전하 디-트랩핑에 의해 발생되는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 게이트 반도체 구조는 역동적으로 변화하는 임계 전압을 갖는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 게이트 반도체 구조는 p-채널 FET의 스위칭 특성을 모방하는 것을 특징으로 하는 반도체 장치.
  16. 게이트, 소스 영역, 드레인 영역, 및 상기 소스 영역 및 드레인 영역과 연결된 채널을 포함하는 반도체 회로에서의 사용을 위한 n-채널 트랜지스터에 있어서,
    상기 n-채널 트랜지스터는 게이트 바이어스 신호의 제 1 값에 응답하여 상기 n-채널 트랜지스터가 채널 전도성을 제어하는 상기 게이트 바이어스 신호에 기초하여 온 및 오프로 스위칭될 수 있고,
    상기 n-채널 트랜지스터는 추가로 상기 게이트 바이어스 신호의 제 2 값에 응답하여 상기 n-채널 트랜지스터가 상기 채널 전도성을 제어하는 소스/드레인 바이어스 신호에 응답하여 온 및 오프로 스위칭될 수 있으며,
    상기 n-채널 트랜지스터는 상기 반도체 회로의 상기 게이트 바이어스 신호에 응답하여 실질적으로 p-채널 장치 처럼 스위칭하는 n-채널 공핍 모드 장치인 것을 특징으로 하는 n-채널 트랜지스터.
  17. 제 16 항에 있어서,
    상기 게이트 바이어스 신호의 상기 제 1 값은 낮은 논리 레벨 상태에 상응하고, 상기 게이트 바이어스 신호의 상기 제 2 값은 높은 논리 레벨 상태에 상응하는 것을 특징으로 하는 n-채널 트랜지스터.
  18. 제 16 항에 있어서,
    상기 드레인 영역은 실질적으로 n-채널 장치 처럼 스위칭하는 다른 n-채널 트랜지스터에 의해 공유되는 공통으로 도핑된 영역인 것을 특징으로 하는 n-채널 트랜지스터.
  19. 제 16 항에 있어서,
    상기 n-채널 트랜지스터는 실리콘-온-절연체 기판 상에 형성되는 것을 특징으로 하는 n-채널 트랜지스터.
  20. 제 16 항에 있어서,
    상기 n-채널 트랜지스터는 p-채널 장치 처럼 동작하지 않는 반도체 회로의 다른 n-채널 장치의 채널 길이 보다 약간 큰 채널 길이를 갖는 것을 특징으로 하는 n-채널 트랜지스터.
  21. 실리콘 기반 반도체 회로에서의 사용을 위한 반도체 풀-업 소자에 있어서,
    소스, 드레인, 채널 및 게이트를 포함하는 n-채널 FET를 포함하고,
    상기 드레인은 제 1 전압 포텐셜에 연결되며, 상기 소스는 출력 노드에 연결되고,
    상기 n-채널 FET는 p-채널 FET가 게이트 입력 바이어스 신호에 응답하는 모드와 같은 방식으로 온 및 오프로 스위칭하기 위해 공핍 모드에 존재하여,
    낮은 게이트 입력 바이어스 신호, 및 낮은 소스-드레인 포텐셜에 응답하여 상기 n-채널 FET가 온 되고, 높은 게이트 입력 바이어스 신호, 및 높은 소스-드레인 포텐셜에 응답하여 상기 n-채널 FET가 오프 되며,
    상기 반도체 풀-업 소자는 상기 실리콘 기반 반도체 회로의 전력 소모를 줄이기 위해 온 및 오프로 스위칭함으로써 능동형 p-채널 장치의 동작을 모방하는 능동형 n-채널 장치인 것을 특징으로 하는 반도체 풀-업 소자.
  22. 제 21 항에 있어서,
    상기 n-채널 FET는 스위칭 가능한 NDR 특성을 포함하는 것을 특징으로 하는 반도체 풀-업 소자.
  23. 제 21 항에 있어서,
    상기 n-채널 FET는 상기 게이트 입력 바이어스 신호에 응답하여 n-채널 장치 처럼 스위칭하는 다른 n-채널 FET와 직렬로 연결되는 것을 특징으로 하는 반도체 풀-업 소자.
  24. 제 21 항에 있어서,
    상기 n-채널 FET는 부울 논리 게이트(AND, NAND, OR, NOR, XOR, XNOR, NOT)의 일부인 것을 특징으로 하는 반도체 풀-업 소자.
  25. 제 24 항에 있어서,
    상기 n-채널 FET는 풀-다운 소자가 트랜지스터가 온되는 상기 n-채널 FET와 연결되는 경우 실질적으로 제로 DC 전력을 소모하는 것을 특징으로 하는 반도체 풀-업 소자.
  26. 적어도 하나의 제 1 도펀트 형태의 채널 절연 게이트 전계 효과 트랜지스터(IGFET : Insulated-Gate-Field-Effect-Transistor)를 가진 논리 게이트에 있어서,
    상기 제 1 도펀트 형태의 채널 IGFET는 입력 노드와 연결된 IGFET 게이트 단자와, 제 1 포텐셜에 연결된 제 1 IGFET 소스/드레인 단자와, 출력 노드에 연결된 제 2 IGFET 소스/드레인 단자를 포함하고,
    상기 논리 게이트는 상기 제 1 도펀트 형태의 채널을 또한 갖는 NDR FET 소자를 포함하고,
    상기 NDR-FET 소자는 제 2 포텐셜에 연결된 제 1 NDR FET 소스/드레인 단자와, 상기 출력 노드에 연결된 제 2 NDR 소스/드레인 단자와, 상기 입력 노드에 연결된 제 3 NDR 게이트 단자를 포함하며,
    상기 NDR FET 소자는 상기 논리 게이트에 대한 풀-업 장치로서 동작하여, 상기 논리 게이트가 전적으로 공통 채널 도펀트 형태를 갖는 능동형 장치로 형성되는 것을 특징으로 하는 논리 게이트.
  27. 제 26 항에 있어서,
    상기 NDR FET 소자는 공핍 모드 장치인 것을 특징으로 하는 논리 게이트.
  28. 제 26 항에 있어서,
    상기 출력 노드는 상기 NDR FET 및 상기 IGFET에 의해 공유된 소스/드레인 영역인 것을 특징으로 하는 논리 게이트.
  29. 제 26 항에 있어서,
    상기 제 1 형태의 도펀트는 상기 NDR FET 및 상기 IGFET가 n-채널 장치가 되도록 하는 n-형 인 것을 특징으로 하는 논리 게이트.
  30. 제 26 항에 있어서,
    상기 논리 게이트는 부울 논리 함수(AND, OR, NOT, NAND, NOR, XOR, XNOR)를 구현하는 것을 특징으로 하는 논리 게이트.
  31. 논리 게이트에 있어서,
    입력 신호 및 출력 신호 노드에 연결된 제 1 n-채널 장치와,
    상기 제 1 n-채널 장치와 직렬로 연결된 제 2 n-채널 장치를
    포함하고,
    상기 제 1 n-채널 장치는 상기 입력 신호 값에 응답하여 p-채널 FET의 스위칭 동작을 모방하는 것을 특징으로 하는 논리 게이트.
  32. 제 31 항에 있어서,
    인버터 기능(NOT)은 상기 논리 게이트에 의해 실행되는 것을 특징으로 하는 논리 게이트.
  33. 제 31 항에 있어서,
    상기 제 1 n-채널 장치는 공핍 모드의 SNDR FET인 것을 특징으로 하는 논리 게이트.
  34. 제 33 항에 있어서,
    NDR 특성을 실행하기 위해 상기 SNDR FET와 관련된 트랩핑 영역을 추가로 포함하는 것을 특징으로 하는 논리 게이트.
  35. 제 31 항에 있어서,
    상기 제 1 n-채널 장치의 제 1 저항은 상기 제 2 n-채널 장치의 제 2 저항 보다 큰 것을 특징으로 하는 논리 게이트.
  36. 반도체 회로에 있어서,
    상기 반도체 논리 게이트와 연결된 입력 신호와 연결된 게이트를 갖는 제 1 n-채널 FET 풀-업 소자와,
    상기 제 1 n-채널 장치와 직렬로 연결되고 상기 입력 신호와 직접 연결된 게이트를 또한 갖는 제 2 n-채널 FET 풀-다운 소자를
    포함하고,
    제 1 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 온 상태가 되고 상기 제 2 n-채널 장치는 오프 상태가 되며,
    추가로 제 2 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 오프 상태가 되고 상기 제 2 n-채널 장치는 온 상태가 되고,
    상기 반도체 회로는 전적으로 n-채널 장치로 실행되는 것을 특징으로 하는 반도체 회로.
  37. 제 36 항에 있어서,
    상기 제 1 n-채널 FET 및 상기 제 2 n-채널 FET는 공통 확산 영역, 공통 게이트 절연체, 및 공통 게이트 전극를 공유하는 것을 특징으로 하는 반도체 회로.
  38. 제 36 항에 있어서,
    상기 반도체 회로는 고정된 동작 동안 실질적으로 제로 DC 전력을 소모하는 것을 특징으로 하는 반도체 회로.
  39. 제 36 항에 있어서,
    상기 반도체 회로를 포함하는 집적 회로 다이는 단지 n-채널 장치만을 포함하는 것을 특징으로 하는 반도체 회로.
  40. 제 39 항에 있어서,
    상기 집적 회로 다이를 포함하는 실리콘 웨이퍼는 단지 n-채널 장치만을 갖도록 MOS 공정으로 제조되는 것을 특징으로 하는 반도체 회로.
  41. n-채널 실리콘 기반 반도체 트랜지스터를 동작하는 방법에 있어서,
    상기 n-채널 실리콘 기반 반도체 트랜지스터를 온 상태에 두기 위해 낮은 바이어스 신호를 상기 n-채널 실리콘 기반 반도체 트랜지스터의 게이트 및 제 1 소스-드레인 바이어스에 인가하는 단계와,
    상기 n-채널 실리콘 기반 반도체 트랜지스터를 오프 상태에 두기 위해 높은 바이어스 신호를 상기 n-채널 실리콘 기반 반도체 트랜지스터의 상기 게이트 및 상기 제 1 소스-드레인 바이어스와 다른 제 2 소스-드레인 바이어스에 인가하는 단계를
    포함하고,
    상기 n-채널 실리콘 기반 반도체 트랜지스터는 실질적으로 p-채널 FET 처럼 게이트 바이어스 신호에 응답하도록 한 것을 특징으로 하는 n-채널 실리콘 기반 반도체 트랜지스터의 동작 방법.
  42. 제 41 항에 있어서,
    상기 n-채널 실리콘 기반 반도체는 풀-업 장치로서 사용되는 것을 특징으로 하는 n-채널 실리콘 기반 반도체 트랜지스터의 동작 방법.
  43. 제 42 항에 있어서,
    상기 n-채널 실리콘 기반 반도체는 논리 게이트에서 사용되는 것을 특징으로 하는 n-채널 실리콘 기반 반도체 트랜지스터의 동작 방법.
  44. NDR FET를 동작하는 방법에 있어서,
    상기 NDR FET를 온 상태에 두기 위해서 낮은 바이어스 신호를 상기 NDR FET의 게이트 및 제 1 소스-드레인 바이어스에 인가하는 단계와,
    상기 NDR FET를 오프 상태에 두기 위해서 높은 바이어스 신호를 상기 NDR FET의 게이트 및 상기 제 1 소스-드레인 바이어스와 다른 제 2 소스-드레인 바이어스에 인가하는 단계를
    포함하고,
    상기 NDR FET는 실질적으로 p-채널 FET 처럼 스위칭하는 것을 특징으로 하는 NDR FET의 동작 방법.
  45. 제 44 항에 있어서,
    상기 NDR FET는 공핍 모드 n-채널 장치인 것을 특징으로 하는 NDR FET의 동작 방법.
  46. 제 44 항에 있어서,
    상기 NDR FET는 non-NDR 모드의 동작의 오프 스위칭 시간과 거의 같은 NDR 모드의 동작의 오프 스위칭 시간을 갖는 것을 특징으로 하는 NDR FET의 동작 방법.
  47. 제 44 항에 있어서,
    상기 NDR FET는 상기 오프 상태에서 고정된 모드의 동작 동안 실질적으로 제로 DC 전력을 소모하는 것을 특징으로 하는 NDR FET의 동작 방법.
  48. 제 44 항에 있어서,
    상기 NDR FET는 풀-업 소자로서 사용되는 것을 특징으로 하는 NDR FET의 동작 방법.
  49. 실리콘 기반 반도체 회로에서의 사용을 위한 n-채널 반도체 풀-업 소자를 동작하는 방법에 있어서,
    상기 n-채널 반도체 풀-업 소자의 드레인을 제 1 전압 포텐셜에 연결하고 소스를 출력 노드 및 n-채널 풀-다운 소자의 드레인에 연결하는 단계와,
    상기 n-채널 반도체 풀-업 소자의 게이트를 입력 신호에 연결하는 단계와,
    상기 n-채널 반도체 풀-업 소자에 대한 NDR 모드를 선택적으로 스위칭하는 단계와,
    p-채널 FET가 입력 바이어스 신호에 응답하는 것과 같은 방식으로 온 및 오프로 스위칭하기 위해 공핍 모드에서 상기 n-채널 반도체 풀-업 소자를 동작하여, 낮은 게이트 입력 신호에 응답하여 상기 n-채널 반도체 풀-업 소자가 온되고, 높은 게이트 입력 신호, 및 높은 소스-드레인 포텐셜에 응답하여 상기 n-채널 반도체 풀-업 소자가 오프 되게 하는 단계를
    포함하고,
    상기 n-채널 반도체 풀-업 소자는 상기 실리콘 기반 반도체 회로의 전력 소모를 줄이기 위해 능동형 p-채널 장치의 스위칭 동작을 모방하는 것을 특징으로 하는 n-채널 반도체 풀-업 소자의 동작 방법.
  50. 풀-업 소자로 구성된 제 1 n-채널 FET를 포함하는 반도체 회로를 동작하는 방법에 있어서,
    (a) 적어도 낮은 논리 레벨 또는 높은 논리 레벨을 갖는 입력 신호를 상기 반도체 회로에 인가하는 단계와,
    (b) 상기 입력 신호를 상기 제 1 n-채널 FET 및 적어도 하나의 다른 제 2 n-채널 FET의 게이트에 인가하는 단계와,
    (c) 상기 제 1 n-채널 FET 및 상기 제 2 n-채널 FET를 출력 노드에 연결하는 단계와,
    (d) 적어도 상기 제 1 n-채널 FET가 p-채널 FET의 스위칭 동작을 모방하게끔 하여, 상기 낮은 논리 레벨인 상기 입력 신호에 응답하여, 상기 제 1 n-채널 FET가 온되고, 상기 높은 논리 레벨인 상기 입력 신호에 응답하여, 상기 제 1 n-채널 FET가 오프 되게 하는 단계를
    포함하고,
    출력 신호는 상기 반도체 회로의 단지 n-형 채널 형태의 능동형 장치 만을 사용하여 상기 입력 신호로부터 생성되고,
    추가로 상기 반도체 회로의 DC 전력 소모는 고정된 동작 모드 동안 실질적으로 제로인 것을 특징으로 하는 반도체 회로의 동작 방법.
  51. 제 50 항에 있어서,
    상기 반도체 회로는 논리 게이트인 것을 특징으로 하는 반도체 회로의 동작 방법.
  52. 제 50 항에 있어서,
    상기 제 1 n-채널 FET는 SNDR 장치인 것을 특징으로 하는 반도체 회로의 동작 방법.
  53. 반도체 회로를 동작하는 방법에 있어서,
    상기 반도체 회로에 대한 입력 및 출력에 연결되는 상기 반도체 회로의 풀-업 소자로서 n-채널 NDR FET를 구성하는 단계와,
    상기 반도체 회로의 상기 풀-업 소자와 연결되는 풀-다운 소자로서 n-채널 MISFET를 구성하는 단계를
    포함하고,
    제 1 모드의 동작 동안 상기 n-채널 NDR FET는 제 1 전압값을 초과하는 입력 신호에 응답하여 NDR 특성으로 동작하며,
    제 2 모드의 동작 동안 상기 n-채널 NDR FET는 상기 제 1 전압값을 초과하지 않는 상기 입력 신호에 응답하여 상기 NDR 효과를 억제하기 위해 추가로 적용되고,
    추가로 상기 제 1 모드의 동작 동안 상기 n-채널 NDR FET는 NDR 온셋값(VNDR)을 초과하는 드레인 전압 포텐셜에 응답하여 오프로 스위칭될 수 있으며,
    추가로 상기 제 2 모드의 동작 동안 상기 반도체 장치는 논리적으로 낮은 레벨을 갖는 상기 입력 신호에 응답하여 온으로 스위칭되는 것을 특징으로 하는 반도체 회로의 동작 방법.
  54. 제 53 항에 있어서,
    상기 n-채널 NDR FET는 p-채널 FET의 스위칭 동작을 모방하는 것을 특징으로 하는 반도체 회로의 동작 방법.
  55. 제 53 항에 있어서,
    상기 n-채널 NDR FET의 소스가 논리적으로 높은 레벨에 도달한 상기 입력 신호에 응답하여 상기 n-채널 MISFET에 의해 낮게 떨어지는 경우, 상기 드레인 전압 포텐셜은 상기 NDR 온셋값(VNDR)을 초과하는 것을 특징으로 하는 반도체 회로의 동작 방법.
  56. 제 53 항에 있어서,
    상기 반도체 회로는 인버터로서 동작하는 것을 특징으로 하는 반도체 회로의 동작 방법.
  57. 반도체 장치의 제조 방법에 있어서,
    n-채널의 공핍 모드 SNDR FET를 형성하는 단계를
    포함하고,
    상기 SNDR FET는 p-형 FET와 실질적으로 동일한 스위칭 특성을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 반도체 회로의 제조 방법에 있어서,
    상기 반도체 회로와 연결된 입력 신호에 연결된 게이트를 갖는 제 1 n-채널 FET 풀-업 소자를 형성하는 단계와,
    상기 제 1 채널 장치와 직렬로 연결되고 상기 입력 신호와 직접 연결된 게이트를 또한 갖는 제 2 n-채널 FET 풀-다운 소자를 형성하는 단계를
    포함하고,
    제 1 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 온 상태가 되고, 상기 제 2 n-채널 장치는 오프 상태가 되며,
    추가로 제 2 논리 레벨값을 갖는 상기 입력 신호에 응답하여 상기 제 1 n-채널 장치는 오프 상태가 되고, 상기 제 2 n-채널 장치는 온 상태가 되고,
    상기 반도체 회로는 전적으로 n-채널 장치에 의해 실행되는 것을 특징으로 하는 반도체 회로의 제조 방법.
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