JP3508809B2 - 波形発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されるＣＬＫ
パルス列を所望のパルス列または制御信号列に変換する
動作速度の速い波形発生回路に関するものである。

【０００２】

【従来の技術】本発明に近い従来技術例として、図４４
に示す回路が知られている（〔文献１〕楳田洋太郎、長
船一雄、榎木孝知、伊藤 弘、石橋忠夫「インジウム
アルミニウム ひ素／インジウム ガリウム ひ素ＨＥ
ＭＴを用いたＳＣＦＬスタティック分周器」（“ＳＣＦ
Ｌ Static frequency divider using InAlAs/InGaAs/I
nP ＨＥＭＴｓ”）、第２５回 ヨーロッパマイクロ波
会議 １９９５ プロシーディングス２２２頁〜２２８
頁）。

【０００３】本従来回路に於て、ＧＮＤ，ＩＮ，Ｖ
_REF ，Ｖ_CS，Ｖ_SS，ＯＵＴ は、各々接地電位，入力電
位，参照電位，定電流源設定用電位，電源電位，出力電
位である。ここで、電源電位Ｖ_SSは負の値をとるものと
する。参照電位Ｖ_REF は、高電位（Ｈ）および低電位
（Ｌ）の中間の値をとるものとする。本従来回路はスタ
ティック分周器であり、高周波の入力を周波数が１／２
の高周波に変換して出力する機能を有する。

【０００４】本従来回路の構成を説明する。本従来回路
は入力バッファ回路、トグルフリップフロップ回路、出
力バッファ回路の三つの部分から構成される。このう
ち、トグルフリップフロップ回路の部分が本回路の主要
部分であり、周波数が入力信号の１／２である高周波を
生成する機能を有する。入力バッファ回路は、高電位
（Ｈ）および低電位（Ｌ）からなる入力信号を、本回路
の主要部分（トグルフリップフロップ回路）での信号処
理に適合した差動対信号、すなわち（Ｈ，Ｌ）の対、ま
たは（Ｌ，Ｈ）の対に変換し、かつ、各々のＨまたはＬ
の信号の電位を所定の値に再生するという機能を有す
る。出力バッファ回路は、本回路の主要部分（トグルフ
リップフロップ回路）での信号処理の結果を受け、信号
の電位を再生した上で外部に送り出す機能を有する。な
お、図４４では図面が煩雑になるのを避けるため、各要
素に符号を付すのを省略しているが、一例として抵抗体
をＲ，ダイオードをＤ，電界効果トランジスタをＦＥＴ
として示してある。

【０００５】本従来回路の動作原理を説明する。

【０００６】先ず、入力バッファ回路の動作原理を図４
４，図４５，図４６を用いて説明する。図４５，図４６
中の太線の部分は、電流の流れている経路である。本入
力バッファ回路中には、図４４のｂ_iに示すように、電
界効果トランジスタの対が１箇所ある。入力電位（Ｉ
Ｎ）が高電位（Ｈ）のとき、電流は、図４５（ａ）およ
び図４６（ａ）に示すように、左側の電界効果トランジ
スタにのみ流れる。逆に、入力電位（ＩＮ）が低電位
（Ｌ）のとき、電流は図４５（ｂ）および図４６（ｂ）
に示すように、右側の電界効果トランジスタにのみ流れ
る。これは、この電界効果トランジスタの対に流れる電
流が、定電流源、即ち電源電位Ｖ_SSに直近の電界効果ト
ランジスタによって制限されていることによる。入力電
位（ＩＮ）が高電位（Ｈ）のとき、入力バッファ回路の
出力は、図４５（ａ）および図４６（ａ）に示すよう
に、（Ｌ，Ｈ）の対となる。入力電位（ＩＮ）が低電位
（Ｌ）のとき、入力バッファ回路の出力は図４５（ｂ）
および図４６（ｂ）に示すように、（Ｈ，Ｌ）の対とな
る。

【０００７】次に、本回路の主要部分であるトグルフリ
ップフロップ回路の動作原理を説明する。本トグルフリ
ップフロップ回路中には、図４４のｘ，ｙ，ａ，ｂ，
ｃ，ｄで示すように、電界効果トランジスタの対が６箇
所ある。これらの対のうち、ｘ，ｙのゲート電位は入力
バッファ回路への入力電位（ＩＮ）により一意的に定ま
る。即ち、入力電位（ＩＮ）が高電位（Ｈ）のとき、入
力バッファ回路の出力は、図４５（ａ）および図４６
（ａ）に示すように、（Ｌ，Ｈ）の対となる為、ｘのゲ
ート電位は（Ｌ，Ｈ）の対となり、ｙのゲート電位は
（Ｈ，Ｌ）の対となる。また、入力電位（ＩＮ）が低電
位（Ｌ）のとき、入力バッファ回路の出力は図４５
（ｂ）および図４６（ｂ）に示すように、（Ｈ，Ｌ）の
対となる為、ｘのゲート電位は（Ｈ，Ｌ）の対となり、
ｙのゲート電位は（Ｌ，Ｈ）の対となる。このため、入
力バッファ回路への入力電位（ＩＮ）により、電界効果
トランジスタの対ｘ，ｙの中で電流の流れる経路は切り
替わる。ところで、ａ，ｂ，ｃ，ｄの対の電位は、入力
バッファ回路への入力電位（ＩＮ）では一意的に決まら
ず、表１に示すように、入力バッファ回路への入力電位
（ＩＮ）がＨの場合、Ｌの場合に各々二種の状態をとり
得る。表１で、Ｈ，Ｌは電流が流れている経路上の電界
効果トランジスタの対のゲート電位を、ｈ，ｌは電流が
流れている経路上にない電界効果トランジスタの対のゲ
ート電位を示した。

【０００８】ここで、入力バッファ回路への入力電位
（ＩＮ）が、Ｈ，Ｌ，Ｈ，Ｌ，，，と変化した場合のト
グルフリップフロップ回路の出力を調べる。

【０００９】第一に、入力バッファ回路への入力電位
（ＩＮ）が、Ｈで、ａ，ｂ，ｃ，ｄのゲート電位が表１
の１段目に示した状態（図４５（ａ）に対応）にあった
とする。このときは、トグルフリップフロップ回路の出
力は、（ｌ，ｈ）である。このとき、電流の流れる経路
上にあるのは、ｂとｃであり、ａとｄは、電流の流れる
経路上にない。従って、ｂとｃの状態が、ａとｄの状態
を定めている。

【００１０】

【表１】 第二に、入力バッファ回路への入力電位（ＩＮ）が、Ｌ
に変わると、ａ，ｂ，ｃ，ｄの状態は、表１の３段目に
示した状態（図４５（ｂ）に対応）に変わる。これは、
入力バッファ回路への入力電位（ＩＮ）が、ＨからＬに
変化すると、電流の流れる経路が変わり、ａとｄが電流
の流れる経路となり、ｂとｃが電流の流れる経路から外
れる為、ａとｄは（ｈ，ｌ）から（Ｈ，Ｌ）に変化し、
これに伴って、ｂが（Ｌ，Ｈ）から（ｈ，ｌ）に変化
し、ｃが（Ｈ，Ｌ）から（ｌ，ｈ）に変化する為であ
る。即ち、電流の流れる経路上のａとｄの状態が、ｂと
ｃの状態を定める為である。このときは、トグルフリッ
プフロップ回路の出力は、（Ｌ，Ｈ）である。

【００１１】第三に、入力バッファ回路への入力電位
（ＩＮ）が、Ｈに変わると、ａ，ｂ，ｃ，ｄの状態は、
同様の機構により、表１の２段目に示した状態（図４５
（ａ）に対応）に変わる。このときは、トグルフリップ
フロップ回路の出力は、（ｈ，ｌ）である。

【００１２】第四に、入力バッファ回路への入力電位
（ＩＮ）が、Ｌに変わると、ａ，ｂ，ｃ，ｄの状態は、
同様の機構により、表１の４段目に示した状態（図４５
（ｂ）に対応）に変わる。このときは、トグルフリップ
フロップ回路の出力は、（Ｈ，Ｌ）である。

【００１３】さらに、入力バッファ回路への入力電位
（ＩＮ）が、Ｌに変わると、系の状態は、第一に説明し
た状態に戻る。即ち、入力バッファ回路への入力電位
（ＩＮ）が、Ｈ，Ｌ，Ｈ，Ｌ，，，と変化すると、トグ
ルフリップフロップ回路の出力は、（ｌ，ｈ），（Ｌ，
Ｈ），（ｈ，ｌ），（Ｈ，Ｌ）の基本単位を反復する。
ｌとＬは電位としては同じである。従って、本トグルフ
リップフロップ回路は、入力信号の周波数を１／２に変
換する機能を持つことが判る。

【００１４】最後に出力バッファ回路の動作原理につい
て説明する。本出力バッファ回路中には、図４４のｂ₀
に示すように、電界効果トランジスタの対が１箇所あ
る。本出力バッファ回路への入力は（ｌ，ｈ），（Ｌ，
Ｈ），（ｈ，ｌ），（Ｈ，Ｌ）のいずれかである。入力
が（ｌ，ｈ）、または（Ｌ，Ｈ）のとき、電流は図４５
（ａ）および、図４５（ｂ）に示すように、右側の電界
効果トランジスタにのみ流れる。逆に、入力が（ｈ，
ｌ）、または（Ｈ，Ｌ）のとき、電流は図４６（ａ）お
よび、図４６（ｂ）に示すように、左側の電界効果トラ
ンジスタにのみ流れる。これは、この電界効果トランジ
スタの対、ｂ₀ を流れる電流が定電流源に、即ち、電源
電位Ｖ_SSに直近の電界効果トランジスタによって制限さ
れていることによる。入力が（ｌ，ｈ）、または（Ｌ，
Ｈ）のとき、出力バッファ回路の出力は図４５（ａ）お
よび図４５（ｂ）に示すように、（Ｈ，Ｌ）の対とな
る。入力が（ｈ，ｌ）、または（Ｈ，Ｌ）のとき、出力
バッファ回路の出力は図４６（ａ）および図４６（ｂ）
に示すように、（Ｌ，Ｈ）の対となる。従って、入力バ
ッファ回路への入力電位（ＩＮ）が、Ｈ，Ｌ，Ｈ，
Ｌ，，，と変化すると、出力バッファ回路への入力は、
（ｌ，ｈ），（Ｌ，Ｈ），（ｈ，ｌ），（Ｈ，Ｌ）の基
本単位を反復するから、出力バッファ回路の出力は、
（Ｈ，Ｌ），（Ｈ，Ｌ），（Ｌ，Ｈ），（Ｌ，Ｈ）の基
本単位を反復する。また、本回路は、入力電位（ＩＮ）
を高電位（Ｈ）または低電位（Ｌ）に固定した場合、静
的に回路の電気的な状態を維持することができる。

【００１５】以上纏めて、本従来回路は、高周波の入
力、Ｈ，Ｌ，Ｈ，Ｌ，，，を周波数が１／２の高周波
（Ｈ，Ｌ），（Ｈ，Ｌ），（Ｌ，Ｈ），（Ｌ，
Ｈ），，，に変換して出力する機能を有するスタティッ
ク分周器として動作する。

【００１６】本従来技術のトグルフリップフロップ回路
の部分の動作は、時間に関する漸加式を用いて次のよう
に解析することも可能である。トグルフリップフロップ
回路内の電界効果トランジスタ対、ａ，ｂ，ｃ，ｄ，
ｘ，ｙへの入力の状態を、対の左側のゲート電極がＨ、
対の右側のゲート電極がＬのときＨとし、逆のときＬと
定義する。電界効果トランジスタ対ｘへの入力はクロッ
ク，ＣＬＫである。今、クロックの指数づけを図４７の
ように行なう。指数ｎは整数であり、ｎが偶数，奇数の
とき、クロックは、各々、Ｌ，Ｈである。電界効果トラ
ンジスタ対ａ，ｂ，ｃ，ｄの時刻ｍにおける電位を、各
々、ａ（ｍ），ｂ（ｍ），ｃ（ｍ），ｄ（ｍ）のように
表わし、これらの間に成り立つ関係式を求める。但し、
以下の解析では高電位Ｈ、低電位Ｌを各々、１，０で表
わすこととする。

【００１７】先ず、電界効果トランジスタ対ａとｄのゲ
ート電極の配線の仕方、および、電界効果トランジスタ
対ｂとｃのゲート電極の配線の仕方から式［１］〜
［４］が成り立つ。

【００１８】

【数１】 ａ（２ｎ）＝ｄ（２ｎ） ・・・［１］ ｃ（２ｎ）＝１−ｂ（２ｎ） ・・・［２］ ａ（２ｎ＋１）＝ｄ（２ｎ＋１） ・・・［３］ ｃ（２ｎ＋１）＝１−ｂ（２ｎ＋１） ・・・［４］ 式［１］と［３］は、電界効果トランジスタ対ａの右
側，左側のゲート電極が、各々、電界効果トランジスタ
対ｄの右側，左側のゲート電極と結合していることから
明白である。同様に、式［２］と［４］は、電界効果ト
ランジスタ対ｂの右側，左側のゲート電極が、各々、電
界効果トランジスタ対ｃの左側，右側のゲート電極と結
合していることから判る。また、クロックがＨのとき式
［５］が成り立つ（図４５（ａ），図４６の（ａ））。

【００１９】

【数２】 ｃ（２ｎ＋１）＝ｄ（２ｎ＋１） ・・・［５］ 同様に、クロックがＬのとき式［６］が成り立つ（図４
５の（ｂ），図４６の（ｂ））。

【００２０】

【数３】 ａ（２ｎ）＝ｂ（２ｎ） ・・・［６］ さらに、図４５の（ａ）と（ｂ）の比較、および図４６
の（ａ）と（ｂ）の比較により式［７］，［８］が判
る。また、図４５の（ｂ）と図４６（ａ）の比較、およ
び、図４６の（ｂ）と図４５の（ａ）の比較により式
［９］，［１０］が判る。

【００２１】

【数４】 ａ（２ｎ＋１）＝ａ（２ｎ＋２） ・・・［７］ ｄ（２ｎ＋１）＝ｄ（２ｎ＋２） ・・・［８］ ｂ（２ｎ）＝ｂ（２ｎ＋１） ・・・［９］ ｃ（２ｎ）＝ｃ（２ｎ＋１） ・・・［１０］ 関係式［１］〜［１０］より、電界効果トランジスタ対
ａ，ｂ，ｃ，ｄの時間依存性を導出する。先ず、式
［１］，［２］，［６］より、式［１１］が導ける。

【００２２】

【数５】 ａ（２ｎ）＝ｄ（２ｎ）＝ｂ（２ｎ）＝１−ｃ（２ｎ） ・・・［１１］ 同様に、関係式［３］，［４］，［５］より、式［１
２］が判る。

【００２３】

【数６】 ａ（２ｎ＋１）＝ｄ（２ｎ＋１）＝ｃ（２ｎ＋１）＝１−ｂ（２ｎ＋１） ・・・［１２］ 関係式［７］，［１２］，［１０］，［１１］よりａの
時間発展を記述する方程式［１３］が得られる。

【００２４】

【数７】 ａ（２ｎ＋２）＝１−ａ（２ｎ） ・・・［１３］ 導出過程を詳述すると、式［７］より、

【００２５】

【数８】ａ（２ｎ＋２）＝ａ（２ｎ＋１） 一方、式［１２］より、

【００２６】

【数９】ａ（２ｎ＋１）＝ｃ（２ｎ＋１） よって、

【００２７】

【数１０】ａ（２ｎ＋２）＝ｃ（２ｎ＋１） さらに、式［１０］より、ｃ（２ｎ＋１）＝ｃ（２ｎ）
だから、

【００２８】

【数１１】 ａ（２ｎ＋２）＝ｃ（２ｎ） ・・・［１４］ 最後に、ｃ（２ｎ）＝１−ａ（２ｎ）（式［１１］）を
用いると、方程式［１３］が導出できた。

【００２９】方程式［１３］を解くことにより、電界効
果トランジスタ対、ａの時間依存性の一般解として式
［１５］が求められる。ここでａ（０）はａの初期値で
あり、０または１のいずれかの値をとる。

【００３０】

【数１２】 ａ（２ｎ）＝（−１）ⁿ ＊（ａ（０）−０．５）＋０．５ ａ（２ｎ＋１）＝−（−１）ⁿ ＊（ａ（０）−０．５）＋０．５ ・・・［１５］ 式［１５］は、式［１３］から次のようにして導かれ
る。先ず、式［１３］の両辺から、０．５を減算して整
理すると次式となる。

【００３１】

【数１３】ａ（２ｎ＋２）−０．５＝（−１）＊（ａ
（２ｎ）−０．５） この式に、この式自身を反復適用すると次式が得られ
る。

【００３２】

【数１４】 上式の二番目の表式と最後の表式を比較すると式［１
５］の一番目の式が得られる。式［１５］のもう一方の
式は、式［７］にａ（２ｎ）の表式を用いて求めた。

【００３３】本トグルフリップフロップ回路の出力ｄは
式［１］，［３］より式［１６］で与えられる。

【００３４】

【数１５】 ｄ（２ｎ）＝（−１）ⁿ ＊（ａ（０）−０．５）＋０．５ ｄ（２ｎ＋１）＝−（−１）ⁿ＊（ａ（０）−０．５）＋０．５ ・・・［１６］ 図４７に式［１６］から計算したＣＬＫの指数ｎ、およ
びｄの時間依存性ｄ（ｎ）を示す。但し、ｄ（ｎ）の周
期τは、ＣＬＫの周期τ_CLK の２倍、＊１，＊２は初期
値ａ（０）が各々０および１の場合である。

【００３５】

【発明が解決しようとする課題】以上述べたように、本
従来技術では電界効果トランジスタ対ａ，ｂ，ｃ，ｄが
回路の内部状態を保持／記憶するという、回路動作にと
って本質的な役割を演じている。ところで、各電界効果
トランジスタ対ａ，ｂ，ｃ，ｄを含む電流経路は各々、
６個の素子を含む（抵抗体２個、電界効果トランジスタ
４個）。本従来技術では、電界効果トランジスタ，抵抗
体および、レベルシフトダイオードのみを用いて回路を
構成しており、機能性に優れた負性微分抵抗特性を有す
る素子を用いていないため、素子数の低減には限界があ
る。このことが、本従来技術の動作速度の向上，消費電
力の低減を進める上での制約条件となっている。以下に
説明する本発明では、負性微分抵抗特性を有する素子を
用い、その機能性を活用することにより、同等の機能を
４個の素子で実現する。これにより、回路の低電力化，
高速化が可能となる。

【００３６】本発明は、負性微分抵抗特性を有する素子
の機能性を活かして所望の波形を簡素な回路構成で発生
することにより、半導体回路の消費電力を低減するとと
もに、動作速度を向上することを目的とする。

【００３７】

【課題を解決するための手段】本発明は、負性微分抵抗
素子の非線形電流電圧特性を活用することにより、所望
の波形を従来技術に比べ素子数を数分の一にした簡素な
回路構成で発生することを特徴とする。従来技術では、
負性微分抵抗素子の非線形電流電圧特性を用いないため
回路構成は複雑になる。

【００３８】

【発明の実施の形態】

【００３９】

【実施例】説明の都合上、請求項９〜１８に対応する実
施例、つまり１／２分周器の実施例について説明する。

【００４０】本発明の最も典型的な実施例を第１の実施
例として図１に示す（請求項９に対応）。第１の実施例
の回路構成は次の通りである。

【００４１】第一の負性微分抵抗素子１のエミッタ電極
を接地し、第一の負性微分抵抗素子１のコレクタ電極を
第二の負性微分抵抗素子２のエミッタ電極と繋ぎ、第二
の負性微分抵抗素子２のコレクタ電極を第一の電界効果
トランジスタ３のソース電極と繋ぎ、第一の電界効果ト
ランジスタ３のドレイン電極を電源に繋ぎ、第二の電界
効果トランジスタ４のソース電極を第一の負性微分抵抗
素子１のエミッタ電極と繋ぎ、第二の電界効果トランジ
スタ４のドレイン電極を第一の負性微分抵抗素子１のコ
レクタ電極と繋ぎ、第三の負性微分抵抗素子５のエミッ
タ電極を接地し、第三の負性微分抵抗素子５のコレクタ
電極を第四の負性微分抵抗素子６のエミッタ電極と繋
ぎ、第四の負性微分抵抗素子６のコレクタ電極を第三の
電界効果トランジスタ７のソース電極と繋ぎ、第三の電
界効果トランジスタ７のドレイン電極を電源に繋ぎ、第
四の電界効果トランジスタ８のソース電極を第三の負性
微分抵抗素子５のエミッタ電極と繋ぎ、第四の電界効果
トランジスタ８のドレイン電極を第三の負性微分抵抗素
子５のコレクタ電極と繋ぎ、第五の電界効果トランジス
タ９のソース電極を接地し、第五の電界効果トランジス
タ９のドレイン電極を第一の抵抗体１０の一端に繋ぎ、
第一の抵抗体１０の他端を電源に繋ぎ、第一の負性微分
抵抗素子１のコレクタ電極と第四の電界効果トランジス
タ８のゲート電極を繋ぎ、第三の負性微分抵抗素子５の
コレクタ電極と第五の電界効果トランジスタ９のゲート
電極を繋ぎ、第五の電界効果トランジスタ９のドレイン
電極を、第二の電界効果トランジスタ４のゲート電極に
繋ぐ。

【００４２】本実施例を動作するには、次のようにす
る。即ち、第一の電界効果トランジスタ３のゲート電極
に入力の高周波信号を、第三の電界効果トランジスタ７
のゲート電極に該入力信号を反転した信号を入力する。
このとき、第一の負性微分抵抗素子１のコレクタ電極、
または第三の負性微分抵抗素子５のコレクタ電極、また
は第五の電界効果トランジスタ９のドレイン電極の電位
を出力信号とすると、出力信号として、周波数が入力の
高周波の１／２の高周波が得られる。

【００４３】本実施例の動作原理について説明する。先
ず、本実施例の基本要素である図１１（ａ）に示す回路
について、電気的な振る舞いを説明する。ここで、ｒｔ
ｄ１，ｒｔｄ２は負性微分抵抗素子、ｆｅｔ１，ｆｅｔ
３は電界効果トランジスタである。ｒｔｄ１とｆｅｔ１
の並列接続回路、およびｒｔｄ２の電流電圧特性を図１
１（ｂ）に示す。ｒｔｄ１とｆｅｔ１の並列接続回路の
電気特性は、ｆｅｔ１のゲート電極の電位Ｖ_inが高電位
（Ｈ）の場合と、低電位（Ｌ）の場合に、図１１（ｂ）
に図示したように変化するものとする。即ち、ｆｅｔ１
のゲート電極の電位Ｖ_inが高電位（Ｈ）の場合には、ｒ
ｔｄ１とｆｅｔ１の並列接続回路の電流電圧特性のピー
ク電流がｒｔｄ２のピーク電流より大きく、ｆｅｔ１の
ゲート電極の電位Ｖ_inが低電位（Ｌ）の場合には、ｒｔ
ｄ１とｆｅｔ１の並列接続回路の電流電圧特性のピーク
電流がｒｔｄ２のピーク電流より小さくなるよう、素子
パラメタを選択するものとする。これらの電流電圧特性
に於いて、負性微分特性が現れる電圧領域を領域IIと
し、領域IIより低い正の電圧領域を領域Ｉとし、領域II
より高電圧の領域を、領域III と定義する。

【００４４】先ず、Ｖ_inが低電位（Ｌ）の場合につい
て、図１１（ａ）の回路のｆｅｔ３を負荷抵抗と見做
し、動作点を求める。図１１（ｃ）に、図１１（ａ）の
回路のｆｅｔ３を除く部分と、ｆｅｔ３の電流電圧特性
を図示した。ここで、折れ線は、図１１（ａ）の回路の
ｆｅｔ３を除く部分の特性であり、曲線はｆｅｔ３の特
性である。但し、ｆｅｔ３の特性は、電源電圧Ｖ_d が
０．９ボルトの場合の、負荷特性として描いた。図中、
太い直線は安定状態を、細い直線は不安定状態を示す。
図中の記号、［ｉ，ｊ］はｒｔｄ１とｆｅｔ１の並列接
続回路、ｒｔｄ２の動作点が、各々前述の領域ｉ，領域
ｊにあることを示す（ｉ：Ｉ，II，III ，ｊ：Ｉ，II，
III ）。曲線１２および曲線１３は、ｆｅｔ３の特性を
負荷曲線として描いたものであり、曲線１２はｆｅｔ３
のゲート電位Ｑが高電位（Ｈ）である場合、曲線１３は
ｆｅｔ３のゲート電位Ｑが低電位（Ｌ）である場合を示
す。動作点は、図中の太線と曲線の交点で与えられる。
従って、ｆｅｔ３のゲート電位Ｑが高電位（Ｈ）である
場合には、２種の動作点が存在し双安定状態であるのに
対し、ｆｅｔ３のゲート電位Ｑが低電位（Ｌ）である場
合には、１種の動作点のみが存在し単安定状態であるこ
とが判る。

【００４５】ここで、ｆｅｔ３のゲート電位Ｑが高電位
（Ｈ）である場合の双安定状態に関し、図１１（ａ）の
回路のＶ１がどのような値をとるか調べる。図１２
（ａ）は、図１１（ａ）の回路に於いてＶ１をＶ２の関
数として描いたものである。いま、双安定状態では、Ｖ
２、即ち、図１１（ａ）の回路のｆｅｔ３を除く部分に
印加される電圧は、図１１（ｃ）から判るように約０．
８ボルトである。Ｖ２が約０．８ボルトのとき、Ｖ１
は、図１２（ａ）より、動作点が［Ｉ，III ］ブランチ
にあるときは約０．１６ボルト（低電位、Ｌ）であり、
動作点が［III ，Ｉ］ブランチにあるときは約０．６ボ
ルト（高電位、Ｈ）であることが判る。従って、ｆｅｔ
３のゲート電位Ｑが高電位（Ｈ）である場合には、Ｖ１
は高電位（Ｈ），低電位（Ｌ）の何れの状態もとり得る
ことが判る。ｆｅｔ３のゲート電位Ｑが低電位（Ｌ）で
ある場合は、Ｖ２、即ち、図１１（ａ）の回路のｆｅｔ
３を除く部分に印加される電圧は、図１１（ｃ）から判
るように約０．１ボルトとなり、Ｖ１は、図１２（ａ）
から判るように約０．０４ボルト（低電位、Ｌ）とな
る。

【００４６】ところで、ｆｅｔ３のゲート電位Ｑが低電
位（Ｌ）から高電位（Ｈ）に変わった場合、Ｖ１は高電
位（Ｈ）となる。このことは、図１１（ｃ），図１２
（ａ）でブランチ［Ｉ，Ｉ］がブランチ［III ，Ｉ］と
不安定状態を示す細線によって結ばれていることから判
る。以上を纏めると、ｆｅｔ３のゲート電位Ｑが、Ｈ，
Ｌ，Ｈ，Ｌ，，，と変化した場合、Ｖ１は表２に示すよ
うに変化する。

【００４７】

【表２】（Ｖ_inが低電位（Ｌ）の場合） Ｖ_inが高電位（Ｈ）の場合にも、図１２（ｂ），図１２
（ｃ）を用いて同様な議論を行なうことにより、ｆｅｔ
３のゲート電位Ｑが、Ｈ，Ｌ，Ｈ，Ｌ，，，と変化した
場合、Ｖ１は表３に示すように変化することが判る。

【００４８】

【表３】（Ｖ_inが高電位（Ｈ）の場合） また、ｆｅｔ３のゲート電位Ｑが高電位（Ｈ）ならば、
Ｖ_inが、ＨからＬへ、またはＬからＨへ変化しても、Ｖ
１は変化しないことが、図１１（ｃ）と図１２（ｂ）か
ら判る。ｆｅｔ３のゲート電位Ｑが低電位（Ｌ）なら
ば、Ｖ１は、Ｖ_inの値によらず、常に、低電位（Ｌ）で
ある。

【００４９】以上の基礎データより、図１の第１の実施
例の動作を調べる。

【００５０】ここで、左端の電流経路については、第二
の電界効果トランジスタ４のゲート電位が先の議論のＶ
_inに相当し、第一の負性微分抵抗素子１のコレクタ電位
が、先の議論のＶ１に相当する。但し、本実施例では、
第二の電界効果トランジスタ４のゲート電位は、第五の
電界効果トランジスタ９のドレイン電極の電位に等し
い。

【００５１】次に、中央の電流経路については、第四の
電界効果トランジスタ８のゲート電極の電位が、先の議
論のＶ_inに相当し、第三の負性微分抵抗素子５のコレク
タ電位が、先の議論のＶ１に相当する。但し、本実施例
では、第四の電界効果トランジスタ８のゲート電極の電
位は、第一の負性微分抵抗素子１のコレクタ電位に等し
い。

【００５２】右端の電流経路は、単なるインバータであ
る。従って、第五の電界効果トランジスタ９のゲート電
極の電位が、高電位（Ｈ）であれば、第五の電界効果ト
ランジスタ９のドレイン電極の電位は低電位（Ｌ）とな
り、逆に、第五の電界効果トランジスタ９のゲート電極
の電位が、低電位（Ｌ）であれば、第五の電界効果トラ
ンジスタ９のドレイン電極の電位は高電位（Ｈ）とな
る。

【００５３】以上、纏めて本実施例の動作を図１３の波
形図に示す。第一の電界効果トランジスタ３のゲート電
極に高周波信号Ｑを、第三の電界効果トランジスタ７の
ゲート電極に該入力信号を反転した信号Ｑ′（バーに代
えて ′を用いる）を入力すると、第一の負性微分抵抗
素子１のコレクタ電極、または第三の負性微分抵抗素子
５のコレクタ電極、または第五の電界効果トランジスタ
９のドレイン電極に、周波数が入力の高周波の１／２の
高周波が現れることから、本実施例が１／２分周器とし
て動作することが判る。以上説明した回路の各状態は、
静的に保持可能なものであるから、本実施例は１／２ス
タティック分周器である。

【００５４】本実施例は、負性微分抵抗素子を用いて、
１／２スタティック分周器を素子数１０個で実現してい
る。従来技術では、図４４に示すように、５２個の素子
数を必要とする。本実施例と同等の機能を有する部分、
即ち、入力バッファ回路、トグルフリップフロップ回路
に限定しても、４０個の素子数を必要とする。つまり、
本実施例では、素子数を１／４〜１／５に低減すること
ができた。このことにより、動作速度の向上、消費電力
の低減が可能となる。

【００５５】本発明の第２の実施例を図２に示す（後述
の図４とともに請求項１１に対応）。本実施例は、第１
の実施例と次の点を除いて同じである。即ち、第１の実
施例では、第五の電界効果トランジスタ９のドレイン電
極を、第一の抵抗体１０の一端と繋ぎ、第一の抵抗体１
０の他端を電源と繋ぐが、本実施例では、第一の抵抗体
１０の他端を、レベルシフトダイオード１１のエミッタ
と繋ぎ、レベルシフトダイオード１１のコレクタを電源
と繋ぐ。本実施例の特徴は、レベルシフトダイオード１
１により、回路の動作余裕を増大した点である。本実施
例の素子数は１１個であり、従来技術の４０〜５２個に
比べ少ない。

【００５６】本発明の第３の実施例を図３に示す（請求
項１０に対応）。本実施例は、第１の実施例と次の点を
除いて同じである。即ち、第１の実施例では、第二の電
界効果トランジスタ４のソース電極を第一の負性微分抵
抗素子１のエミッタ電極と繋ぎ、第二の電界効果トラン
ジスタ４のドレイン電極を第一の負性微分抵抗素子１の
コレクタ電極と繋ぎ、第四の電界効果トランジスタ８の
ソース電極を第三の負性微分抵抗素子５のエミッタ電極
と繋ぎ、第四の電界効果トランジスタ８のドレイン電極
を第三の負性微分抵抗素子５のコレクタ電極と繋ぐが、
本実施例では、第二の電界効果トランジスタ４のソース
電極を第二の負性微分抵抗素子２のエミッタ電極と繋
ぎ、第二の電界効果トランジスタ４のドレイン電極を第
二の負性微分抵抗素子２のコレクタ電極と繋ぎ、第四の
電界効果トランジスタ８のソース電極を第四の負性微分
抵抗素子６のエミッタ電極と繋ぎ、第四の電界効果トラ
ンジスタ８のドレイン電極を第四の負性微分抵抗素子６
のコレクタ電極と繋ぐ。

【００５７】本発明の第４の実施例を図４に示す（請求
項１１に対応）。本実施例は、第３の実施例と次の点を
除いて同じである。即ち、第３の実施例では、第五の電
界効果トランジスタ９のドレイン電極を、第一の抵抗体
１０の一端と繋ぎ、第一の抵抗体１０の他端を電源と繋
ぐが、本実施例では、第一の抵抗体１０の他端を、レベ
ルシフトダイオード１１のエミッタと繋ぎ、レベルシフ
トダイオード１１のコレクタを電源と繋ぐ。

【００５８】本発明の第３の実施例、第４の実施例は、
各々、第１の実施例、第２の実施例を多少変形したもの
である。即ち、第１の実施例、第２の実施例では、負性
微分抵抗素子に並列に接続する電界効果トランジスタ
を、各々第一の負性微分抵抗素子、第三の負性微分抵抗
素子、即ち、接地から見て一段目の負性微分抵抗素子に
並列に設けたが、第３の実施例、第４の実施例では、負
性微分抵抗素子に並列に接続する電界効果トランジスタ
を、各々、第二の負性微分抵抗素子、第四の負性微分抵
抗素子、即ち、接地から見て二段目の負性微分抵抗素子
に並列に設けた。この回路構成でも、１／２スタティッ
ク分周器の機能を実現できることに変わりはない。

【００５９】本発明の第５の実施例を図５に示す（請求
項１２に対応）。第一の負性微分抵抗素子１のエミッタ
電極を接地し、第一の負性微分抵抗素子１のコレクタ電
極を第二の負性微分抵抗素子２のエミッタ電極と繋ぎ、
第二の負性微分抵抗素子２のコレクタ電極を第一の電界
効果トランジスタ３のソース電極と繋ぎ、第一の電界効
果トランジスタ３のドレイン電極を電源に繋ぎ、第二の
電界効果トランジスタ４のソース電極を第一の負性微分
抵抗素子１のエミッタ電極と繋ぎ、第二の電界効果トラ
ンジスタ４のドレイン電極を第一の負性微分抵抗素子１
のコレクタ電極と繋ぎ、第三の負性微分抵抗素子５のエ
ミッタ電極を接地し、第三の負性微分抵抗素子５のコレ
クタ電極を第四の負性微分抵抗素子６のエミッタ電極と
繋ぎ、第四の負性微分抵抗素子６のコレクタ電極を第三
の電界効果トランジスタ７のソース電極と繋ぎ、第三の
電界効果トランジスタ７のドレイン電極を電源に繋ぎ、
第四の電界効果トランジスタ８のソース電極を第四の負
性微分抵抗素子６のエミッタ電極と繋ぎ、第四の電界効
果トランジスタ８のドレイン電極を第四の負性微分抵抗
素子６のコレクタ電極と繋ぎ、第一の負性微分抵抗素子
１のコレクタ電極と第四の電界効果トランジスタ８のゲ
ート電極を繋ぎ、第三の負性微分抵抗素子５のコレクタ
電極と第二の電界効果トランジスタ４のゲート電極を繋
ぐ。

【００６０】本実施例を動作するには、次のようにす
る。第一の電界効果トランジスタ３のゲート電極に入力
の高周波信号を、第三の電界効果トランジスタ７のゲー
ト電極に該入力信号を反転した信号を入力する。このと
き、第一の負性微分抵抗素子１のコレクタ電極、または
第三の負性微分抵抗素子５のコレクタ電極の電位を出力
信号とする。本実施例の動作を説明するための波形図を
図１４に示す。これから１／２分周器として動作するこ
とが判る。本実施例の回路の、各々の状態は静的に保持
可能なものであるから、本実施例は１／２スタティック
分周器であることが判る。

【００６１】本実施例では、負性微分抵抗素子に並列に
接続する電界効果トランジスタを、各々第一の負性微分
抵抗素子１、第四の負性微分抵抗素子６、即ち、左側の
電流経路では接地から見て一段目の負性微分抵抗素子１
に、右側の電流経路では接地から見て二段目の負性微分
抵抗素子６に、並列に設けたことにより、第１，第２，
第３，第４の実施例で右端の電流経路として設けたイン
バータを不要とした点が特徴である。これにより素子数
は、８個と第１，第２，第３，第４の実施例と比較して
も、さらに少なくできるため、動作速度の向上、消費電
力の低減を一層進めることができる。

【００６２】本発明の第１１〜第１５の実施例について
説明する（請求項１７に対応）。なお、第６〜第１０の
実施例については後述する。前述した第１〜第５の実施
例では、第二の負性微分抵抗素子２のコレクタ電極を第
一の電界効果トランジスタ３のソース電極と繋ぎ、第四
の負性微分抵抗素子６のコレクタ電極を第三の電界効果
トランジスタ７のソース電極と繋いでいる。ここで、第
一の電界効果トランジスタ３の機能は、それ自身のゲー
ト電極のゲート電位Ｑに応じて第二の負性微分抵抗素子
２のコレクタ電極の電位を定めることであり、第三の電
界効果トランジスタ７の機能は、それ自身のゲート電極
の電位Ｑに応じて第四の負性微分抵抗素子６のコレクタ
電極の電位を定めることである。上述した第１〜第５の
実施例では、入力電位Ｑと、各コレクタ電位の関係は、
表４のようになっている。

【００６３】

【表４】 従って、第一の電界効果トランジスタ３、および第三の
電界効果トランジスタ７を除去し、代わりに、表３に示
した電位を発生する電源、または電源回路を、直接第二
の負性微分抵抗素子２のコレクタ電極および第四の負性
微分抵抗素子６のコレクタ電極に繋げても、回路動作
上、問題は無い。図１５，図１６，図１７，図１８，図
１９に、本発明の第１１，第１２，第１３，第１４，第
１５の実施例として、第１，第２，第３，第４，第５の
実施例において、第一の電界効果トランジスタ３、およ
び第三の電界効果トランジスタ７を除去し、代わりに、
第二の負性微分抵抗素子２のコレクタ電極、および第四
の負性微分抵抗素子６のコレクタ電極の各々を電源回路
に繋げた例を示す。

【００６４】本発明の第１１，第１２，第１３，第１
４，第１５の実施例の動作を図１５，図１６，図１７，
図１８，図１９を用いて説明する。なお、以下、Ｑを入
力という。入力Ｑが高電位（Ｈ）の場合は、第六の電界
効果トランジスタ１５がオン状態となるため、電源電圧
Ｖ_ｄｄの大部分が第二の抵抗体１４の両端に印加される
ことになる。従って、第二の負性微分抵抗素子２のコレ
クタ電極の電位は、高電位（Ｈ）、即ち、入力Ｑと同じ
となる。また、第七の電界効果トランジスタ１６がオン
状態となるため、電源電圧Ｖ_ddの大部分が第三の抵抗体
１７の両端に印加されることになる。従って、第四の負
性微分抵抗素子６のコレクタ電極の電位は、低電位
（Ｌ）即ち、入力電位Ｑの反転電位Ｑ′と同じとなる。
入力Ｑが低電位（Ｌ）の場合は、第二の負性微分抵抗素
子２のコレクタ電極の電位は、低電位（Ｌ）即ち、入力
Ｑと同じとなり、第四の負性微分抵抗素子６のコレクタ
電極の電位は、高電位（Ｈ）即ち、入力Ｑの反転Ｑ′と
同じとなる。本発明の第１１，第１２，第１３，第１
４，第１５の実施例における、入力Ｑの電位と各コレク
タ電位の関係を、表５に纏める。

【００６５】

【表５】 表５は、表４と一致する。従って、第１１，第１２，第
１３，第１４，第１５の実施例は、第１，第２，第３，
第４，第５の実施例と同じ動作をすることが判る。

【００６６】本発明の第１１〜第１５の実施例では、第
二の抵抗体１４、第六の電界効果トランジスタ１５、第
七の電界効果トランジスタ１６、第三の抵抗体１７、お
よび電源を、図１５〜図１９に示すように結合した電源
回路を用いた。しかし、入力Ｑの電位と各コレクタ電極
の電位の関係が、表４に示したようになっている限り、
他の、どのような電源回路を使用しても差し支えない。

【００６７】本発明の第６の実施例を図６に示す（請求
項１３に対応）。第一の電界効果トランジスタ３のソー
ス電極を接地し、第一の電界効果トランジスタ３のドレ
イン電極と第一の負性微分抵抗素子１のエミッタ電極を
繋ぎ、第一の負性微分抵抗素子１のコレクタ電極を第二
の負性微分抵抗素子２のエミッタ電極と繋ぎ、第二の負
性微分抵抗素子２のコレクタ電極を電源と繋ぎ、第二の
電界効果トランジスタ４のソース電極を第一の負性微分
抵抗素子１のエミッタ電極と繋ぎ、第二の電界効果トラ
ンジスタ４のドレイン電極を第一の負性微分抵抗素子１
のコレクタ電極と繋ぎ、第三の電界効果トランジスタ７
のソース電極を接地し、第三の電界効果トランジスタ７
のドレイン電極と第三の負性微分抵抗素子５のエミッタ
電極を繋ぎ、第三の負性微分抵抗素子５のコレクタ電極
を第四の負性微分抵抗素子６のエミッタ電極と繋ぎ、第
四の負性微分抵抗素子６のコレクタ電極を電源と繋ぎ、
第四の電界効果トランジスタ８のソース電極を第三の負
性微分抵抗素子５のエミッタ電極と繋ぎ、第四の電界効
果トランジスタ８のドレイン電極を第三の負性微分抵抗
素子５のコレクタ電極と繋ぎ、第五の電界効果トランジ
スタ９のソース電極を接地し、第五の電界効果トランジ
スタ９のドレイン電極を、第一の抵抗体１０の一端と繋
ぎ、第一の抵抗体１０の他端を電源と繋ぎ、第一の負性
微分抵抗素子１のコレクタ電極と第四の電界効果トラン
ジスタ８のゲート電極を繋ぎ、第三の負性微分抵抗素子
５のコレクタ電極と第五の電界効果トランジスタ９のゲ
ート電極を繋ぎ、第五の電界効果トランジスタ９のドレ
イン電極と第二の電界効果トランジスタ４のゲート電極
と繋ぐ。

【００６８】本発明の第７の実施例を図７に示す（後述
する図９とともに請求項１５に対応）。本実施例は、次
の点を除いて第６の実施例と同じである。即ち、第６の
実施例では、第五の電界効果トランジスタ９のソース電
極を接地するが、本実施例では、レベルシフトダイオー
ド１１のエミッタを接地し、レベルシフトダイオード１
１のコレクタを第五の電界効果トランジスタ９のソース
電極と繋ぐ。

【００６９】本発明の第８の実施例を図８に示す（請求
項１４に対応）。本実施例は、次の点を除いて第６の実
施例と同じである。即ち、第６の実施例では、第二の電
界効果トランジスタ４のソース電極を第一の負性微分抵
抗素子１のエミッタ電極と繋ぎ、第二の電界効果トラン
ジスタ４のドレイン電極を第一の負性微分抵抗素子１の
コレクタ電極と繋ぎ、第四の電界効果トランジスタ８の
ソース電極を第三の負性微分抵抗素子５のエミッタ電極
と繋ぎ、第四の電界効果トランジスタ８のドレイン電極
を第三の負性微分抵抗素子５のコレクタ電極と繋ぐが、
本実施例では、第二の電界効果トランジスタ４のソース
電極を第二の負性微分抵抗素子２のエミッタ電極と繋
ぎ、第二の電界効果トランジスタ４のドレイン電極を第
二の負性微分抵抗素子２のコレクタ電極と繋ぎ、第四の
電界効果トランジスタ８のソース電極を第四の負性微分
抵抗素子６のエミッタ電極と繋ぎ、第四の電界効果トラ
ンジスタ８のドレイン電極を第四の負性微分抵抗素子６
のコレクタ電極と繋ぐ。

【００７０】本発明の第９の実施例を図９に示す（請求
項１５に対応）。本実施例は、次の点を除いて、第８の
実施例と同じである。即ち、第８の実施例では、第五の
電界効果トランジスタ９のソース電極を接地するが、本
実施例では、レベルシフトダイオード１１のソース電極
を接地し、レベルシフトダイオード１１のドレイン電極
を、第五の電界効果トランジスタ９のソース電極と繋
ぐ。

【００７１】本発明の第１０の実施例を図１０に示す
（請求項１６に対応）。本実施例は、次の点を除いて第
５の実施例（図５）と同じである。即ち、第５の実施例
では、第一の負性微分抵抗素子１のエミッタ電極を接地
し、第二の負性微分抵抗素子２のコレクタ電極を第一の
電界効果トランジスタ３のソース電極と繋ぎ、第一の電
界効果トランジスタ３のドレイン電極を電源に繋ぎ、第
三の負性微分抵抗素子５のエミッタ電極を接地し、第四
の負性微分抵抗素子６のコレクタ電極を第三の電界効果
トランジスタ７のソース電極と繋ぎ、第三の電界効果ト
ランジスタ７のドレイン電極を電源に繋ぐが、本実施例
では、第一の電界効果トランジスタ３のソース電極を接
地し、第一の電界効果トランジスタ３のドレイン電極と
第一の負性微分抵抗素子１のエミッタ電極を繋ぎ、第二
の負性微分抵抗素子２のコレクタ電極を電源と繋ぎ、第
三の電界効果トランジスタ７のソース電極を接地し、第
三の電界効果トランジスタ７のドレイン電極と第三の負
性微分抵抗素子５のエミッタ電極を繋ぎ、第四の負性微
分抵抗素子６のコレクタ電極を電源と繋ぐ。

【００７２】第６〜第１０の各実施例は、各々第１〜第
５の実施例を多少変形したものである。即ち、負性微分
抵抗素子と直列接続する電界効果トランジスタの接続位
置を、第１〜第５の実施例では電源側とした点を変更
し、第６〜第１０の実施例では、接地側とした。この構
成でも、第１〜第５の実施例と同様に、１／２分周動作
を実現できる。

【００７３】本発明の第１６，第１７，第１８，第１
９，第２０の実施例について説明する。

【００７４】図２０，図２１，図２２，図２３，図２４
に、本発明の第１６，第１７，第１８，第１９，第２０
の実施例を示す（請求項１８に対応）。図６〜図１０の
第６，第７，第８，第９，第１０の実施例において、第
一の電界効果トランジスタ３および第三の電界効果トラ
ンジスタ７を除去し、代わりに、第一の負性微分抵抗素
子１のソース電極、および第三の負性微分抵抗素子５の
ソース電極の各々を電源回路に繋げた例を示す。この電
源回路は、入力信号Ｑを入力したときに、第６〜第１０
の実施例において、第一の負性微分抵抗素子１のソース
電極、および第三の負性微分抵抗素子５のソース電極に
発生する電位と同じ電位を、第１６〜第２０の実施例の
第一の負性微分抵抗素子１のソース電極、および第三の
負性微分抵抗素子５のソース電極に発生する。従って、
第１６〜第２０の実施例は、各々第６，第７，第８，第
９，第１０の実施例と同じ動作をする。即ち、１／２分
周器として動作する。

【００７５】以上の第１〜第２０の実施例において、第
一，第二，第三，第四の負性微分抵抗素子１，２，５，
６として、例えば、ｎ型ＩｎＧａＡｓ半導体層を、エミ
ッタおよびコレクタとし、アンドープＡｌＡｓ半導体層
を障壁層とする共鳴トンネルダイオードを使用すること
ができる。また、負性微分抵抗素子の他の例として、エ
サキダイオードを用いることができる。さらに、負性微
分抵抗特性のあるものなら、単体素子であれ、回路であ
れ、本発明でいうところの負性微分抵抗素子として使用
することができる。

【００７６】以上の第１〜第２０の実施例において、第
一，第二，第三の抵抗体１０，１４，１７として、例え
ば、金属薄膜抵抗、半導体薄膜抵抗、ゲート電極とソー
ス電極を繋げた電界効果トランジスタ等、電流を流した
とき電圧降下を生ずるものであればなんでも、本発明で
いうところの抵抗体として使用することができる。

【００７７】以上、図１〜図１０、および、図１５〜図
２４による第１〜第２０の実施例は１／２分周を行う波
形発生回路であったが、以下にもっと複雑な波形も発生
できる波形発生回路の実施例について述べる。

【００７８】本発明の典型である第２１の実施例の構成
について説明する。図２５は、本発明の第２１の実施例
の回路図である。本実施例は、第一の要素回路２０，２
２，２４等、第二の要素回路２１，２３，２５等および
反転要素回路２６から構成される。なお、図２５中ＳＣ
１は第一の要素回路、ＳＣ２は第二の要素回路を示し、
それらに続く−０，・・・，Ｎは順番を示す。

【００７９】第一の要素回路は、図２６（ａ）に示した
様に第一の負性微分抵抗素子２７、第二の負性微分抵抗
素子２８、電界効果トランジスタ２９からなり、第一の
負性微分抵抗素子２７のエミッタ電極を接地３０し、第
二の負性微分抵抗素子２８のコレクタ電極（結節点とも
いう）３１を第一の電源に結合し、第一の負性微分抵抗
素子２７のコレクタ電極を第二の負性微分抵抗素子２８
のエミッタ電極と結合し、電界効果トランジスタ２９の
ソース電極，ドレイン電極を各々第一の負性微分抵抗素
子のエミッタ電極，コレクタ電極に繋ぎ、該電界効果ト
ランジスタのゲート電極の電位を入力３２とし、該第一
の負性微分抵抗素子２７のコレクタ電極の電位を出力３
３とする。第二の要素回路は、第一の要素回路において
第二の負性微分抵抗素子のコレクタを第二の電源に繋げ
ることを除いて第一の要素回路と同一の回路とする。本
実施例は、第一の要素回路と第二の要素回路を各々同数
個ずつ含み（図２５は、各々（Ｎ＋１）個ずつ含む場合
について図示、但し、Ｎは負でない整数）、反転要素回
路を１個のみ含むものとする。

【００８０】第一の要素回路ＳＣ１−０の出力は、第二
の要素回路２１の入力と結合し、第二の要素回路ＳＣ２
−０の出力は、第一の要素回路２２の入力と結合し、第
一の要素回路ＳＣ１−ｋの出力は、第二の要素回路ＳＣ
２−ｋの入力と結合し、第二の要素回路ＳＣ２−ｋの出
力は、第一の要素回路ＳＣ１−（ｋ＋１）の出力と結合
し（但し、ｋはＮより小さい負でない整数）、第二の要
素回路ＳＣ２−Ｎの出力は、反転要素回路の入力と結合
し、反転要素回路の出力は、第一の要素回路ＳＣ１−０
の入力に結合するものとする。

【００８１】本実施例は、反転要素回路の出力端子の電
位を出力する。

【００８２】次に、本実施例の動作原理について説明す
る。先ず、基本となる第一の要素回路の動作を説明す
る。第一の要素回路は、図２９（ａ）に示すようにドラ
イバ部分３６，ロード部分３７に分けると考えやすい。
ドライバ部分３６は共鳴トンネルダイオードと電界効果
トランジスタの並列結合である。ドライバ電流は、図２
９（ｂ）に示すように、該電界効果トランジスタのゲー
ト電極への入力、Ｖ_inがＨのときのドライバのピーク電
流３８がロードのピーク電流３９より大きく、該電界効
果トランジスタのゲート電極への入力Ｖ_inがＬのときの
ドライバのピーク電流４０が、ロードのピーク電流３９
より小さくなるように、各素子パラメータを設定してあ
る。

【００８３】本要素回路の動作点について説明する。第
一の場合として、本要素回路に印加する電圧（図２９
（ａ）のＣＬＫ、または図２６で第二の負性微分抵抗素
子のコレクタ電極３１に印加する電圧）が、例えば、図
２９（ｃ）中のＶ_dd1 のように十分に小さい場合、本要
素回路の動作点は、図２９（ｃ）の記号□４１で示すよ
うにドライバ，ロードの電流電圧特性の交点として一意
的に与えられる。このときの印加電圧をＬとする。ま
た、第二の場合として、本要素回路に印加する電圧（図
２９（ａ）ＣＬＫ、または、図２６（ａ）で第二の負性
微分抵抗素子のコレクタ電極３１に印加する電圧）が例
えば、図２９（ｃ）中のＶ_dd2 のように十分に大きいと
きも、図２９（ｃ）の記号△４２で示すように、本要素
回路の動作点は、ドライバ，ロードの電流電圧特性の交
点として一意的に定まる。ところが、第三の場合とし
て、本要素回路に印加する電圧（第二の負性微分抵抗素
子のコレクタ電極３１に印加する場合）が、例えば、図
２９（ｃ）中のＶ_dd3 のように、第一の場合より大きく
第二の場合より小さい場合には、本要素回路の動作点
は、図２９（ｃ）の記号○で示すように、２つの値４
３，４４の２つのうちのどちらの値をとるかは、以下に
説明するように過去の履歴によってきまる。本実施例で
は、本要素回路のこの機能を、情報を一時的に保管する
ために活用する。

【００８４】本要素回路の動作について説明する。初期
状態を前述の第一の場合、即ち本要素回路に印加する電
圧（第二の負性微分抵抗素子のコレクタ電極３１に印加
する電圧）が、十分に小さい場合とする。印加電圧を、
前述の第三の場合まで引き上げた場合の本要素回路の応
答は、本要素回路への入力３２がＬの場合、Ｈの場合で
全く異なる。先ず、本要素回路への入力３２がＬの場合
について動作点の変化を検討する。前述のように、この
場合、ドライバの電流電圧特性のピーク電流値は、ロー
ドのそれよりも小さい。図３０（ａ）に計算結果を示
す。図中、ドライバ部分の電流電圧特性と、結節点３１
への幾つかの印加電圧に対応するロード部分の負荷曲線
を描いた。動作点は、最初は４５であるが、印加電圧の
増大とともに右側に移動し、最終的には、２つの動作点
４６と４７のうち右側の動作点４７が選択される。つま
り、ドライバ部分に高電圧が印加され、ロード部分に低
電圧が印加される状態が実現する。結局、出力３３には
Ｈが出力される。これは、ドライバ部分のピーク電流が
ロード部分のピーク電流より小さいため、ロード部分に
印加される電圧は常にピーク電圧より小さくなるためで
ある。次に、本要素回路への入力３２がＨの場合の動作
点の変化を図３０（ｂ）に示す。前述のように、この場
合、ドライバ側のピーク電流はロード側のそれよりも大
きい。図中、ドライバ部分の電流電圧特性と結節点３１
への幾つかの印加電圧に対応するロード部分の負荷曲線
を描いた。動作点は、印加電圧の増大とともに、点４５
から右側に移動するが途中で左側に戻るなど複雑な動き
をし、最終的には、２つの動作点のうち左側の動作点、
即ち、図３０（ｃ）の４６、が選択される。つまり、ド
ライバ部分に低電圧が印加され、ロード部分に高電圧が
印加される状態が実現する。即ち、出力３３にＬが出力
される。これは、ドライバ部分のピーク電流がロード部
分のピーク部分のピーク電流より大きいため、ドライバ
部分に印加される電圧が常にピーク電圧より小さくなる
ためである。

【００８５】次に、本要素回路に印加する電圧（図２９
（ａ）のＣＬＫまたは、図２６（ａ）の第二の負性微分
抵抗素子のコレクタ電極３１に印加する電圧）を、高電
位Ｈ（＝Ｖ_ddH ）に固定し、本要素回路への入力３２を
変化した場合についての本要素回路の応答を図３０
（ｃ）を用いて説明する。まず、本要素回路の出力、即
ち、本要素回路の出力３３が最初に高電位Ｈにあり、動
作点が５９であったとする。このときの本要素回路のド
ライバ部の電流電圧特性は曲線４９である。ここで、本
要素回路への入力３２の値を減少すると、ドライバ部の
電流電圧特性は曲線４８のように変化し、該入力３２の
値を増大すると、該特性は、５０，５１のように変化す
る。これに伴い、動作点は、点５８，５９，６０，６１
の範囲で変化するが、出力３３の値は、高電位Ｈに留ま
っている。もしも、入力が大きすぎると、ドライバ部の
電流電圧特性は曲線５２のようになり、動作点は低電位
Ｌの点５７に移る。入力がこのような大きすぎる値をと
ることがないよう回路を設計すれば、入力３２への入力
電位が低電位Ｌと高電位Ｈの間で変動しても、本要素回
路に印加する電圧（図２９（ａ）のＣＬＫ、または図２
６（ａ）の第二の負性微分抵抗素子のコレクタ電極３１
に印加する電圧）が、高電位Ｈである限り、出力３３の
電位は高電位Ｈに保持されることが判る。同様に、本要
素回路の出力が最初に低電位Ｌにあった場合には、出力
３３の電位は低電位Ｌに保持される。よって、本要素回
路に印加する電圧（図２９（ａ）のＣＬＫまたは、図２
６（ａ）の第二の負性微分抵抗素子のコレクタ電極３１
に印加する電圧）を、高電位Ｈに固定した場合には、出
力３３の電位は保持されることが判る。

【００８６】次に、本要素回路に印加する電圧（図２９
（ａ）のＣＬＫまたは、図２６（ａ）の第二の負性微分
抵抗素子のコレクタ電極３１に印加する電圧）が低電位
Ｌの時の出力について検討する。図３０（ｄ）は、この
場合の本要素回路の負荷曲線である。入力３２への入力
電位を変えると、ドライバ部の電流電圧特性は、４８，
４９，５０，５１のように変化する。しかし、この電圧
印加条件では、ドライバ部に印加されるのは常に低電位
Ｌであり、高電位Ｈが印加されることはない。

【００８７】以上まとめると、本要素回路（図２９
（ａ））の動作は次のようになる。

【００８８】ｉ）ＣＬＫが低電位Ｌの時、出力は入力に
依らず常に低電位Ｌ。

【００８９】ii）ＣＬＫが高電位Ｈの時、出力は入力の
変動によらず、初期値を維持。

【００９０】iii ）ＣＬＫが低電位Ｌから高電位Ｈに変
化した時点での入力の反転が出力となる。

【００９１】本要素回路のタイミングダイアグラムを図
３１に示す。先ず、ｉ）に記載の通り、ＣＬＫが低電位
Ｌの時は、出力は常に低電位Ｌである。入力Ｖ_inが変化
するときの出力Ｖ_out を見ると明らかなように入力の変
化が出力に影響することはない。次に、時間ｕでは、Ｃ
ＬＫが高電位Ｈの状態で入力が変化している。この場合
は、ii）に記載のとおり、出力は、入力が変化する直前
の値を維持する。図中、ｔ₁ 〜ｔ₆ は、ＣＬＫが低電位
Ｌから高電位Ｈに変化する時間を示している。時間
ｔ₁ ，ｔ₃ ，ｔ₆ ではその時点での入力が高電位Ｈのた
め出力はiii ）に記載のように低電位Ｌになる。時間ｔ
₂ ，ｔ₄ ，ｔ₅ ではその時点での入力が低電位Ｌのため
出力はiii ）に記載のように高電位Ｈとなる。

【００９２】図２５の第２１の実施例の動作原理を説明
する（請求項２に対応）。本実施例では、第一の要素回
路と第二の要素回路を交互に配列する。図２５では、第
一の要素回路に偶数の指数を付け、その出力をＡ₀ ，Ａ
₂ ，・・・，Ａ_2Nと表わし、第二の要素回路に奇数の指
数を付け、その出力をＡ₁ ，Ａ₃ ，・・・，Ａ_2N+1と表
わし、第一の要素回路の入力の電位をａ₀ ，ａ₂ ，・・
・，ａ_2Nと表わし、第二の要素回路の入力の電位を
ａ₁ ，ａ₃ ，・・・，ａ_2N+1と表わした。以下、これを
Ｎ次の回路と呼ぶことにする。第一の電源、即ちクロッ
クＣＬＫ、および第二の電源、即ちクロックバーＣＬＫ
ｂａｒに、図３２（ｃ）に示す様に指数づけを行う。こ
こで、クロックパルス、およびクロックバーパルスのデ
ューティ比は５０％以上に選んで、クロックとクロック
バーが同時に高電位Ｈとなる時間を設けた。これは、説
明の便宜のためであって、後述のように、必ずしも必須
ではない。以下の解析では簡便のため、時刻ｍにおける
要素回路ｋの出力の電位、入力の電位を、各々Ａ（ｋ，
ｍ）、ａ（ｋ，ｍ）のように表わすこととする。

【００９３】先ず、回路中の各電位の振る舞いを記述す
る方程式を導出する。先ず、直接配線で結合した結節点
の電位が等しいことから、式［１７］〜［１９］が成り
立つ。

【００９４】

【数１６】 Ａ（ｋ，ｍ）＝ａ（ｋ＋１，ｍ） ・・・［１７］ Ａ（２Ｎ＋１，ｍ）＝ｅ（ｍ） ・・・［１８］ Ｅ（ｍ）＝ａ（０，ｍ） ・・・［１９］ また、第一の電源，第二の電源が各々偶数，奇数で指数
づけされる時刻に低電位Ｌになることから、式［２
０］，［２１］が成り立つ。さらに、反転要素回路の特
性により、式［２２］が成立する。

【００９５】

【数１７】 Ａ（２ｋ，２ｎ）＝０ ・・・［２０］ Ａ（２ｋ＋１，２ｎ＋１）＝０ ・・・［２１］ Ｅ（ｍ）＝１−ｅ（ｍ） ・・・［２２］ 第一および第二の要素回路のダイナミックスより、各
々、式［２３］，［２４］が成り立つ。

【００９６】

【数１８】 Ａ（２ｋ，２ｎ＋１）＝１−ａ（２ｋ，２ｎ） ・・・［２３］ Ａ（２ｋ＋１，２ｎ）＝１−ａ（２ｋ＋１，２ｎ−１）・・・［２４］ 式［２３］は、図３２のクロック立ち上がり時点で、即
ち例えば６６，６９で、第一の要素回路の入力ａ（２
ｋ，２ｎ）の反転が当該要素回路の出力となり、クロッ
クバーの立ち上がり時点で、即ち例えば、６７，６８
で、第二の要素回路の入力ａ（２ｋ＋１，２ｎ−１）の
反転が、当該要素回路の出力Ａ（２ｋ＋１，２ｎ）とな
ることを表わす。

【００９７】式［１７］〜［２４］が、本実施例の動作
を記述する方程式の組である。以下に、本方程式の解を
求める。式［１７］，［２３］，［２４］より、ａを消
去すると、式［２５］，［２６］が得られる。

【００９８】

【数１９】 Ａ（２ｋ，２ｎ＋１）＝１−Ａ（２ｋ−１，２ｎ） ・・・［２５］ Ａ（２ｋ＋１，２ｎ）＝１−Ａ（２ｋ，２ｎ−１） ・・・［２６］ 式［２５］，［２６］より第一の要素回路のみを含む関
係式を求めると、即ち、奇数の要素回路指数を持つＡを
消去すると、

【００９９】

【数２０】 最左辺と最右辺を比較すると、ｍを任意の整数として式
［２７］が成り立つことが判る。

【０１００】

【数２１】 Ａ（２ｋ，２ｎ＋１）＝Ａ（２ｋ−２ｍ，２ｎ＋１−２ｍ） ・・・［２７］ 式［２７］によりＡ（２ｋ，２ｎ＋１）の形の結節点電
位は、すべて、Ａ（０，２ｐ＋１）の形に還元されるこ
とが判る。以下では、Ａ（０，２ｐ＋１）の形の項のみ
を含む方程式を導出し、これを解くことにより、Ａ
（０，２ｐ＋１）を具体的に求める。

【０１０１】式［２３］でｋ＝０とおくと、

【０１０２】

【数２２】 Ａ（０，２ｎ＋１）＝１−ａ（０，２ｎ） ・・・［２８］ 一方、式［１８］，［１９］，［２２］より、

【０１０３】

【数２３】 式［２８］，［２９］よりａを消去すると次式が得られ
る。

【０１０４】

【数２４】Ａ（０，２ｎ＋１）＝Ａ（２Ｎ＋１，２ｎ） 式［２５］の関係を用いて右辺の時刻２ｎを左辺の２ｎ
＋１に合わせ、式［２７］により整理すると、式［３
０］が得られる。

【０１０５】

【数２５】 Ａ（０，２（ｎ＋Ｎ＋１）＋１）＝１−Ａ（０，２ｎ＋１） ・・・［３０］ 式［３０］は、Ａ（０，２ｐ＋１）に関する方程式であ
り、具体的な解として式［３１］を得ることができる。

【０１０６】

【数２６】 ここで、ＩＮＴ（ｘ）は、ｘを越えない最大の整数、Ｍ
ＯＤ（ｘ，ｙ）は、ｘをｙで割り算したときのあまりで
ある。式［３１］は、Ｎ個のパラメータ、Ａ（０，
１），Ａ（０，３），Ａ（０，５），・・・，Ａ（０，
２Ｎ＋１）を含む。これらは、本方程式の初期値（また
は、境界条件）である。

【０１０７】ところで、より一般的な解、Ａ（２ｋ，２
ｎ＋１）は、式［２７］を用いて式［３２］のように書
ける。

【０１０８】

【数２７】 引き数の偶奇がことなる他の解は、式［２０］，［２
１］および［２６］を用いて次のようになる。

【０１０９】

【数２８】 Ａ（２ｋ＋１，２ｎ）＝１−Ａ（２ｋ，２ｎ−１） ・・・［３３］ Ａ（２ｋ，２ｎ）＝０ ・・・［３４］ Ａ（２ｋ＋１，２ｎ＋１）＝０ ・・・［３５］ 以上の検討により、本実施例の各結節点の電位の時間変
化は、［３２］〜［３５］により記述されることが判っ
た。これらの式より直ちに判ることは次の通りである。
先ず、式［３２］より次式が成り立つ。

【０１１０】

【数２９】 よって、Ａ（２ｋ，２ｎ＋１）は、２Ｎ＋２の時間間隔
で反転する。周期が２＊（２Ｎ＋２）の周期関数である
ことがわかった。クロックの周期は、図３２（ｃ）に示
したように２だから、本実施例の指数２ｋの要素回路の
出力、Ａ（２ｋ，２ｎ＋１）は周期がクロックの（２Ｎ
＋２）倍の周期関数になっていることが判る。また、式
［３３］より、Ａ（２ｋ＋１，２ｎ）もＡ（２ｋ，２ｎ
＋１）と同じ周期を持つ。よって、本実施例は、回路の
次数をＮ次とすると、１／（２Ｎ＋２）の分周回路であ
ることが判る。即ち、Ｎを０，１，２，３，４・・・と
選ぶことにより、簡単な構成で、１／２，１／４，１／
６，１／８，１／１０・・・の分周器が製作可能である
ことが判る。以上の議論に、具体的な初期条件（また
は、境界条件）は用いていない。したがって、上記の結
論は、初期条件によらず第２１の実施例に関し一般的に
成り立つ。

【０１１１】以下に、具体的な解の例を挙げて説明す
る。回路の次数Ｎが０，１，２，３の場合の本実施例の
計算結果を、図３５，３６，３７，３８に示す。回路中
のすべての要素回路の出力について計算を行った。表
中、ｘは要素回路の指数である。即ち、ｘ＝０，１，
２，３，４，５，６，７は要素回路Ａ₀ ，Ａ₁ ，Ａ₂ ，
Ａ₃，Ａ₄ ，Ａ₅ ，Ａ₆ ，Ａ₇ の出力を表わす。但し、
本計算例では、式［３１］に含まれる初期値は、すべて
０とした。

【０１１２】先ず、各要素回路の出力の計算結果は、先
に一般論で述べたように、出力の周期がクロックの２＊
（Ｎ＋１）倍、つまり、出力の周波数が、クロックの１
／（２Ｎ＋２）になっている。次に、各々の要素回路の
出力は、パルス幅がクロックパルスのそれと等しいパル
スを単位周期内に（Ｎ＋１）個含むパルス列である。さ
らに、複数の要素回路の出力の論理演算結果も示した。
このような論理演算は例えば、図３３（ａ），（ｂ）の
ような回路で得られる。図中、例えばｘ＝０ａｎｄ ｘ
＝２は、Ａ₀ とＡ₂ の論理積を表わす。複数の要素回路
の出力に論理演算を施すことにより、より多様なパルス
列を得ることができる。例えば、回路の次数Ｎが２の場
合（図３７）、各要素回路の出力は単位周期内に３個の
パルスを含むパルス列だが、適当な論理演算を行うこと
により、単位周期内のパルスの数を、１個または２個と
することができる。論理演算の仕方により、位相のこと
なる同種のパルス列を得ることができる。例えば、図３
７で、（ｘ＝０ ａｎｄｘ＝４）と（ｘ＝１ ａｎｄ
ｘ＝５）は位相のみが異なる同一のパルス列である。ま
た、Ａ₀ とＡ₅ の論理和をとることにより、周期がクロ
ックの６倍（２＊（Ｎ＋１））でデューティ比が５０％
のパルス列が得られる。また、本回路を複数個並べ、各
々の要素回路の出力の論理演算を行うことも可能であ
る。一例を、図３４に示した（請求項５に対応）。

【０１１３】本発明の第２２の実施例の回路図を図２７
に示す（請求項３に対応）。第２１の実施例が要素回路
としては、第一および第二の要素回路のみを含むもので
あったのに対し、本実施例は、これらに加えて、第三，
第四の要素回路をも含むことを特徴とする。第一，第三
の要素回路の個数の和は、第二，第四の要素回路の個数
の和と等しくする。第三，第四の要素回路と反転要素回
路の個数の和は奇数でなければならない。

【０１１４】ここで、第三の要素回路とは、第一の要素
回路と次の一点を除いて同一の回路である。即ち、電界
効果トランジスタのソース電極，ドレイン電極が各々第
二の負性微分抵抗素子のエミッタ電極，コレクタ電極と
結合している。第一の要素回路では、第一の負性微分抵
抗素子と結合しておりこの点が異なる。また、第四の要
素回路とは、第二の要素回路と次の一点を除いて同一の
回路である。即ち、電界効果トランジスタのソース電
極、ドレイン電極が各々第二の負性微分抵抗素子のエミ
ッタ電極，コレクタ電極と結合している。第二の要素回
路では、第一の負性微分抵抗素子と結合しておりこの点
が異なる。以上、第一，第二，第三，第四の要素回路の
特徴を表６にまとめる。

【０１１５】

【表６】 図２７の第２２の実施例では、第四の要素回路２１′と
第三の要素回路２４′が各々１個ずつ含まれている。第
２１の実施例の動作を記述する方程式は、式［１７］〜
［２４］であった。本実施例を記述する方程式は、式
［２３］，［２４］が、各々式［３６］，［３７］と置
き換わることを除いて、第２１の実施例のものと同じで
ある。

【０１１６】

【数３０】

【０１１７】

【数３１】 本実施例の動作は、式［１７］〜［２２］，［３６］，
［３７］により記述される。第２１の実施例と類似の手
法で解を求めると、式［３８］〜［４３］のようにな
る。

【０１１８】

【数３２】

【０１１９】

【数３３】 Ａ（１，２ｎ）＝Ａ（０，２ｎ−１） ・・・［３９］

【０１２０】

【数３４】 Ａ（２，２ｎ＋１）＝１−Ａ（０，２ｎ−１） ・・・［４０］

【０１２１】

【数３５】 Ａ（３，２ｎ）＝Ａ（０，２ｎ−３） ・・・「４１」

【０１２２】

【数３６】 Ａ（４，２ｎ＋１）＝Ａ（０，２ｎ−３） ・・・［４２］

【０１２３】

【数３７】 Ａ（５，２ｎ）＝Ａ（０，２ｎ＋１） ・・・［４３］ 式［３８］について、第２１の実施例の説明で式［３
２］について行ったと同様の検討を行うことにより、第
２２の実施例の指数０の要素回路の出力、Ａ（０，２ｐ
＋１）は、時間間隔（２Ｎ＋２）で反転する、周期が２
＊（２Ｎ＋２）の周期関数であることが判る（本実施例
では、Ｎ＝２だから（２Ｎ＋２）＝６）。他の要素回路
も式［３９］〜［４３］によりＡ（０，２ｐ＋１）の一
次関数であることから、同様の周期関数であることが判
る。クロックの周期が２であることから、本実施例の周
期はクロックの（２Ｎ＋２）倍である。即ち、本回路
は、周期が１／（２Ｎ＋２）の分周回路である。

【０１２４】本発明の第２３の実施例を図２８に示す
（請求項４に対応）。本実施例は、反転要素回路を含ま
ない点を除いて、第２２の実施例と概ね同様である。但
し、第一，第三の要素回路の個数の和は、第二，第四の
要素回路の個数の和と等しくする。第三，第四の要素回
路の個数の和は奇数でなければならない。図２８の実施
例では、第三の要素回路を１個、２４′、第四の要素回
路を２個、２１′，２３′用いている。第一，第二の実
施例と同様の解析を行うことにより、本実施例も時間間
隔（２Ｎ＋２）で反転する、周期２＊（２Ｎ＋２）の周
期関数であることが判る。

【０１２５】第２１〜第２３の実施例の各々６個の要素
回路の出力の時間依存性を比較した結果を表７にまとめ
る。指数０の第一の要素回路の出力、Ａ（０，２ｎ＋
１）の表式は各要素回路で同一である。他の指数の要素
回路の出力は、相互の比較を容易にするため、Ａ（０，
２ｎ＋１）等によって記述した。表７により、第２２の
実施例は、指数０，４，５の要素回路の出力が第２１の
実施例のそれらと等しく、指数１，２，３の要素回路の
出力が第２１の実施例のそれらの反転と等しいことが判
る。同様に第２３の実施例は、指数３の要素回路の出力
のみが第２１の実施例と等しく、指数０〜５の要素回路
の出力は各々第２１の実施例のそれらの反転に等しいこ
とが判る。

【０１２６】

【表７】 以上の結果は、次のように理解できる。即ち、ある時刻
に指数０の出力に現れた信号の影響は、クロックととも
に図２５，図２７，図２８の右側に向って伝播して行
く。このとき、第２１の実施例（図２５）では、要素回
路はすべて、入力した信号の反転を出力する。ところ
が、第２２，２３の実施例（図２７，図２８）は、第三
の要素回路２４′や第四の要素回路２１′，２３′を含
むため、これらの部分で、第２１の実施例とは異なる動
作をする。即ち、入力した信号を反転せずにそのまま出
力する。この違いに着目して指数０の要素回路の出力Ｑ
が、クロックとともに次段以降の要素回路を伝播してゆ
く過程で、どう変化していくかを調べたのが表８であ
る。第２１の実施例では、各々の要素回路の出力は常に
入力の反転であるから、各要素回路の出力には、ＱとＱ
ｂａｒが交互に現れる。ここで、Ｑｂａｒは、Ｑの反転
である。第２２の実施例は、指数１の位置に第四の要素
回路があり、指数４の位置に第三の要素回路がある。こ
のため、各要素回路の出力は表８に示したものとなる。
ここで、第２１の実施例と第２２の実施例の出力を比較
する。指数０，４，５の位置の要素回路では両者の出力
は同じであるが、指数１，２，３の位置の要素回路で
は、両者の出力は互いに反転の関係になっていることが
判る。これは、表７に対応している。第２１の実施例と
第２３の実施例についても、第２３の実施例が第三，第
四の要素回路を含むために、両実施例の出力に表７に対
応した差異が生ずることが判る。図３９，４０，４１
に、各々２１，２２，２３の実施例の動作の計算結果を
示す（図３９は図３７を再掲したもの）。図４０，４１
には、第２１の実施例で出力が１であるが、第２２，２
３の実施例では出力が１でない欄を二重枠で囲んで示し
た。図４０より、第２２の実施例では、指数１，２，３
の要素回路では、第２１の実施例を反転した出力が得ら
れていることが判る。例えば、第２１の実施例では、指
数１の要素回路（ｘ＝１）について調べる。周期が１２
であることが判っているので、時刻は０から１１の範囲
で考えれば十分である。時刻２，４，６で１を出力して
いるが、第２２の実施例では同じ時刻に０を出力してい
る。一方、第２１の実施例で０を出力している時刻８，
１０，１に関しては、第２２の実施例の出力は１であ
る。よって、第２１，２２の実施例で出力が反転してい
ることが判る。ちなみに、時刻１，３，５，７，９，１
１については、常に０なので、議論は不要である。同様
に、図４１より、第２３の実施例では、指数が１，２，
４，５の要素回路で、第２１の実施例を反転した出力が
得られていることが判る。

【０１２７】以上の議論より、第２２の実施例，第２３
の実施例の応答を簡単に計算する手法が判る。即ち、先
ず、対応する第２１の実施例、即ち、当該実施例におい
て第三の要素回路を第一の要素回路で置き換え第四の要
素回路を第二の要素回路で置き換えた回路について、回
路の動作を調べる。次に、表８を作成し、当該実施例と
第２１の実施例の動作の違いを把握する。最後に、第２
１の実施例の動作において、反転すべき出力を反転すれ
ば、それが当該実施例の動作である。

【０１２８】

【表８】 図３９，４０，４１，４２には、各実施例の各要素回路
の出力の論理演算結果の例も示した。第２２，２３の実
施例でも第２１の実施例と同様に種々のパルス列が得ら
れることが判る。特に、周期がクロックの６倍でパルス
幅がクロックパルスと等しいパルス列や、周期がクロッ
クの６倍でデューティ比が５０％のパルス列も得られ
る。但し、これを得るための要素回路の論理演算方法
は、各実施例で必ずしも一致しない。また、パルス列の
位相も各実施例で異なる。従って、各実施例は位相の異
なるパルス列を得るために利用することができる。

【０１２９】図２７の回路はあくまで第２２の実施例の
一例であり、第三，第四の要素回路の個数やそれらの配
置が図２７の例に制約されるものでないことは当然であ
る。図２８の回路はあくまで第２３の実施例の一例であ
り、第三，第四の要素回路の個数やそれらの配置が図２
８の例に制約されるものではないことは当然である。

【０１３０】図４３は、以上の第１〜第２３の実施例を
抽象化したものである（請求項１に対応）。この図で、
７０は第一の要素回路、７１は第四の要素回路、７２は
第一の要素回路、７３は第二の要素回路、７４は第三の
要素回路、７５は第二の要素回路、７６は反転要素回
路、７７は第一の部分回路、７８は第一の部分回路の電
源端子、７９は第一の部分回路の入力端子、８０は第一
の部分回路の出力端子、８１は第二の部分回路、８２は
第二の部分回路の電源端子、８３は第二の部分回路の入
力端子、８４は第二の部分回路の出力端子である。な
お、入力端子，出力端子は入力，出力と、電源端子は電
源ともいう。第一の部分回路７７の基本動作を次の様な
ものとする。

【０１３１】ｉ）電源７８の電位が低電位Ｌのとき、出
力８０は、入力７９によらず低電位Ｌ。

【０１３２】ii）電源７８の電位が高電位Ｈのとき、出
力８０は、入力７９の変動によらず、初期値を維持。

【０１３３】iii）電源７８が低電位Ｌから高電位Ｈに
変化した時点での入力７９の電位の反転が、出力８０の
電位となる。第二の部分回路８１の基本動作は、ｉ），
ii）および、次のiii）′とする。

【０１３４】iii）′電源８２が低電位Ｌから高電位Ｈ
に変化した時点での入力８３の電位が、出力８４の電位
となる。第一，第二の部分回路は、先に述べたように負
性微分抵抗素子と電界効果トランジスタを用いて構成可
能である。しかし、上記の基本動作を行う回路であれ
ば、これらの以外の構成法のものも同様に使用可能であ
る。ＣＬＫを電源とする第一，第二の部分回路を、各々
第一，第三の要素回路とし、ＣＬＫｂａｒを電源とする
第一，第二の部分回路を、各々、第二，第四の要素回路
とする。第一および第三の要素回路の個数の和と第二お
よび第四の要素回路の個数の和を等しく（Ｎ＋１）個と
する（Ｎは負でない整数）。第三，第四の要素回路およ
び反転要素回路の個数の和は奇数とする。第一，第二，
第三、および、第四の要素回路および反転要素回路の出
力と入力を互いに結合し一つの電気的なループを形成す
る。このとき、電源を同じくする回路同士（例えば電源
が共にＣＬＫ）は、直接には結合しないものとする。こ
の回路も、実施例２１，２２，２３と同様に、周期がＣ
ＬＫの２（Ｎ＋１）倍の高周波を発生する。先に述べた
ように、第一，第二の部分回路が上記の条件を満たしさ
えすれば、各々の部分回路の具体的な構成法によらず上
記の機能の発現が可能となる。

【０１３５】以上の、第１〜第２３の実施例において、
第一，第二，第三、第四、第五、第六、第七の電界効果
トランジスタとして、例えば、アンドープＩｎＧａＡｓ
半導体層をチャネル層とし、ＩｎＡｌＡｓ層を障壁層と
する高移動度電界トランジスタ（ＨＥＭＴ）を使用する
ことができる。更に、金属−半導体電界効果トランジス
タ（ＭＥＳＦＥＴ）、接合ゲート電界効果トランジスタ
（ＪＦＥＴ）等、電界効果トランジスタとして動作する
ものならなんでも、本発明でいうところの電界効果トラ
ンジスタとして使用することができる。また、電界効果
トランジスタの代わりにバイポーラトランジスタを使用
することも可能である（請求項２３に対応）。

【０１３６】なお、上記の各実施例において、各電源端
子には同一の電圧Ｖ_ddが印加されているが、各電源端子
に異なる電源電位を印加することも可能である。

【０１３７】

【発明の効果】以上述べたように、本発明では、負性微
分抵抗特性を有する素子の機能性を活かすことにより、
クロック信号から種々のパルス列を発生する機能を、従
来技術に比べ少ない素子数と簡単な回路構成で実現する
ものであり、回路の低消費電力化，高速化に資するもの
である。

【図面の簡単な説明】

【図１】本発明にかかる波形発生回路の第１の実施例を
示す回路図である。

【図２】本発明にかかる波形発生回路の第２の実施例を
示す回路図である。

【図３】本発明にかかる波形発生回路の第３の実施例を
示す回路図である。

【図４】本発明にかかる波形発生回路の第４の実施例を
示す回路図である。

【図５】本発明にかかる波形発生回路の第５の実施例を
示す回路図である。

【図６】本発明にかかる波形発生回路の第６の実施例を
示す回路図である。

【図７】本発明にかかる波形発生回路の第７の実施例を
示す回路図である。

【図８】本発明にかかる波形発生回路の第８の実施例を
示す回路図である。

【図９】本発明にかかる波形発生回路の第９の実施例を
示す回路図である。

【図１０】本発明にかかる波形発生回路の第１０の実施
例を示す回路図である。

【図１１】本発明の第１の実施例の動作原理説明図であ
る。

【図１２】本発明の第１の実施例の動作原理説明図であ
る。

【図１３】本発明の第１の実施例の動作原理を説明する
ための波形図である。

【図１４】本発明の第５の実施例の動作原理を説明する
ための波形図である。

【図１５】本発明にかかる波形発生回路の第１１の実施
例を示す回路図である。

【図１６】本発明にかかる波形発生回路の第１２の実施
例を示す回路図である。

【図１７】本発明にかかる波形発生回路の第１３の実施
例を示す回路図である。

【図１８】本発明にかかる波形発生回路の第１４の実施
例を示す回路図である。

【図１９】本発明にかかる波形発生回路の第１５の実施
例を示す回路図である。

【図２０】本発明にかかる波形発生回路の第１６の実施
例を示す回路図である。

【図２１】本発明にかかる波形発生回路の第１７の実施
例を示す回路図である。

【図２２】本発明にかかる波形発生回路の第１８の実施
例を示す回路図である。

【図２３】本発明にかかる波形発生回路の第１９の実施
例を示す回路図である。

【図２４】本発明にかかる波形発生回路の第２０の実施
例を示す回路図である。

【図２５】本発明にかかる波形発生回路の第２１の実施
例を示す回路図である。

【図２６】本発明の第２１の実施例の要素回路図であ
る。

【図２７】本発明にかかる波形発生回路の第２２の実施
例を示す回路図である。

【図２８】本発明にかかる波形発生回路の第２３の実施
例を示す回路図である。

【図２９】本発明の第２１の実施例の動作原理を説明す
る図である。

【図３０】本発明の第２１の実施例の要素回路の動作原
理の説明図である。

【図３１】本発明の第２１の実施例の要素回路のタイミ
ングダイアグラムである。

【図３２】本発明の第２１の実施例の第一，第二の要素
の組に関するタイミングダイアグラムである。

【図３３】本発明の第２１の実施例の変形例を示す図で
ある。

【図３４】本発明の第２１の実施例の変形例を示す図で
ある。

【図３５】本発明の第２１の実施例の動作の要素回路数
に応じた計算結果を示す図である。

【図３６】本発明の第２１の実施例の動作の要素回路数
に応じた計算結果を示す図である。

【図３７】本発明の第２１の実施例の動作の要素回路数
に応じた計算結果を示す図である。

【図３８】本発明の第２１の実施例の動作の要素回路数
に応じた計算結果を示す図である。

【図３９】本発明の第２１の実施例の動作の計算結果を
示す図である。

【図４０】本発明の第２２の実施例の動作の計算結果を
示す図である。

【図４１】本発明の第２３の実施例の動作の計算結果を
示す図である。

【図４２】本発明の第２１〜２３の実施例の動作の計算
結果を示す図である。

【図４３】本発明の各実施例を抽象化して技術思想を示
した回路図である。

【図４４】従来の波形発生回路の一例を示す回路図であ
る。

【図４５】図４４の従来の波形発生回路の動作を説明す
るための図である。

【図４６】図４４の従来の波形発生回路の動作を説明す
るための図である。

【図４７】図４４の従来の波形発生回路の動作を説明す
るための図である。

【符号の説明】

１ 第一の負性微分抵抗素子 ２ 第二の負性微分抵抗素子 ３ 第一の電界効果トランジスタ（ＦＥＴ） ４ 第二の電界効果トランジスタ ５ 第三の負性微分抵抗素子 ６ 第四の負性微分抵抗素子 ７ 第三の電界効果トランジスタ ８ 第四の電界効果トランジスタ ９ 第五の電界効果トランジスタ １０ 第一の抵抗体 １１ レベルシフトダイオード １２ 負荷としての電界効果トランジスタ特性（ゲート
電位：Ｈ） １３ 負荷としての電界効果トランジスタ特性（ゲート
電位：Ｌ） １４ 第二の抵抗体 １５ 第六の電界効果トランジスタ １６ 第七の電界効果トランジスタ １７ 第三の抵抗体 ２０ 第一の要素回路 ２１ 第二の要素回路 ２１′ 第四の要素回路 ２２ 第一の要素回路 ２３ 第二の要素回路 ２３′ 第四の要素回路 ２４ 第一の要素回路 ２４′ 第三の要素回路 ２５ 第二の要素回路 ２６ 反転要素回路 ２７ 第一の負性微分抵抗素子 ２８ 第二の負性微分抵抗素子 ２９ 電界効果トランジスタ ３０ 接地 ３１ コレクタ電極 ３２ 第一の要素回路の入力 ３２′ 第三の要素回路の入力 ３３ 第一の要素回路の出力 ３３′ 第三の要素回路の出力 ３４ 第一の要素回路 ３５ 第三の要素回路 ３６ 第一の要素回路のドライバ部分 ３７ 第一の要素回路のロード部分 ３８ ドライバ部の電流電圧特性（入力：高電位） ３９ ロード部の電流電圧特性 ４０ ドライバ部の電流電圧特性（入力：低電位） ４１ 要素回路の動作点（印加電圧：低電位） ４２ 要素回路の動作点（印加電圧：過大） ４３ 要素回路の第一の動作点（印加電圧：高電位） ４４ 要素回路の第二の動作点（印加電圧：高電位） ４５ 要素回路の動作点（初期値） ４６ 要素回路の動作点（低電位） ４７ 要素回路の動作点（高電位） ４８ ロード部の電流電圧特性 ４９ ロード部の電流電圧特性 ５０ ロード部の電流電圧特性 ５１ ロード部の電流電圧特性 ５２ ロード部の電流電圧特性 ５３ 動作点（低電位Ｌ） ５４ 動作点（低電位Ｌ） ５５ 動作点（低電位Ｌ） ５６ 動作点（低電位Ｌ） ５７ 動作点 ５８ 動作点（高電位Ｈ） ５９ 動作点（高電位Ｈ） ６０ 動作点（高電位Ｈ） ６１ 動作点（高電位Ｈ） ６２ 第二の要素回路の入力 ６３ 第二の要素回路の出力 ６４ 第一の要素回路 ６５ 第二の要素回路 ６６ クロック（第一の電源）の立ち上がり ６７ クロック（第二の電源）の立ち上がり ６８ クロック（第二の電源）の立ち上がり ６９ クロック（第一の電源）の立ち上がり ７０ 第一の要素回路 ７１ 第四の要素回路 ７２ 第一の要素回路 ７３ 第二の要素回路 ７４ 第三の要素回路 ７５ 第二の要素回路 ７６ 反転要素回路 ７７ 第一の部分回路 ７８ 第一の部分回路の電源端子 ７９ 第一の部分回路の入力端子 ８０ 第一の部分回路の出力端子 ８１ 第二の部分回路 ８２ 第二の部分回路の電源端子 ８３ 第二の部分回路の入力端子 ８４ 第二の部分回路の出力端子 １０１ 出力バッファ １０２ ＡＮＤ回路 １０３ ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−273608（ＪＰ，Ａ) 特開 平６−177402（ＪＰ，Ａ) 特開 平８−79022（ＪＰ，Ａ) 特開 昭62−12211（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/313 H03K 17/56 H03K 19/08

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】 電源端子，接地端子，入力端子，出力端
   子を各々１つずつ有し、かつ、電源端子への印加電圧が
   低電位（Ｌ）の場合には、入力によらず低電位を出力
   し、また、電源端子への印加電圧が高電位（Ｈ）の場合
   には、電源端子への印加電圧が低電位（Ｌ）から高電位
   （Ｈ）に変化する時点での入力信号の反転信号が出力さ
   れ、電源端子への印加電圧が高電位の間は、入力信号が
   変化しても出力電位は変化しない第一の部分回路と、 電源端子，接地端子，入力端子，出力端子を各々１つず
   つ有し、かつ、電源端子への印加電圧が低電位（Ｌ）の
   場合には、入力によらず低電位を出力し、また、電源端
   子への印加電圧が高電位（Ｈ）の場合には、電源端子へ
   の印加電圧が低電位（Ｌ）から高電位（Ｈ）に変化する
   時点での入力信号に等しい信号が出力され、電源端子へ
   の印加電圧が高電位の間は、入力信号が変化しても出力
   電位は変化しない第二の部分回路と、 各々１つの電源端子，接地端子，入力端子，出力端子を
   有し、電源端子が１つの固定電源に接続され、また、入
   力端子に印加された信号の反転信号が出力端子から出力
   される反転要素回路と、 振動電圧を出力する第一の電源と、該第一の電源とは逆
   位相の振動電圧を出力する第二の電源よりなり、 前記第一および第二の部分回路のうち、電源端子を前記
   第一の電源に接続したものを、それぞれ第一および第三
   の要素回路とし、また、前記第一および第二の部分回路
   のうち、電源端子を前記第二の電源に接続したものを、
   それぞれ第二および第四の要素回路とし、前記第一と第
   三の要素回路の合計と、第二と第四の要素回路の合計を
   同数とし、かつ、第一，第二の要素回路と反転要素回路
   の合計を奇数とし、 各々の第一の要素回路の出力端子を第二，第四の要素回
   路の入力端子または反転要素回路の入力端子のいずれか
   一つと結合し、 各々の第三の要素回路の出力端子を第二，第四の要素回
   路の入力端子または反転要素回路の入力端子のいずれか
   一つと結合し、 各々の第二の要素回路の出力端子を第一，第三の要素回
   路の入力端子または反転要素回路の入力端子のいずれか
   一つと結合し、 各々の第四の要素回路の出力端子を第一，第三の要素回
   路の入力端子または反転要素回路の入力端子のいずれか
   一つと結合し、 各々の反転要素回路の出力端子は、他の反転要素回路ま
   たは、第一，第二，第三，第四の要素回路の入力端子の
   いずれか一つと結合し、 要素回路、または反転要素回路のいずれか一つの出力端
   子の電位を出力とするか、あるいは複数の要素回路の出
   力の論理演算結果を出力とするか、または複数の反転要
   素回路の出力の論理演算結果を出力とするか、または要
   素回路の出力端子と反転要素回路の出力端子を含む複数
   の出力端子の電位の論理演算結果を出力とすることを特
   徴とする波形発生回路。
2. 【請求項２】 第一の負性微分抵抗素子のエミッタ電極
   を接地し、第一の負性微分抵抗素子のコレクタ電極を第
   二の負性微分抵抗素子のエミッタ電極と繋ぎ、また、第
   二の負性微分抵抗素子のコレクタ電極を第一の電極に繋
   ぎ、かつ、第一の電界効果トランジスタのソースおよび
   ドレイン電極を、それぞれ第一の負性微分抵抗素子のエ
   ミッタ電極およびコレクタ電極に繋ぎ、該第一の電界効
   果トランジスタのゲート電極を入力端子とし、また、前
   記第一および第二の負性微分抵抗素子の接続点を出力端
   子とする（Ｎ＋１）個（Ｎは０以上の自然数）の第一の
   要素回路と、 前記第一の要素回路と同様な構成を持ち、前記第二の負
   性微分抵抗素子のコレクタ電極を第一の電源に接続する
   代わりに第二の電源に繋いだ（Ｎ＋１）個の第二の要素
   回路と、 第二の電界効果トランジスタのソース電極を接地し、該
   第二の電界効果トランジスタのドレイン端子を第一の抵
   抗体の一端に繋ぎ、また、該抵抗体の他端を第三の電源
   に接続した１つの反転要素回路とよりなり、 前記第一の要素回路を２ｋ（ｋは０以上かつＮ−１以下
   の整数）番目、また、第二の要素回路を（２ｋ＋１）番
   目と交互に配置し、 前記２ｋ番目の第一の要素回路の出力端子を、（２ｋ＋
   １）番目の第二の要素回路の入力端子に接続し、かつ、
   （２ｋ＋１）番目の第二の要素回路の出力端子を、２
   （ｋ＋１）番目の第一の要素回路の入力端子に接続し、
   （２Ｎ＋１）番目の第二の要素回路の出力端子を、前記
   反転要素の入力端子に接続し、該反転要素回路の出力端
   子は、０番目の第一の要素回路の入力端子と接続し、 前記第一または第二の要素回路、あるいは反転要素回路
   のいずれか１つの出力端子の電位を出力とするか、ある
   いは複数の要素回路の出力の論理演算結果を出力とする
   か、または、要素回路の出力端子と反転要素回路の出力
   端子を含む複数の出力端子の電位の論理演算結果を出力
   とすることを特徴とする波形発生回路。
3. 【請求項３】 第一の負性微分抵抗素子のエミッタ電極
   を接地し、第二の負性微分抵抗素子のコレクタを第一の
   電源に繋ぎ、第一の負性微分抵抗素子のコレクタ電極と
   第二の負性微分抵抗素子のエミッタ電極を繋ぎ、電界効
   果トランジスタのソース電極，ドレイン電極を、各々、
   第一の負性微分抵抗素子のエミッタ電極，コレクタ電極
   に繋ぎ、該電界効果トランジスタのゲートを入力とし、
   該第一の負性微分抵抗素子のコレクタ電位を出力とする
   回路を第一の要素回路とし、 第一の負性微分抵抗素子のエミッタ電極を接地し、第二
   の負性微分抵抗素子のコレクタを第一の電源に繋ぎ、第
   一の負性微分抵抗素子のコレクタ電極と第二の負性微分
   抵抗素子のエミッタ電極を繋ぎ、電界効果トランジスタ
   のソース電極，ドレイン電極を、各々、第二の負性微分
   抵抗素子のエミッタ電極，コレクタ電極に繋ぎ、該電界
   効果トランジスタのゲートを入力とし、該第一の負性微
   分抵抗素子のコレクタ電位を出力とする回路を第三の要
   素回路とし、 前記第一の要素回路と同様な構成を持ち、第二の負性微
   分抵抗素子のコレクタ電極を第一の電極に接続する代わ
   りに第二の電源に繋いで第二の要素回路とし、 前記第三の要素回路と同様な構成を持ち、第二の負性微
   分抵抗素子のコレクタ電極を第一の電源に接続する代わ
   りに第二の電源に繋いで第四の要素回路とし、 第二の電界効果トランジスタのソース電極を接地し、該
   第二の電界効果トランジスタのドレイン端子を第一の抵
   抗体の一端に繋ぎ、また、該抵抗体の他端を第三の電源
   に接続して反転要素回路とし、 前記第一，第二，第三，第四の要素回路、および反転要
   素回路を含む回路であって、 第一の要素回路の個数と第三の要素回路の個数の和は、
   第二の要素回路の個数と第四の要素回路の個数の和と等
   しく、 第二，第四の要素回路、および反転要素回路の個数の総
   和は奇数であり、 各々の第一の要素回路の出力は、第二または第四の要素
   回路または反転要素回路の入力の一つと結合し、各々の
   第二の要素回路の出力は、第一または第三の要素回路ま
   たは反転要素回路の入力の一つと結合し、各々の第三の
   要素回路の出力は、第二または第四の要素回路または反
   転要素回路の入力の一つと結合し、各々の第四の要素回
   路の出力は、第一または第三の要素回路または反転要素
   回路の入力の一つと結合し、反転要素回路の出力は第
   一，第二，第三，第四の要素回路、または他の反転要素
   回路の入力と結合し、 要素回路、または反転要素回路のいずれか一つの出力端
   子の電位を出力とするか、あるいは複数の要素回路の出
   力の論理演算結果を出力とするか、または複数の反転要
   素回路の出力の論理演算結果を出力とするか、または要
   素回路と反転要素回路を含む複数の出力端子の電位の論
   理演算結果を出力とすることを特徴とする波形発生回
   路。
4. 【請求項４】 第一の負性微分抵抗素子のエミッタ電極
   を接地し、第二の負性微分抵抗素子のコレクタを第一の
   電源に繋ぎ、第一の負性微分抵抗素子のコレクタ電極と
   第二の負性微分抵抗素子のエミッタ電極を繋ぎ、電界効
   果トランジスタのソース電極，ドレイン電極を、各々、
   第一の負性微分抵抗素子のエミッタ電極，コレクタ電極
   に繋ぎ、該電界効果トランジスタのゲートを入力とし、
   該第一の負性微分抵抗素子のコレクタ電位を出力とする
   回路を第一の要素回路とし、 第一の負性微分抵抗素子のエミッタ電極を接地し、第二
   の負性微分抵抗素子のコレクタを第一の電源に繋ぎ、第
   一の負性微分抵抗素子のコレクタ電極と第二の負性微分
   抵抗素子のエミッタ電極を繋ぎ、電界効果トランジスタ
   のソース電極，ドレイン電極を、各々、第二の負性微分
   抵抗素子のエミッタ電極，コレクタ電極に繋ぎ、該電界
   効果トランジスタのゲートを入力とし、該第一の負性微
   分抵抗素子のコレクタ電位を出力とする回路を第三の要
   素回路とし、 第二の要素回路を、第一の要素回路において第二の負性
   微分抵抗素子のコレクタを第二の電源に繋げることを除
   いて第一の要素回路と同一の回路とし、 第四の要素回路を、第三の要素回路において第二の負性
   微分抵抗素子のコレクタを第二の電源に繋げることを除
   いて第二の要素回路と同一の回路としたとき、 第一，第二，第三，第四の要素回路を含む回路におい
   て、 第一の要素回路の個数と第三の要素回路の個数の和は、
   第二の要素回路の個数と第四の要素回路の個数の和と等
   しく、 第三，第四の要素回路の個数総和は奇数であり、 各々の第一の要素回路の出力は、第二または第四の要素
   回路の入力の一つと結合し、各々の第二の要素回路の出
   力は、第一または第三の要素回路の入力の一つと結合
   し、各々の第三の要素回路の出力は、第二または第四の
   要素回路の入力の一つと結合し、各々の第四の要素回路
   の出力は、第一または第三の要素回路の入力の一つと結
   合し、 要素回路のいずれか一つの出力端子の電位を出力とする
   か、あるいは複数の要素回路の出力の論理演算結果を出
   力とすることを特徴とする波形発生回路。
5. 【請求項５】 請求項１，２，３，４のいずれかに記載
   の波形発生回路の複数個組み合わせ、それらの出力、あ
   るいは、それらに含まれる要素回路の出力の論理演算結
   果を出力とする波形発生回路。
6. 【請求項６】 請求項２，３，５のいずれかに記載の波
   形発生回路において、第一の抵抗体と第三の電源の間
   に、レベルシフタ回路を挿入したことを特徴とする波形
   発生回路。
7. 【請求項７】 請求項２乃至６のいずれかに記載の波形
   発生回路において、前記第一の電源には第一の振動電圧
   が、また、第二の電源には前記第一の振動電圧とは逆位
   相の第二の振動電圧が印加されることを特徴とする波形
   発生回路。
8. 【請求項８】 前記第一および第二の振動電圧は、ドレ
   イン電極が前記第三の電源に接続され、かつ、それぞれ
   逆位相のクロック信号がゲート電極に印加された電界効
   果トランジスタのソース電極の電位として与えられるこ
   とを特徴とする請求項７記載の波形発生回路。
9. 【請求項９】 第一の負性微分抵抗素子のエミッタ電極
   を接地し、第一の負性微分抵抗素子のコレクタ電極を第
   二の負性微分抵抗素子のエミッタ電極と繋ぎ、第二の負
   性微分抵抗素子のコレクタ電極を第一の電界効果トラン
   ジスタのソース電極と繋ぎ、第一の電界効果トランジス
   タのドレイン電極を電源に繋ぎ、第二の電界効果トラン
   ジスタのソース電極を第一の負性微分抵抗素子のエミッ
   タ電極と繋ぎ、第二の電界効果トランジスタのドレイン
   電極を第一の負性微分抵抗素子のコレクタ電極と繋ぎ、 第三の負性微分抵抗素子のエミッタ電極を接地し、第三
   の負性微分抵抗素子のコレクタ電極を第四の負性微分抵
   抗素子のエミッタ電極と繋ぎ、第四の負性微分抵抗素子
   のコレクタ電極を第三の電界効果トランジスタのソース
   電極と繋ぎ、第三の電界効果トランジスタのドレイン電
   極を電源に繋ぎ、第四の電界効果トランジスタのソース
   電極を第三の負性微分抵抗素子のエミッタ電極と繋ぎ、
   第四の電界効果トランジスタのドレイン電極を第三の負
   性微分抵抗素子のコレクタ電極と繋ぎ、 第五の電界効果トランジスタのソース電極を接地し、第
   五の電界効果トランジスタのドレイン電極を第一の抵抗
   体の一端に繋ぎ、第一の抵抗体の他端を電源に繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
   果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
   抗素子のコレクタ電極と第五の電界効果トランジスタの
   ゲート電極を繋ぎ、第五の電界効果トランジスタのドレ
   イン電極を第二の電界効果トランジスタのゲート電極に
   繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
   を、第三の電界効果トランジスタのゲート電極に該入力
   信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、または
   第三の負性微分抵抗素子のコレクタ電極の電位、または
   第五の電界効果トランジスタのドレイン電極の電位を出
   力信号とすることを特徴とする波形発生回路。
10. 【請求項１０】 第一の負性微分抵抗素子のエミッタ電
    極を接地し、第一の負性微分抵抗素子のコレクタ電極を
    第二の負性微分抵抗素子のエミッタ電極と繋ぎ、第二の
    負性微分抵抗素子のコレクタ電極を第一の電界効果トラ
    ンジスタのソース電極と繋ぎ、第一の電界効果トランジ
    スタのドレイン電極を電源に繋ぎ、第二の電界効果トラ
    ンジスタのソース電極を第二の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第二の電界効果トランジスタのドレイ
    ン電極を第二の負性微分抵抗素子のコレクタ電極と繋
    ぎ、 第三の負性微分抵抗素子のエミッタ電極を接地し、第三
    の負性微分抵抗素子のコレクタ電極を第四の負性微分抵
    抗素子のエミッタ電源と繋ぎ、第四の負性微分抵抗素子
    のコレクタ電極を第三の電界効果トランジスタのソース
    電極と繋ぎ、第三の電界効果トランジスタのドレイン電
    極を電源に繋ぎ、第四の電界効果トランジスタのソース
    電極を第四の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第四の電界効果トランジスタのドレイン電極を第四の負
    性微分抵抗素子のコレクタ電極と繋ぎ、 第五の電界効果トランジスタのソース電極を接地し、第
    五の電界効果トランジスタのドレイン電極を第一の抵抗
    体の一端に繋ぎ、第一の抵抗体の他端を電源に繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
    果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極と第五の電界効果トランジスタの
    ゲート電極を繋ぎ、第五の電界効果トランジスタのドレ
    イン電極を第二の電界効果トランジスタのゲート電極に
    繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
    を、第三の電界効果トランジスタのゲート電極に該入力
    信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、また
    は、第三の負性微分抵抗素子のコレクタ電極の電位、ま
    たは第五の電界効果トランジスタのドレイン電極の電位
    を出力信号とすることを特徴とする波形発生回路。
11. 【請求項１１】 請求項９または１０に記載の波形発生
    回路において、第一の抵抗体と電源の間にレベルシフタ
    回路を挿入したことを特徴とする波形発生回路。
12. 【請求項１２】 第一の負性微分抵抗素子のエミッタ電
    極を接地し、第一の負性微分抵抗素子のコレクタ電極を
    第二の負性微分抵抗素子のエミッタ電極と繋ぎ、第二の
    負性微分抵抗素子のコレクタ電極を第一の電界効果トラ
    ンジスタのソース電極と繋ぎ、第一の電界効果トランジ
    スタのドレイン電極を電源に繋ぎ、第二の電界効果トラ
    ンジスタのソース電極を第一の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第二の電界効果トランジスタのドレイ
    ン電極を第一の負性微分抵抗素子のコレクタ電極と繋
    ぎ、 第三の負性微分抵抗素子のエミッタ電極を接地し、第三
    の負性微分抵抗素子のコレクタ電極を第四の負性微分抵
    抗素子のエミッタ電源と繋ぎ、第四の負性微分抵抗素子
    のコレクタ電極を第三の電界効果トランジスタのソース
    電極と繋ぎ、第三の電界効果トランジスタのドレイン電
    極を電源に繋ぎ、第四の電界効果トランジスタのソース
    電極を第四の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第四の電界効果トランジスタのドレイン電極を第四の負
    性微分抵抗素子のコレクタ電極と繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
    果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極と第二の電界効果トランジスタの
    ゲート電極を繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
    を、第三の電界効果トランジスタのゲート電極に該入力
    信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、または
    第三の負性微分抵抗素子のコレクタ電極の電位を出力信
    号とすることを特徴とする波形発生回路。
13. 【請求項１３】 第一の電界効果トランジスタのソース
    電極を接地し、第一の電界効果トランジスタのドレイン
    電極を第一の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第一の負性微分抵抗素子のコレクタ電極を第二の負性微
    分抵抗素子のエミッタ電極と繋ぎ、第二の負性微分抵抗
    素子のコレクタ電極を電源に繋ぎ、第二の電界効果トラ
    ンジスタのソース電極を第一の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第二の電界効果トランジスタのドレイ
    ン電極を第一の負性微分抵抗素子のコレクタ電極と繋
    ぎ、 第三の電界効果トランジスタのソース電極を接地し、第
    三の電界効果トランジスタのドレイン電極を第三の負性
    微分抵抗素子のエミッタ電極と繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極を第四の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第四の負性微分抵抗素子のコレクタ電
    極を電源に繋ぎ、第四の電界効果トランジスタのソース
    電極を第三の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第四の電界効果トランジスタのドレイン電極を第三の負
    性微分抵抗素子のコレクタ電極と繋ぎ、 第五の電界効果トランジスタのソース電極を接地し、第
    五の電界効果トランジスタのドレイン電極を第一の抵抗
    体の一端に繋ぎ、第一の抵抗体の他端を電源に繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
    果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極と第五の電界効果トランジスタの
    ゲート電極を繋ぎ、第五の電界効果トランジスタのドレ
    イン電極を第二の電界効果トランジスタのゲート電極に
    繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
    を、第三の電界効果トランジスタのゲート電極に該入力
    信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、または
    第三の負性微分抵抗素子のコレクタ電極の電位、または
    第五の電界効果トランジスタのドレイン電極の電位を出
    力信号とすることを特徴とする波形発生回路。
14. 【請求項１４】 第一の電界効果トランジスタのソース
    電極を接地し、第一の電界効果トランジスタのドレイン
    電極を第一の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第一の負性微分抵抗素子のコレクタ電極を第二の負性微
    分抵抗素子のエミッタ電極と繋ぎ、第二の負性微分抵抗
    素子のコレクタ電極を電源に繋ぎ、第二の電界効果トラ
    ンジスタのソース電極を第二の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第二の電界効果トランジスタのドレイ
    ン電極を第二の負性微分抵抗素子のコレクタ電極と繋
    ぎ、 第三の電界効果トランジスタのソース電極を接地し、第
    三の電界効果トランジスタのドレイン電極を第三の負性
    微分抵抗素子のエミッタ電極と繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極を第四の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第四の負性微分抵抗素子のコレクタ電
    極を電源に繋ぎ、第四の電界効果トランジスタのソース
    電極を第四の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第四の電界効果トランジスタのドレイン電極を第四の負
    性微分抵抗素子のコレクタ電極と繋ぎ、 第五の電界効果トランジスタのソース電極を接地し、第
    五の電界効果トランジスタのドレイン電極を第一の抵抗
    体の一端に繋ぎ、第一の抵抗体の他端を電源に繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
    果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極と第五の電界効果トランジスタの
    ゲート電極を繋ぎ、第五の電界効果トランジスタのドレ
    イン電極を第二の電界効果トランジスタのゲート電極に
    繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
    を、第三の電界効果トランジスタのゲート電極に該入力
    信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、または
    第三の負性微分抵抗素子のコレクタ電極の電位、または
    第五の電界効果トランジスタのドレイン電極の電位を出
    力信号とすることを特徴とする波形発生回路。
15. 【請求項１５】 請求項１３または１４に記載の波形発
    生回路において、第五の電界効果トランジスタのソース
    電極と接地電極の間にレベルシフタ回路を挿入したこと
    を特徴とする波形発生回路。
16. 【請求項１６】 第一の電界効果トランジスタのソース
    電極を接地し、第一の電界効果トランジスタのドレイン
    電極を第一の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第一の負性微分抵抗素子のコレクタ電極を第二の負性微
    分抵抗素子のエミッタ電極と繋ぎ、第二の負性微分抵抗
    素子のコレクタ電極を電源に繋ぎ、第二の電界効果トラ
    ンジスタのソース電極を第一の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第二の電界効果トランジスタのドレイ
    ン電極を第一の負性微分抵抗素子のコレクタ電極と繋
    ぎ、 第三の電界効果トランジスタのソース電極を接地し、第
    三の電界効果トランジスタのドレイン電極を第三の負性
    微分抵抗素子のエミッタ電極と繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極を第四の負性微分抵抗素子のエミ
    ッタ電極と繋ぎ、第四の負性微分抵抗素子のコレクタ電
    極を電源に繋ぎ、第四の電界効果トランジスタのソース
    電極を第四の負性微分抵抗素子のエミッタ電極と繋ぎ、
    第四の電界効果トランジスタのドレイン電極を第四の負
    性微分抵抗素子のコレクタ電極と繋ぎ、 第一の負性微分抵抗素子のコレクタ電極と第四の電界効
    果トランジスタのゲート電極を繋ぎ、第三の負性微分抵
    抗素子のコレクタ電極と第二の電界効果トランジスタの
    ゲート電極を繋ぎ、 第一の電界効果トランジスタのゲート電極に入力信号
    を、第三の電界効果トランジスタのゲート電極に該入力
    信号を反転した信号を入力し、 第一の負性微分抵抗素子のコレクタ電極の電位、または
    第三の負性微分抵抗素子のコレクタ電極の電位を出力信
    号とすることを特徴とする波形発生回路。
17. 【請求項１７】 請求項９乃至１２のいずれかに記載の
    波形発生回路において、第一の電界効果トランジスタ、
    および第三の電界効果トランジスタを除去し、第二の抵
    抗体の一端を接地し、第二の抵抗体の他端を第六の電界
    効果トランジスタのソース電極と繋ぎ、第六の電界効果
    トランジスタのドレイン電極を電源と繋ぎ、第七の電界
    効果トランジスタのソース電極を接地し、第七の電界効
    果トランジスタのドレイン電極を第三の抵抗体の一端と
    繋ぎ、第三の抵抗体の他端を電源と繋ぎ、第六の電界効
    果トランジスタのゲート電極を第七の電界効果トランジ
    スタのゲート電極と繋ぎ、 第二の負性微分抵抗素子のコレクタ電極を第六の電界効
    果トランジスタのソース電極と繋ぎ、第四の負性微分抵
    抗素子のコレクタ電極を第七の電界効果トランジスタの
    ドレイン電極に繋ぎ、 第六の電界効果トランジスタのゲート電極、および第七
    の電界効果トランジスタのゲート電極に入力信号を入力
    することを特徴とする波形発生回路。
18. 【請求項１８】 請求項１３乃至１６のいずれかに記載
    の波形発生回路において、第二の抵抗体の一端を接地
    し、第二の抵抗体の他端を第六の電界効果トランジスタ
    のソース電極と繋ぎ、第六の電界効果トランジスタのド
    レイン電極を電源と繋ぎ、第七の電界効果トランジスタ
    のソース電極を接地し、第七の電界効果トランジスタの
    ドレイン電極を第三の抵抗体の一端と繋ぎ、第三の抵抗
    体の他端を電源と繋ぎ、第六の電界効果トランジスタの
    ゲート電極と第七の電界効果トランジスタのゲート電極
    を繋ぎ、 第一の電界効果トランジスタ、および第三の電界効果ト
    ランジスタを除去し、第一の負性微分抵抗素子のエミッ
    タ電極を第七の電界効果トランジスタのドレイン電極と
    繋ぎ、第三の負性微分抵抗素子のエミッタ電極を第六の
    電界効果トランジスタのソース電極に繋ぎ、 第六の電界効果トランジスタのゲート電極、および第七
    の電界効果トランジスタのゲート電極に入力信号を入力
    することを特徴とする波形発生回路。
19. 【請求項１９】 請求項２乃至１８のいずれかに記載の
    波形発生回路において、負性微分抵抗素子として共鳴ト
    ンネルダイオードを用いることを特徴とする波形発生回
    路。
20. 【請求項２０】 請求項１９記載の波形発生回路におい
    て、前記共鳴トンネルダイオードが、ＩｎＧａＡｓ／Ａ
    ｌＡｓ系の共鳴トンネルダイオードであることを特徴と
    する波形発生回路。
21. 【請求項２１】 請求項２乃至１８のいずれかに記載の
    波形発生回路において、負性微分抵抗素子としてエキサ
    ダイオードを用いることを特徴とする波形発生回路。
22. 【請求項２２】 請求項２乃至２１のいずれかに記載の
    波形発生回路において、前記電界効果トランジスタが、
    ＩｎＧａＡｓ／ＡｌＡｓ系のヘテロ接合電界効果トラン
    ジスタであることを特徴とする波形発生回路。
23. 【請求項２３】 請求項２乃至２１のいずれかに記載の
    波形発生回路において、電界効果トランジスタをバイポ
    ーラトランジスタで置き換え、電界効果トランジスタの
    ソース，ゲート，ドレイン電極を、それぞれバイポーラ
    トランジスタのエミッタ，ベース，コレクタ電極で置き
    換えることを特徴とする波形発生回路。