JP2970389B2 - フリップ・フロップ回路 - Google Patents
フリップ・フロップ回路Info
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/36—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductors, not otherwise provided for
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Description
【０００１】
【産業上の利用分野】本発明は共鳴トンネル効果を用い
たフリップ・フロップ回路（Ｆｌｉｐ−ｆｌｏｐ，以下
ＦＦ回路と略する）に関わる。
たフリップ・フロップ回路（Ｆｌｉｐ−ｆｌｏｐ，以下
ＦＦ回路と略する）に関わる。
【０００２】
【従来の技術】図６は従来技術によるフリップ・フロッ
プ回路の構成図である。このようなＦＦ回路は、例え
ば、横山（Ｎ．Ｙｏｋｏｙａｍａ）と今村（Ｋ．Ｉｍａ
ｍｕｒａ）によってエレクトロニクス・レターズ（Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．）第２２巻、１２２８
頁、１９８６年に報告されている。エミッタ接地された
共鳴トンネル・ホットエレクトロン・トランジスタ（Ｒ
ｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ ｈｏｔ−ｅｌｅ
ｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ，以下ＲＨＥＴと略
する）ＲＨＥＴ0 の、ベース電極は入力抵抗Ｒin0 を介
して入力端子に接続され、コレクタ電極は負荷抵抗ＲL0
を介して電圧源（電源電位ＶCC0 ）に接続されている。
更に、ＲL0とコレクタ端子の結節点は出力端子に接続さ
れている。ここで、ＲＨＥＴ0 はベース電流ＩB0がベー
ス−エミッタ電圧ＶBE0 に対して微分負性抵抗を有する
が、コレクタ電流ＩC0はＶBE0 に対して微分負性抵抗を
示さないように設計されている。ＩB0がＶBE0 に対して
微分負性抵抗を有するため、入力端子のバイアス電位Ｖ
in0 を適当に設定すると、Ｖin0 に対してＶBE0 が低電
圧になる状態（状態Ａ0 ）とＶBE0 が高電圧になる状態
（状態Ｂ0 ）を有する双安定状態になる。状態Ａ0 と状
態Ｂ0 は入力端子に正または負の電圧パルスを加えるこ
とによりスイッチングが可能である。また、ＩC0はＶ
BE0 に対して微分負性抵抗を示さずＶBE0 増加と共にＩ
C0が単調増加するので、状態がＡ0 であるかＢ0 である
かは出力端子の電位Ｖout0により読み出すことが出来、
ＦＦ動作が実現される。このような回路の特徴は、共鳴
トンネル効果を利用することにより、少ない素子数でＦ
Ｆ動作を実現できることである。
プ回路の構成図である。このようなＦＦ回路は、例え
ば、横山（Ｎ．Ｙｏｋｏｙａｍａ）と今村（Ｋ．Ｉｍａ
ｍｕｒａ）によってエレクトロニクス・レターズ（Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．）第２２巻、１２２８
頁、１９８６年に報告されている。エミッタ接地された
共鳴トンネル・ホットエレクトロン・トランジスタ（Ｒ
ｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ ｈｏｔ−ｅｌｅ
ｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ，以下ＲＨＥＴと略
する）ＲＨＥＴ0 の、ベース電極は入力抵抗Ｒin0 を介
して入力端子に接続され、コレクタ電極は負荷抵抗ＲL0
を介して電圧源（電源電位ＶCC0 ）に接続されている。
更に、ＲL0とコレクタ端子の結節点は出力端子に接続さ
れている。ここで、ＲＨＥＴ0 はベース電流ＩB0がベー
ス−エミッタ電圧ＶBE0 に対して微分負性抵抗を有する
が、コレクタ電流ＩC0はＶBE0 に対して微分負性抵抗を
示さないように設計されている。ＩB0がＶBE0 に対して
微分負性抵抗を有するため、入力端子のバイアス電位Ｖ
in0 を適当に設定すると、Ｖin0 に対してＶBE0 が低電
圧になる状態（状態Ａ0 ）とＶBE0 が高電圧になる状態
（状態Ｂ0 ）を有する双安定状態になる。状態Ａ0 と状
態Ｂ0 は入力端子に正または負の電圧パルスを加えるこ
とによりスイッチングが可能である。また、ＩC0はＶ
BE0 に対して微分負性抵抗を示さずＶBE0 増加と共にＩ
C0が単調増加するので、状態がＡ0 であるかＢ0 である
かは出力端子の電位Ｖout0により読み出すことが出来、
ＦＦ動作が実現される。このような回路の特徴は、共鳴
トンネル効果を利用することにより、少ない素子数でＦ
Ｆ動作を実現できることである。
【０００３】
【発明が解決しようとする課題】このようなＦＦ回路に
は、ベース電流がベース−エミッタ電圧に対して微分負
性抵抗を有するが、コレクタ電流はベース−エミッタ電
圧に対して微分負性抵抗を示さないようなＲＨＥＴが必
要である。しかしながら、ＲＨＥＴはエミッタ−ベース
界面に共鳴トンネル障壁を有するため、共鳴トンネル障
壁及びコレクタ障壁の構造如何により、ベース電流だけ
でなくコレクタ電流にも微分負性抵抗が現れる場合があ
り、ＦＦ動作を実現するための所望の素子特性を得るこ
とが容易ではなかった。このように、従来技術によるＦ
Ｆ回路は、ＲＨＥＴの素子構造、動作原理が複雑で、素
子設計が容易ではなかった。また、高温ではＲＨＥＴの
電流利得が低下してしまい室温動作が困難という問題も
あった。
は、ベース電流がベース−エミッタ電圧に対して微分負
性抵抗を有するが、コレクタ電流はベース−エミッタ電
圧に対して微分負性抵抗を示さないようなＲＨＥＴが必
要である。しかしながら、ＲＨＥＴはエミッタ−ベース
界面に共鳴トンネル障壁を有するため、共鳴トンネル障
壁及びコレクタ障壁の構造如何により、ベース電流だけ
でなくコレクタ電流にも微分負性抵抗が現れる場合があ
り、ＦＦ動作を実現するための所望の素子特性を得るこ
とが容易ではなかった。このように、従来技術によるＦ
Ｆ回路は、ＲＨＥＴの素子構造、動作原理が複雑で、素
子設計が容易ではなかった。また、高温ではＲＨＥＴの
電流利得が低下してしまい室温動作が困難という問題も
あった。
【０００４】本発明の目的は、構成素子の構造がより単
純なＦＦ回路を提供することにより、素子設計を簡単に
すると共に、室温動作も可能にすることである。
純なＦＦ回路を提供することにより、素子設計を簡単に
すると共に、室温動作も可能にすることである。
【０００５】
【課題を解決するための手段】本発明によれば、コレク
タ端子が電圧源に接続されたバイポーラ・トランジスタ
のエミッタ端子はその他端子が接地された共鳴トンネル
ダイオードに接続され、前記バイポーラ・トランジスタ
のベース端子は抵抗を介して入力端子に接続されると共
に、前記エミッタ端子と前記共鳴トンネルダイオードの
結節点は出力端子に接続されたフリップ・フロップ回路
に於いて、前記ベース端子に流れ込む電流値が高レベル
の時に前記バイポーラ・トランジスタのコレクタ端子を
導通する電流値は前記共鳴トンネルダイオードのピーク
電流値を超えると共に、前記ベース端子に流れ込む電流
値が低レベルの時に前記バイポーラ・トランジスタのコ
レクタ端子を導通する電流値は前記共鳴トンネルダイオ
ードのヴァレー電流値を下回るようにしたことを特徴と
するフリップ・フロップ回路が得られる。
タ端子が電圧源に接続されたバイポーラ・トランジスタ
のエミッタ端子はその他端子が接地された共鳴トンネル
ダイオードに接続され、前記バイポーラ・トランジスタ
のベース端子は抵抗を介して入力端子に接続されると共
に、前記エミッタ端子と前記共鳴トンネルダイオードの
結節点は出力端子に接続されたフリップ・フロップ回路
に於いて、前記ベース端子に流れ込む電流値が高レベル
の時に前記バイポーラ・トランジスタのコレクタ端子を
導通する電流値は前記共鳴トンネルダイオードのピーク
電流値を超えると共に、前記ベース端子に流れ込む電流
値が低レベルの時に前記バイポーラ・トランジスタのコ
レクタ端子を導通する電流値は前記共鳴トンネルダイオ
ードのヴァレー電流値を下回るようにしたことを特徴と
するフリップ・フロップ回路が得られる。
【０００６】また、ソース端子が接地された電界効果ト
ランジスタのドレイン端子はその他端子が電圧源に接続
された共鳴トンネルダイオードに接続され、前記電界効
果トランジスタのゲート端子は入力端子に接続されると
共に、前記ドレイン端子と前記共鳴トンネルダイオード
の結節点は出力端子に接続されたフリップ・フロップ回
路に於いて、前記入力端子の電位が高レベルの時に前記
電界効果トランジスタのドレイン端子を導通する電流値
は前記共鳴トンネルダイオードのピーク電流値を超える
と共に、前記入力端子の電位が低レベルの時に前記電界
効果トランジスタのドレイン端子を導通する電流値は前
記共鳴トンネルダイオードのヴァレー電流値を下回るよ
うにしたことを特徴とするフリップ・フロップ回路が得
られる。
ランジスタのドレイン端子はその他端子が電圧源に接続
された共鳴トンネルダイオードに接続され、前記電界効
果トランジスタのゲート端子は入力端子に接続されると
共に、前記ドレイン端子と前記共鳴トンネルダイオード
の結節点は出力端子に接続されたフリップ・フロップ回
路に於いて、前記入力端子の電位が高レベルの時に前記
電界効果トランジスタのドレイン端子を導通する電流値
は前記共鳴トンネルダイオードのピーク電流値を超える
と共に、前記入力端子の電位が低レベルの時に前記電界
効果トランジスタのドレイン端子を導通する電流値は前
記共鳴トンネルダイオードのヴァレー電流値を下回るよ
うにしたことを特徴とするフリップ・フロップ回路が得
られる。
【０００７】さらに、エミッタ端子が接地されたバイポ
ーラ・トランジスタのコレクタ端子はその他端子が電圧
源に接続された共鳴トンネルダイオードに接続され、前
記バイポーラ・トランジスタのベース端子は入力端子に
接続されると共に、前記コレクタ端子と前記共鳴トンネ
ルダイオードの結節点は出力端子に接続されたフリップ
・フロップ回路に於いて、前記入力端子の電位が高レベ
ルの時に前記バイポーラ・トランジスタのコレクタ端子
を導通する電流値は前記共鳴トンネルダイオードのピー
ク電流値を超えると共に、前記入力端子の電位が低レベ
ルの時に前記バイポーラ・トランジスタのコレクタ端子
を導通する電流値は前記共鳴トンネルダイオードのヴァ
レー電流値を下回るようにしたことを特徴とするフリッ
プ・フロップ回路が得られる。
ーラ・トランジスタのコレクタ端子はその他端子が電圧
源に接続された共鳴トンネルダイオードに接続され、前
記バイポーラ・トランジスタのベース端子は入力端子に
接続されると共に、前記コレクタ端子と前記共鳴トンネ
ルダイオードの結節点は出力端子に接続されたフリップ
・フロップ回路に於いて、前記入力端子の電位が高レベ
ルの時に前記バイポーラ・トランジスタのコレクタ端子
を導通する電流値は前記共鳴トンネルダイオードのピー
ク電流値を超えると共に、前記入力端子の電位が低レベ
ルの時に前記バイポーラ・トランジスタのコレクタ端子
を導通する電流値は前記共鳴トンネルダイオードのヴァ
レー電流値を下回るようにしたことを特徴とするフリッ
プ・フロップ回路が得られる。
【０００８】
（第一の実施例）図１は本発明によるＦＦ回路の第一の
実施例の構成図である。コレクタ端子が電圧源（電圧値
ＶCC1 ）に接続されたバイポーラ・トランジスタ（Ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ，以下ＢＰＴと略す
る）Ｑ1 のエミッタ端子はその他端子が接地された共鳴
トンネルダイオード（Ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌ
ｉｎｇ ｄｉｏｄｅ，以下ＲＴＤと略する）ＲＴＤ1 に
接続され、Ｑ1 のベース端子は抵抗Ｒin1 を介して入力
端子に接続されると共に、エミッタ端子とＲＴＤ1の結
節点は出力端子に接続されている。
実施例の構成図である。コレクタ端子が電圧源（電圧値
ＶCC1 ）に接続されたバイポーラ・トランジスタ（Ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ，以下ＢＰＴと略す
る）Ｑ1 のエミッタ端子はその他端子が接地された共鳴
トンネルダイオード（Ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌ
ｉｎｇ ｄｉｏｄｅ，以下ＲＴＤと略する）ＲＴＤ1 に
接続され、Ｑ1 のベース端子は抵抗Ｒin1 を介して入力
端子に接続されると共に、エミッタ端子とＲＴＤ1の結
節点は出力端子に接続されている。
【０００９】図２はこのＦＦ回路の動作原理を説明する
電流−電圧特性図である。ＲＴＤ1のアノード電流は図
２にＩRT1 で示すような負性抵抗特性を示す。Ｑ1 のコ
レクタ電流値は、入力端子の電位Ｖin1 がバイアス値
（ベース端子に流れ込む電流Ｉin1 がバイアス値）の時
にＲＴＤ1 のピーク電流値Ｉp1とヴァレー電流値Ｉv1の
中間になり（負荷曲線Ｉ01）、Ｖinが高レベル（Ｉin1
が高レベル）の時にはＩp1を超え（負荷曲線ＩH1）、Ｖ
in1 が低レベル（Ｉin1 が低レベル）の時にはＩv1より
低くなる（負荷曲線ＩL1）ように設定されている。Ｖ
in1 がバイアス値の時にはＲＴＤ1 に加わる電圧が低い
状態Ａ1 と高い状態Ｂ1 の双安定となるが、入力端子に
高レベルパルスが入力されると状態Ｂ1 にスイッチし、
低レベルパルスが入力されると状態Ａ1 にスイッチす
る。状態がＡ1 であるかＢ1 であるかは出力端子の電位
Ｖout1によって読み出すことが出来るので、この回路は
ＦＦ動作を実現する。
電流−電圧特性図である。ＲＴＤ1のアノード電流は図
２にＩRT1 で示すような負性抵抗特性を示す。Ｑ1 のコ
レクタ電流値は、入力端子の電位Ｖin1 がバイアス値
（ベース端子に流れ込む電流Ｉin1 がバイアス値）の時
にＲＴＤ1 のピーク電流値Ｉp1とヴァレー電流値Ｉv1の
中間になり（負荷曲線Ｉ01）、Ｖinが高レベル（Ｉin1
が高レベル）の時にはＩp1を超え（負荷曲線ＩH1）、Ｖ
in1 が低レベル（Ｉin1 が低レベル）の時にはＩv1より
低くなる（負荷曲線ＩL1）ように設定されている。Ｖ
in1 がバイアス値の時にはＲＴＤ1 に加わる電圧が低い
状態Ａ1 と高い状態Ｂ1 の双安定となるが、入力端子に
高レベルパルスが入力されると状態Ｂ1 にスイッチし、
低レベルパルスが入力されると状態Ａ1 にスイッチす
る。状態がＡ1 であるかＢ1 であるかは出力端子の電位
Ｖout1によって読み出すことが出来るので、この回路は
ＦＦ動作を実現する。
【００１０】このようなＦＦ回路は図６に示すＲＨＥＴ
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。即ち、ＲＴＤのピーク電流値
とヴァレー電流値はＲＴＤの電極面積を変えることによ
り任意に決められるので、バイアス電圧、入力パルス電
圧を所望の値に設定しつつ、図２にような電流−電圧特
性を得ることが容易である。また、このＦＦ回路はＢＰ
ＴとＲＴＤによって構成されるので室温動作が可能であ
る。
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。即ち、ＲＴＤのピーク電流値
とヴァレー電流値はＲＴＤの電極面積を変えることによ
り任意に決められるので、バイアス電圧、入力パルス電
圧を所望の値に設定しつつ、図２にような電流−電圧特
性を得ることが容易である。また、このＦＦ回路はＢＰ
ＴとＲＴＤによって構成されるので室温動作が可能であ
る。
【００１１】（第二の実施例）図３は本発明によるＦＦ
回路の第二の実施例の構成図である。ソース端子が接地
された電界効果トランジスタ（Ｆｉｅｌｄ−ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ，以下ＦＥＴと略する）ＴＲ
2 のドレイン端子はその他端子が電圧源（電圧値
Ｖdd2 ）に接続されたＲＴＤ（ＲＴＤ2 ）に接続され、
ＴＲ2 のゲート端子は入力端子に接続されると共に、ド
レイン端子とＲＴＤ2 の結節点は出力端子に接続されて
いる。
回路の第二の実施例の構成図である。ソース端子が接地
された電界効果トランジスタ（Ｆｉｅｌｄ−ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ，以下ＦＥＴと略する）ＴＲ
2 のドレイン端子はその他端子が電圧源（電圧値
Ｖdd2 ）に接続されたＲＴＤ（ＲＴＤ2 ）に接続され、
ＴＲ2 のゲート端子は入力端子に接続されると共に、ド
レイン端子とＲＴＤ2 の結節点は出力端子に接続されて
いる。
【００１２】図４はこのＦＦ回路の動作原理を説明する
電流−電圧特性図である。ＲＴＤ2のアノード電流は図
４にＩRT2 で示すような負性抵抗特性を示す。ＴＲ2 の
ドレイン電流値は、入力端子の電位Ｖin2 がバイアス値
の時にＲＴＤ2 のピーク電流値Ｉp2とヴァレー電流値Ｉ
v2の中間になり（ドライバ曲線Ｉ02）、Ｖin2 が高レベ
ルの時にはＩp2を超え（ドライバ曲線ＩH2）、Ｖin2 が
低レベルの時にはＩv2より低くなる（ドライバ曲線
ＩL2）ように設定されている。Ｖin2 がバイアス値の時
にはＲＴＤ2 に加わる電圧が低い状態Ｂ2 と高い状態Ａ
2 の双安定となるが、Ｖin2 に高レベルパルスが入力さ
れると状態Ａ2 にスイッチし、低レベルパルスが入力さ
れると状態Ｂ2 にスイッチする。状態がＡ2 であるかＢ
2 であるかは出力端子の電位Ｖout2によって読み出すこ
とが出来るので、この回路はＦＦ動作を実現する。
電流−電圧特性図である。ＲＴＤ2のアノード電流は図
４にＩRT2 で示すような負性抵抗特性を示す。ＴＲ2 の
ドレイン電流値は、入力端子の電位Ｖin2 がバイアス値
の時にＲＴＤ2 のピーク電流値Ｉp2とヴァレー電流値Ｉ
v2の中間になり（ドライバ曲線Ｉ02）、Ｖin2 が高レベ
ルの時にはＩp2を超え（ドライバ曲線ＩH2）、Ｖin2 が
低レベルの時にはＩv2より低くなる（ドライバ曲線
ＩL2）ように設定されている。Ｖin2 がバイアス値の時
にはＲＴＤ2 に加わる電圧が低い状態Ｂ2 と高い状態Ａ
2 の双安定となるが、Ｖin2 に高レベルパルスが入力さ
れると状態Ａ2 にスイッチし、低レベルパルスが入力さ
れると状態Ｂ2 にスイッチする。状態がＡ2 であるかＢ
2 であるかは出力端子の電位Ｖout2によって読み出すこ
とが出来るので、この回路はＦＦ動作を実現する。
【００１３】このようなＦＦ回路は図６に示すＲＨＥＴ
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。即ち、ＲＴＤのピーク電流値
とヴァレー電流値はＲＴＤの電極面積を変えることによ
り任意に決められるので、バイアス電圧、入力パルス電
圧を所望の値に設定しつつ、図４のような電流−電圧特
性を得ることが容易である。また、このＦＦ回路はＦＥ
ＴとＲＴＤによって構成されるので室温動作が可能であ
る。
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。即ち、ＲＴＤのピーク電流値
とヴァレー電流値はＲＴＤの電極面積を変えることによ
り任意に決められるので、バイアス電圧、入力パルス電
圧を所望の値に設定しつつ、図４のような電流−電圧特
性を得ることが容易である。また、このＦＦ回路はＦＥ
ＴとＲＴＤによって構成されるので室温動作が可能であ
る。
【００１４】（第三の実施例）図５は本発明によるＦＦ
回路の第三の実施例の構成図である。エミッタ端子が接
地されたＢＰＴ（Ｑ3 ）のコレクタ端子はその他端子が
電圧源（電圧値ＶCC3）に接続されたＲＴＤ（ＲＴ
Ｄ3 ）に接続され、Ｑ3 のベース端子は入力端子に接続
されると共に、コレクタ端子とＲＴＤ3 の結節点は出力
端子に接続されている。このような回路は、ＢＰＴを電
圧制御素子として用いることにより、第二の実施例と同
様な原理に基づきＦＦ動作を実現する。
回路の第三の実施例の構成図である。エミッタ端子が接
地されたＢＰＴ（Ｑ3 ）のコレクタ端子はその他端子が
電圧源（電圧値ＶCC3）に接続されたＲＴＤ（ＲＴ
Ｄ3 ）に接続され、Ｑ3 のベース端子は入力端子に接続
されると共に、コレクタ端子とＲＴＤ3 の結節点は出力
端子に接続されている。このような回路は、ＢＰＴを電
圧制御素子として用いることにより、第二の実施例と同
様な原理に基づきＦＦ動作を実現する。
【００１５】このようなＦＦ回路は図６に示すＲＨＥＴ
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。また、このＦＦ回路はＢＰＴ
とＲＴＤによって構成されるので室温動作が可能であ
る。
で構成されたＦＦ回路と同様な機能を有するが、ＲＨＥ
Ｔのような構造の複雑な素子を必要としないので、構成
素子の設計が容易になる。また、このＦＦ回路はＢＰＴ
とＲＴＤによって構成されるので室温動作が可能であ
る。
【００１６】
【発明の効果】以上の詳細な説明から明らかなように、
本発明によれば、ＲＴＤとＢＰＴ、あるいはＲＴＤとＦ
ＥＴという単純な構成によりＦＦ回路を実現することが
でき、構成素子の設計性を向上する効果が得られると共
に、室温動作も可能になる。
本発明によれば、ＲＴＤとＢＰＴ、あるいはＲＴＤとＦ
ＥＴという単純な構成によりＦＦ回路を実現することが
でき、構成素子の設計性を向上する効果が得られると共
に、室温動作も可能になる。
【図１】本発明によるＦＦ回路の第一の実施例の構成図
である。
である。
【図２】本発明によるＦＦ回路の第一の実施例に於ける
電流−電圧特性図である。
電流−電圧特性図である。
【図３】本発明によるＦＦ回路の第二の実施例の構成図
である。
である。
【図４】本発明によるＦＦ回路の第二の実施例に於ける
電流−電圧特性図である。
電流−電圧特性図である。
【図５】本発明によるＦＦ回路の第三の実施例の構成図
である。
である。
【図６】従来技術によるＦＦ回路の実施例の構成図であ
る。
る。
Ｑ1 、Ｑ3 バイポーラ・トランジスタ ＲＴＤ1 、ＲＴＤ2 、ＲＴＤ3 共鳴トンネルダイオー
ド Ｒin1 、Ｒin0 、ＲL0 抵抗 ＴＲ2 電界効果トランジスタ ＲＨＥＴ0 共鳴トンネル・ホットエレクトロン・トラ
ンジスタ
ド Ｒin1 、Ｒin0 、ＲL0 抵抗 ＴＲ2 電界効果トランジスタ ＲＨＥＴ0 共鳴トンネル・ホットエレクトロン・トラ
ンジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 3/00
Claims (3)
- 【請求項１】コレクタ端子が電圧源に接続されたバイポ
ーラ・トランジスタのエミッタ端子はその他端子が接地
された共鳴トンネルダイオードに接続され、前記バイポ
ーラ・トランジスタのベース端子は抵抗を介して入力端
子に接続されると共に、前記エミッタ端子と前記共鳴ト
ンネルダイオードの結節点は出力端子に接続されたフリ
ップ・フロップ回路であり、前記ベース端子に流れ込む
電流値が高レベルの時に前記バイポーラ・トランジスタ
のコレクタ端子を導通する電流値は前記共鳴トンネルダ
イオードのピーク電流値を超えると共に、前記ベース端
子に流れ込む電流値が低レベルの時に前記バイポーラ・
トランジスタのコレクタ端子を導通する電流値は前記共
鳴トンネルダイオードのヴァレー電流値を下回るように
したことを特徴とするフリップ・フロップ回路。 - 【請求項２】ソース端子が接地された電界効果トランジ
スタのドレイン端子はその他端子が電圧源に接続された
共鳴トンネルダイオードに接続され、前記電界効果トラ
ンジスタのゲート端子は入力端子に接続されると共に、
前記ドレイン端子と前記共鳴トンネルダイオードの結節
点は出力端子に接続されたフリップ・フロップ回路であ
り、前記入力端子の電位が高レベルの時に前記電界効果
トランジスタのドレイン端子を導通する電流値は前記共
鳴トンネルダイオードのピーク電流値を超えると共に、
前記入力端子の電位が低レベルの時に前記電界効果トラ
ンジスタのドレイン端子を導通する電流値は前記共鳴ト
ンネルダイオードのヴァレー電流値を下回るようにした
ことを特徴とするフリップ・フロップ回路。 - 【請求項３】エミッタ端子が接地されたバイポーラ・ト
ランジスタのコレクタ端子はその他端子が電圧源に接続
された共鳴トンネルダイオードに接続され、前記バイポ
ーラ・トランジスタのベース端子は入力端子に接続され
ると共に、前記コレクタ端子と前記共鳴トンネルダイオ
ードの結節点は出力端子に接続されたフリップ・フロッ
プ回路であり、前記入力端子の電位が高レベルの時に前
記バイポーラ・トランジスタのコレクタ端子を導通する
電流値は前記共鳴トンネルダイオードのピーク電流値を
超えると共に、前記入力端子の電位が低レベルの時に前
記バイポーラ・トランジスタのコレクタ端子を導通する
電流値は前記共鳴トンネルダイオードのヴァレー電流値
を下回るようにしたことを特徴とするフリップ・フロッ
プ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6060450A JP2970389B2 (ja) | 1994-03-30 | 1994-03-30 | フリップ・フロップ回路 |
| US08/413,766 US5543748A (en) | 1994-03-30 | 1995-03-30 | Flip-flop circuit with resonant tunneling diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6060450A JP2970389B2 (ja) | 1994-03-30 | 1994-03-30 | フリップ・フロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273608A JPH07273608A (ja) | 1995-10-20 |
| JP2970389B2 true JP2970389B2 (ja) | 1999-11-02 |
Family
ID=13142629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6060450A Expired - Fee Related JP2970389B2 (ja) | 1994-03-30 | 1994-03-30 | フリップ・フロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5543748A (ja) |
| JP (1) | JP2970389B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3508809B2 (ja) * | 1996-04-04 | 2004-03-22 | 日本電信電話株式会社 | 波形発生回路 |
| US6130559A (en) * | 1997-04-04 | 2000-10-10 | Board Of Regents Of The University Of Texas System | QMOS digital logic circuits |
| JP3475851B2 (ja) * | 1999-04-28 | 2003-12-10 | 日本電気株式会社 | フリップフロップ回路 |
| DE102004047610B4 (de) * | 2004-09-30 | 2006-08-24 | Infineon Technologies Ag | Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor |
| KR100719310B1 (ko) * | 2005-09-23 | 2007-05-17 | 한국과학기술원 | 셋/리셋 래치 회로, 시미트 트리거 회로 및 셋/리셋 래치회로를 이용한 모바일 기반의 ｄ형 플립 플롭 회로와주파수 분배기 회로 |
| KR100832923B1 (ko) * | 2007-07-05 | 2008-06-02 | 재단법인서울대학교산학협력재단 | 공명 터널링 다이오드를 이용한 리터럴 게이트 |
| WO2010031243A1 (en) * | 2008-09-16 | 2010-03-25 | The University Of Hong Kong | Hybrid organic/nanoparticle devices |
| EP2727114B1 (en) | 2011-06-28 | 2020-04-22 | Hewlett-Packard Enterprise Development LP | Shiftable memory |
| CN103890856B (zh) | 2011-10-27 | 2017-07-11 | 慧与发展有限责任合伙企业 | 支持内存储数据结构的可移位存储器 |
| WO2013062561A1 (en) | 2011-10-27 | 2013-05-02 | Hewlett-Packard Development Company, L.P. | Shiftable memory supporting atomic operation |
| US8854860B2 (en) | 2011-10-28 | 2014-10-07 | Hewlett-Packard Development Company, L.P. | Metal-insulator transition latch |
| CN103931102A (zh) * | 2011-10-28 | 2014-07-16 | 惠普发展公司，有限责任合伙企业 | 金属-绝缘体相变触发器 |
| KR101660611B1 (ko) | 2012-01-30 | 2016-09-27 | 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 | 워드 시프트 정적 랜덤 액세스 메모리(ws-sram) |
| US9431074B2 (en) | 2012-03-02 | 2016-08-30 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting bimodal storage |
| WO2013130109A1 (en) | 2012-03-02 | 2013-09-06 | Hewlett-Packard Development Company L.P. | Shiftable memory defragmentation |
| WO2014011149A1 (en) | 2012-07-10 | 2014-01-16 | Hewlett-Packard Development Company, L.P. | List sort static random access memory |
| WO2018182709A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Circuits with enhanced current peak to valley current ratio |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311565A (en) * | 1976-07-20 | 1978-02-02 | Taihei Kogyo Kk | Oscillating circuit |
| JPH0783243B2 (ja) * | 1987-05-14 | 1995-09-06 | 日本電気株式会社 | 配線回路 |
| JPS6451718A (en) * | 1987-08-21 | 1989-02-28 | Nec Corp | Counter circuit |
| JPH04186923A (ja) * | 1990-11-21 | 1992-07-03 | Fujitsu Ltd | 論理回路 |
-
1994
- 1994-03-30 JP JP6060450A patent/JP2970389B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-30 US US08/413,766 patent/US5543748A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5543748A (en) | 1996-08-06 |
| JPH07273608A (ja) | 1995-10-20 |
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