JPH0884064A - 出力インタフェース回路 - Google Patents
出力インタフェース回路Info
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- JPH0884064A JPH0884064A JP6217102A JP21710294A JPH0884064A JP H0884064 A JPH0884064 A JP H0884064A JP 6217102 A JP6217102 A JP 6217102A JP 21710294 A JP21710294 A JP 21710294A JP H0884064 A JPH0884064 A JP H0884064A
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Abstract
(57)【要約】
【目的】 ショットキダイオードを使用せずにＤＣ特性
およびＡＣ特性をＴＴＬと同等にできる出力インタフェ
ース回路を提供する。 【構成】 オンオフ可能な電流源に第１，第２のダイオ
ード９，１１のアノードを接続し、第１のダイオード９
のカソードにトランジスタ１３のベースと第１の抵抗１
０の一端を接続し、第２のダイオード１１のカソードを
第２の抵抗１２を介してトランジスタ１３のコレクタに
接続し、第１の抵抗１０の他端とトランジスタ１３のエ
ミッタとを電源端子５に接続し、電流源のオンオフ制御
端子を入力端子３とし、トランジスタ１３のコレクタを
出力端子１４とした構成により、第１の抵抗１０でトラ
ンジスタ１３のターンオフ時の立上り時間を調整し、ま
た第２の抵抗１２でトランジスタ１３のローレベル出力
電圧を調整することにより、ＴＴＬとほぼ同等の出力電
圧とトランジスタの立ち上がり時間を実現できる。
およびＡＣ特性をＴＴＬと同等にできる出力インタフェ
ース回路を提供する。 【構成】 オンオフ可能な電流源に第１，第２のダイオ
ード９，１１のアノードを接続し、第１のダイオード９
のカソードにトランジスタ１３のベースと第１の抵抗１
０の一端を接続し、第２のダイオード１１のカソードを
第２の抵抗１２を介してトランジスタ１３のコレクタに
接続し、第１の抵抗１０の他端とトランジスタ１３のエ
ミッタとを電源端子５に接続し、電流源のオンオフ制御
端子を入力端子３とし、トランジスタ１３のコレクタを
出力端子１４とした構成により、第１の抵抗１０でトラ
ンジスタ１３のターンオフ時の立上り時間を調整し、ま
た第２の抵抗１２でトランジスタ１３のローレベル出力
電圧を調整することにより、ＴＴＬとほぼ同等の出力電
圧とトランジスタの立ち上がり時間を実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタで構成した論理回路の出力インタフェース回路に関
するものである。
スタで構成した論理回路の出力インタフェース回路に関
するものである。
【０００２】
【従来の技術】従来、インタフェースバスに接続する出
力インタフェース回路は、ＴＴＬを標準デバイスとする
ことが多い。この理由として、５〜１０ｎＳ程度の適度
の遅延時間、極端な高周波成分を含まない適度な立ち上
がり時間と立ち下がり時間、バストランシーバとして必
要な２４〜４８ｍＡ程度の電流能力、サージ、ラッチア
ップなどの電気的破壊に対する十分な強度などがあげら
れる。
力インタフェース回路は、ＴＴＬを標準デバイスとする
ことが多い。この理由として、５〜１０ｎＳ程度の適度
の遅延時間、極端な高周波成分を含まない適度な立ち上
がり時間と立ち下がり時間、バストランシーバとして必
要な２４〜４８ｍＡ程度の電流能力、サージ、ラッチア
ップなどの電気的破壊に対する十分な強度などがあげら
れる。
【０００３】図１１にオープンコレクタ型ショットキク
ランプＴＴＬの回路図を示す。図１１において、７６は
入力端子、７７，８０，８４，８８はショットキダイオ
ード、７８は第１の電源端子、７９，８１，８３，８５
は抵抗、８２，８６，８９はトランジスタ、８７は第２
の電源端子、９０は出力端子である。また出力端子９０
には、負荷を接続する必要があるが、一般的には図１４
のような負荷回路が接続されることが多い。図１４にお
いて、１１０は負荷接続端子、１１１は第１の電源端
子、１１２は負荷抵抗、１１３は負荷容量、１１４は第
２の電源端子である。
ランプＴＴＬの回路図を示す。図１１において、７６は
入力端子、７７，８０，８４，８８はショットキダイオ
ード、７８は第１の電源端子、７９，８１，８３，８５
は抵抗、８２，８６，８９はトランジスタ、８７は第２
の電源端子、９０は出力端子である。また出力端子９０
には、負荷を接続する必要があるが、一般的には図１４
のような負荷回路が接続されることが多い。図１４にお
いて、１１０は負荷接続端子、１１１は第１の電源端
子、１１２は負荷抵抗、１１３は負荷容量、１１４は第
２の電源端子である。
【０００４】入力端子７６よりハイレベル（２．４Ｖ以
上）の電圧を印加するとショットキダイオード７７はオ
フするので、抵抗７９に流れる電流はトランジスタ８２
のベースからエミッタを通ってトランジスタ８９のベー
スにながれこみ、トランジスタ８９をオンさせる。この
ときショットキダイオード８０と８８はトランジスタ８
２と８９が過飽和するのを防ぐ役割を果たす。トランジ
スタ８９のベース電位は約０．７Ｖであるので、ショッ
トキダイオードの順方向電圧が約０．４Ｖとすれば出力
端子９０は約０．３Ｖになる。トランジスタ８９はロー
レベル（０．４Ｖ以下）を保ちながら過飽和をまぬがれ
るのでベース領域の過剰蓄積電荷ｑS はかなり小さな値
となり、高速にオフすることができる。このとき、抵抗
８３，８５とトランジスタ８６とショットキダイオード
８４はアクティブプルダウン回路を構成し、ｑS を放電
することで蓄積遅れ時間ＴS を決定し、またベース・コ
レクタ間接合の空乏層電荷ｑVCを放電することで立上り
時間ｔr を決定する。
上）の電圧を印加するとショットキダイオード７７はオ
フするので、抵抗７９に流れる電流はトランジスタ８２
のベースからエミッタを通ってトランジスタ８９のベー
スにながれこみ、トランジスタ８９をオンさせる。この
ときショットキダイオード８０と８８はトランジスタ８
２と８９が過飽和するのを防ぐ役割を果たす。トランジ
スタ８９のベース電位は約０．７Ｖであるので、ショッ
トキダイオードの順方向電圧が約０．４Ｖとすれば出力
端子９０は約０．３Ｖになる。トランジスタ８９はロー
レベル（０．４Ｖ以下）を保ちながら過飽和をまぬがれ
るのでベース領域の過剰蓄積電荷ｑS はかなり小さな値
となり、高速にオフすることができる。このとき、抵抗
８３，８５とトランジスタ８６とショットキダイオード
８４はアクティブプルダウン回路を構成し、ｑS を放電
することで蓄積遅れ時間ＴS を決定し、またベース・コ
レクタ間接合の空乏層電荷ｑVCを放電することで立上り
時間ｔr を決定する。
【０００５】ところでこのショットキクランプＴＴＬを
作るには、ショットキダイオードを含むバイポーラプロ
セスを用いる必要がある。ところが、ショットキ接合を
作るのに必要な金属である、金や白金は、トランジスタ
の特性を悪化させるため、拡散炉の隔離をする必要があ
り、製造上はこれらの金属を用いないプロセスを採用す
るのが好ましい。そこで、従来はＢｉ−ＣＭＯＳプロセ
スを用いて図１２のような回路か、ＣＭＯＳプロセスを
用いて図１３のような回路を構成することでＴＴＬ相当
の特性を得ていた。以下図１２と図１３の簡単な説明を
する。
作るには、ショットキダイオードを含むバイポーラプロ
セスを用いる必要がある。ところが、ショットキ接合を
作るのに必要な金属である、金や白金は、トランジスタ
の特性を悪化させるため、拡散炉の隔離をする必要があ
り、製造上はこれらの金属を用いないプロセスを採用す
るのが好ましい。そこで、従来はＢｉ−ＣＭＯＳプロセ
スを用いて図１２のような回路か、ＣＭＯＳプロセスを
用いて図１３のような回路を構成することでＴＴＬ相当
の特性を得ていた。以下図１２と図１３の簡単な説明を
する。
【０００６】図１２において、９１は入力端子、９２は
第１の電源端子、９３，９４，９８はＭＯＳトランジス
タ、９５は第２の電源端子、９６，９９はトランジス
タ、９７は抵抗、１００は出力端子である。出力端子１
００には、前述のように図１４の負荷回路を接続する。
トランジスタ９６，９９は図１１におけるトランジスタ
８２，８９と同じ働きをする。しかしながらトランジス
タ９９はオンの状態で深く飽和するので、ベース領域の
過剰蓄積電荷ｑS はトランジスタ８９に比べて数倍から
数十倍大きな値になる。ローレベルからハイレベルへの
出力伝搬遅延時間ｔPLH を図１１と同等にしようとする
と、放電用トランジスタ９８のオン抵抗を抵抗８５に比
べて数分の一から数十分の一にする必要がある。そうす
るとトランジスタ９９のベース・コレクタ間接合の空乏
層電荷ｑVCとベース・エミッタ間接合の空乏層電荷ｑVE
の放電による決まる立上り時間ｔr も数分の一から数十
分の一になる。つまり出力波形の立上りエッジがかなり
急峻になるので、リンギングによる誤動作や不要輻射に
よる電磁波障害などの問題を起こしやすくなる。
第１の電源端子、９３，９４，９８はＭＯＳトランジス
タ、９５は第２の電源端子、９６，９９はトランジス
タ、９７は抵抗、１００は出力端子である。出力端子１
００には、前述のように図１４の負荷回路を接続する。
トランジスタ９６，９９は図１１におけるトランジスタ
８２，８９と同じ働きをする。しかしながらトランジス
タ９９はオンの状態で深く飽和するので、ベース領域の
過剰蓄積電荷ｑS はトランジスタ８９に比べて数倍から
数十倍大きな値になる。ローレベルからハイレベルへの
出力伝搬遅延時間ｔPLH を図１１と同等にしようとする
と、放電用トランジスタ９８のオン抵抗を抵抗８５に比
べて数分の一から数十分の一にする必要がある。そうす
るとトランジスタ９９のベース・コレクタ間接合の空乏
層電荷ｑVCとベース・エミッタ間接合の空乏層電荷ｑVE
の放電による決まる立上り時間ｔr も数分の一から数十
分の一になる。つまり出力波形の立上りエッジがかなり
急峻になるので、リンギングによる誤動作や不要輻射に
よる電磁波障害などの問題を起こしやすくなる。
【０００７】図１３において、１０１は入力端子、１０
２は第１の電源端子、１０３，１０４，１０６，１０
７，１０８はＭＯＳトランジスタ、１０５は第２の電源
端子、１０９は出力端子である。出力端子１０９には、
前述のように図１４の負荷回路を接続する。この回路は
一般的なオープンドレイン型のＣＭＯＳインバータであ
る。出力トランジスタ１０８はＭＯＳであるので、バイ
ポーラトランジスタと違いオンの動作もオフの動作も極
めて高速におこなうことができる。これは大きな長所で
あるが、同時に欠点でもある。つまり立上り時間ｔr も
立下がり時間ｔfも適度に遅く設計することが非常に困
難である。
２は第１の電源端子、１０３，１０４，１０６，１０
７，１０８はＭＯＳトランジスタ、１０５は第２の電源
端子、１０９は出力端子である。出力端子１０９には、
前述のように図１４の負荷回路を接続する。この回路は
一般的なオープンドレイン型のＣＭＯＳインバータであ
る。出力トランジスタ１０８はＭＯＳであるので、バイ
ポーラトランジスタと違いオンの動作もオフの動作も極
めて高速におこなうことができる。これは大きな長所で
あるが、同時に欠点でもある。つまり立上り時間ｔr も
立下がり時間ｔfも適度に遅く設計することが非常に困
難である。
【０００８】図１５は「ＭＩＴ基礎電子工学教科書」の
２３章 多段ディジタル回路、４節不飽和回路に掲載さ
れているダイオード・クランプを用いたインバータの回
路図である。図１５において、１１５は入力電圧パルス
源、１１６，１２０は抵抗、１１７，１１８はダイオー
ド、１１９は第１の電源端子、１３０はトランジスタ、
１３１は出力端子、１３２は第２の電源端子である。こ
の回路は、トランジスタ１３のベース領域の過剰蓄積電
荷ｑS を小さくすることが可能で、高速にオフすること
ができる。しかしながら、ローレベル出力電圧が約０．
７Ｖと比較的高く調節もできず、ＴＴＬとは電圧レベル
をあわせることができない。
２３章 多段ディジタル回路、４節不飽和回路に掲載さ
れているダイオード・クランプを用いたインバータの回
路図である。図１５において、１１５は入力電圧パルス
源、１１６，１２０は抵抗、１１７，１１８はダイオー
ド、１１９は第１の電源端子、１３０はトランジスタ、
１３１は出力端子、１３２は第２の電源端子である。こ
の回路は、トランジスタ１３のベース領域の過剰蓄積電
荷ｑS を小さくすることが可能で、高速にオフすること
ができる。しかしながら、ローレベル出力電圧が約０．
７Ｖと比較的高く調節もできず、ＴＴＬとは電圧レベル
をあわせることができない。
【０００９】
【発明が解決しようとする課題】上記の図１２、図１３
に示す回路の構成では、ＴＴＬとＤＣ特性を合わせるこ
とができても、ＡＣ特性までも一致させるのはかなり困
難であった。例えば、出力電流能力を５０ｍＡ程度にす
るとオープンコレクタ型のＴＴＬは立ち上がり時間が１
００ｎＳ程度であるのに対して上記の図１２、図１３の
構成では１０ｎＳ程度になってしまう。また図１５の構
成では、ローレベル出力電圧が約０．７ＶでありＤＣ特
性を合わせることができない。ＡＣ特性に関しては、一
般的にスイッチングタイムは早ければ早いほど良いと考
えられているが、インタフェースバスに限れば、これは
必ずしも当たらず、立ち上がり時間や立ち下がり時間に
最適値が存在する。ケーブルやコネクタで構成される機
器間の伝送路において、伝送路のインピーダンスマッチ
ングが完全でない場合が多いので、バスの転送速度をは
るかに超える高速の波形エッジが、リンギングやクロス
トークを引き起こし誤動作の原因となることがあるから
である。特にＦＤＤインタフェースやＳＣＳＩにおいて
問題になりやすかった。
に示す回路の構成では、ＴＴＬとＤＣ特性を合わせるこ
とができても、ＡＣ特性までも一致させるのはかなり困
難であった。例えば、出力電流能力を５０ｍＡ程度にす
るとオープンコレクタ型のＴＴＬは立ち上がり時間が１
００ｎＳ程度であるのに対して上記の図１２、図１３の
構成では１０ｎＳ程度になってしまう。また図１５の構
成では、ローレベル出力電圧が約０．７ＶでありＤＣ特
性を合わせることができない。ＡＣ特性に関しては、一
般的にスイッチングタイムは早ければ早いほど良いと考
えられているが、インタフェースバスに限れば、これは
必ずしも当たらず、立ち上がり時間や立ち下がり時間に
最適値が存在する。ケーブルやコネクタで構成される機
器間の伝送路において、伝送路のインピーダンスマッチ
ングが完全でない場合が多いので、バスの転送速度をは
るかに超える高速の波形エッジが、リンギングやクロス
トークを引き起こし誤動作の原因となることがあるから
である。特にＦＤＤインタフェースやＳＣＳＩにおいて
問題になりやすかった。
【００１０】この発明は上記従来の問題点を解決するも
ので、ショットキダイオードを使用せずにＤＣ特性およ
びＡＣ特性をＴＴＬと同等にできる出力インタフェース
回路を提供することを目的とする。
ので、ショットキダイオードを使用せずにＤＣ特性およ
びＡＣ特性をＴＴＬと同等にできる出力インタフェース
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明の出力インタフ
ェース回路は、オンオフ可能な電流源に第１のダイオー
ドのアノードを接続し、第１のダイオードのカソードに
トランジスタのベースと第１の抵抗の一端とを接続し、
第１の抵抗の他端およびトランジスタのエミッタに電源
端子を接続し、第２のダイオードおよび第２の抵抗の直
列回路を第１のダイオードのアノードとトランジスタの
コレクタとの間に第２のダイオードのアノードが第１の
ダイオードのアノード側となり第２のダイオードのカソ
ードがトランジスタのコレクタ側となるように接続し、
電流源のオンオフ制御端子を入力端子とし、トランジス
タのコレクタを出力端子としている。
ェース回路は、オンオフ可能な電流源に第１のダイオー
ドのアノードを接続し、第１のダイオードのカソードに
トランジスタのベースと第１の抵抗の一端とを接続し、
第１の抵抗の他端およびトランジスタのエミッタに電源
端子を接続し、第２のダイオードおよび第２の抵抗の直
列回路を第１のダイオードのアノードとトランジスタの
コレクタとの間に第２のダイオードのアノードが第１の
ダイオードのアノード側となり第２のダイオードのカソ
ードがトランジスタのコレクタ側となるように接続し、
電流源のオンオフ制御端子を入力端子とし、トランジス
タのコレクタを出力端子としている。
【００１２】
【作用】この構成によって、第１の抵抗でトランジスタ
のターンオフ時の立上り時間を可変することが可能にな
り、また第２の抵抗でトランジスタのローレベル出力電
圧を可変することが可能になり、ショットキダイオード
を使用せずにＴＴＬと互換性を有するＤＣ特性およびＡ
Ｃ特性を実現することが可能となる。
のターンオフ時の立上り時間を可変することが可能にな
り、また第２の抵抗でトランジスタのローレベル出力電
圧を可変することが可能になり、ショットキダイオード
を使用せずにＴＴＬと互換性を有するＤＣ特性およびＡ
Ｃ特性を実現することが可能となる。
【００１３】
【実施例】以下、この発明の実施例の出力インタフェー
ス回路について図面を参照しながら説明する。図１はこ
の発明の第１の実施例の回路図である。図１において、
１は第１の電源端子、２，６，７，１３はトランジス
タ、３は入力端子、４，１０，１２は抵抗、５は第２の
電源端子、８，９，１１はダイオード、１４は出力端
子、ａはオンオフ可能な電流源である。ダイオード９が
第１のダイオード、ダイオード１１が第２のダイオー
ド、抵抗１０が第１の抵抗、抵抗１２が第２の抵抗とな
っている。入力端子３はオンオフ可能な電流源ａのオン
オフ制御端子である。
ス回路について図面を参照しながら説明する。図１はこ
の発明の第１の実施例の回路図である。図１において、
１は第１の電源端子、２，６，７，１３はトランジス
タ、３は入力端子、４，１０，１２は抵抗、５は第２の
電源端子、８，９，１１はダイオード、１４は出力端
子、ａはオンオフ可能な電流源である。ダイオード９が
第１のダイオード、ダイオード１１が第２のダイオー
ド、抵抗１０が第１の抵抗、抵抗１２が第２の抵抗とな
っている。入力端子３はオンオフ可能な電流源ａのオン
オフ制御端子である。
【００１４】出力端子１４には、図１４の負荷回路を接
続する。抵抗４，１０，１２の抵抗値をそれぞれＲ1 ，
Ｒ2 ，Ｒ3 、電源端子１，５の電位をそれぞれＶCC，０
Ｖ、トランジスタ２，６のミラー比を１、トランジスタ
６のコレクタ電流をＩ1 、トランジスタ１３の順方向電
流増幅率をβF 、そのベース・エミッタ間電圧をＶBE、
そのベース電流をＩB 、出力端子１４に流れ込む電流を
ＩO 、その電圧をＶOとする。
続する。抵抗４，１０，１２の抵抗値をそれぞれＲ1 ，
Ｒ2 ，Ｒ3 、電源端子１，５の電位をそれぞれＶCC，０
Ｖ、トランジスタ２，６のミラー比を１、トランジスタ
６のコレクタ電流をＩ1 、トランジスタ１３の順方向電
流増幅率をβF 、そのベース・エミッタ間電圧をＶBE、
そのベース電流をＩB 、出力端子１４に流れ込む電流を
ＩO 、その電圧をＶOとする。
【００１５】トランジスタ２，６はカレントミラー回路
を構成している。トランジスタ６のコレクタ電流Ｉ1
は、トランジスタ２のベース・エミッタ間電圧を０．７
Ｖとすると、つぎの数１で表すことができる。
を構成している。トランジスタ６のコレクタ電流Ｉ1
は、トランジスタ２のベース・エミッタ間電圧を０．７
Ｖとすると、つぎの数１で表すことができる。
【００１６】
【数１】Ｉ1 ＝（ＶCC−０．７）／Ｒ1 また、トランジスタ６のコレクタの電位は、入力端子３
が０Ｖ〜５Ｖの電圧範囲のとき約０．７Ｖ〜約２．１Ｖ
となるので、トランジスタ６は飽和することなくＩ1 は
常に定電流とすることができる。
が０Ｖ〜５Ｖの電圧範囲のとき約０．７Ｖ〜約２．１Ｖ
となるので、トランジスタ６は飽和することなくＩ1 は
常に定電流とすることができる。
【００１７】次に、入力端子３にハイレベル（２．４Ｖ
以上）の電圧を印加したときを考える。トランジスタ７
の入力スレッショルドは約１．４Ｖなのでエミッタ電流
は０となり、トランジスタ６のコレクタ電流Ｉ1 は全て
ダイオード８を通ってダイオード９と１１に分れて流れ
ていくことになる。もしトランジスタ１３が飽和しない
とするとトランジスタ１３のベース電流はコレクタ電流
のβF 分の一になるので、出力端子１４の出力電圧ＶO
は、つぎの数２で表すことができる。
以上）の電圧を印加したときを考える。トランジスタ７
の入力スレッショルドは約１．４Ｖなのでエミッタ電流
は０となり、トランジスタ６のコレクタ電流Ｉ1 は全て
ダイオード８を通ってダイオード９と１１に分れて流れ
ていくことになる。もしトランジスタ１３が飽和しない
とするとトランジスタ１３のベース電流はコレクタ電流
のβF 分の一になるので、出力端子１４の出力電圧ＶO
は、つぎの数２で表すことができる。
【００１８】
【数２】 ＶO ＝ＶBE−（Ｉ1 −ＶBE／Ｒ2 −ＩO ／βF ）・Ｒ3 つまり、抵抗１２の抵抗値Ｒ3 を適当に選べば、トラン
ジスタ１３を飽和させることなくＴＴＬのローレベル出
力（０．４Ｖ以下）を満たすような出力電圧Ｖ O ≒０．
３Ｖとすることができる。
ジスタ１３を飽和させることなくＴＴＬのローレベル出
力（０．４Ｖ以下）を満たすような出力電圧Ｖ O ≒０．
３Ｖとすることができる。
【００１９】例えば、ＶCC＝５．０Ｖ、Ｒ1 ＝１．０８
ｋΩ、Ｒ2 ＝７ｋΩ、トランジスタ２，６，７，１３の
ＶBE≒０．７Ｖ、ダイオード８，９，１１の順方向電圧
ＶD≒０．７Ｖ、βF ＝１００とすると、ＶO ≒０．３
Ｖにするには、Ｒ3 ≒１００Ωとすればよい。Ｒ3 を５
０Ω，１００Ω，１５０Ω，５００Ωと変えて、ＳＰＩ
ＣＥシミュレータを用いてローレベル出力電流電圧特性
を計算すると、図７のようなグラフを得ることができ
る。ＩO ＝５０ｍＡに注目すると、Ｒ3 が５００Ωでは
トランジスタ１３は飽和し、Ｒ3 が１５０Ω以下ではト
ランジスタ１３を飽和させずにＲ 3 の値で出力電圧ＶO
が変化することがわかる。
ｋΩ、Ｒ2 ＝７ｋΩ、トランジスタ２，６，７，１３の
ＶBE≒０．７Ｖ、ダイオード８，９，１１の順方向電圧
ＶD≒０．７Ｖ、βF ＝１００とすると、ＶO ≒０．３
Ｖにするには、Ｒ3 ≒１００Ωとすればよい。Ｒ3 を５
０Ω，１００Ω，１５０Ω，５００Ωと変えて、ＳＰＩ
ＣＥシミュレータを用いてローレベル出力電流電圧特性
を計算すると、図７のようなグラフを得ることができ
る。ＩO ＝５０ｍＡに注目すると、Ｒ3 が５００Ωでは
トランジスタ１３は飽和し、Ｒ3 が１５０Ω以下ではト
ランジスタ１３を飽和させずにＲ 3 の値で出力電圧ＶO
が変化することがわかる。
【００２０】図８は、トランジスタ１３の順方向電流増
幅率βF を５０，１００，２００と変えたときの出力電
圧ＶO と抵抗値Ｒ3 の関係をグラフにしたものである。
βFのばらつきに対して出力電圧ＶO の変動は５０ｍＶ
程度にすぎず、ほとんど抵抗１２の抵抗値Ｒ3 で出力電
圧ＶO を決定することが可能である。図９は図１の入出
力特性であり、横軸のＶI は入力電圧を示す。入力スレ
ッショルド電圧は約１．４Ｖ、出力電圧は約０．３Ｖに
なっている。
幅率βF を５０，１００，２００と変えたときの出力電
圧ＶO と抵抗値Ｒ3 の関係をグラフにしたものである。
βFのばらつきに対して出力電圧ＶO の変動は５０ｍＶ
程度にすぎず、ほとんど抵抗１２の抵抗値Ｒ3 で出力電
圧ＶO を決定することが可能である。図９は図１の入出
力特性であり、横軸のＶI は入力電圧を示す。入力スレ
ッショルド電圧は約１．４Ｖ、出力電圧は約０．３Ｖに
なっている。
【００２１】図１２のトランジスタ９９ようなエミッタ
接地型スイッチング回路において、オンしたときの出力
トランジスタ９９のベース領域の過剰蓄積電荷によっ
て、蓄積遅れ時間が発生する。これを式で表すと次の数
３，数４のようになる。ただし、数３において、τS は
出力トランジスタ９９の飽和時定数であり、数４におい
て、ｒは出力トランジスタ９９のベース・エミッタ間抵
抗である。
接地型スイッチング回路において、オンしたときの出力
トランジスタ９９のベース領域の過剰蓄積電荷によっ
て、蓄積遅れ時間が発生する。これを式で表すと次の数
３，数４のようになる。ただし、数３において、τS は
出力トランジスタ９９の飽和時定数であり、数４におい
て、ｒは出力トランジスタ９９のベース・エミッタ間抵
抗である。
【００２２】
【数３】ベース領域の過剰蓄積電荷ｑS ＝τS ・（ＩB
−ＩO ／βF ）
−ＩO ／βF ）
【００２３】
【数４】蓄積遅れ時間ＴS ＝ｑS ／（０．７／ｒ） ところが、図１において、ダイオード９，１１の働きに
より、トランジスタ１３がターンオンした瞬間はＩB ＝
Ｉ1 となるが、ターンオンから数百ｎＳ以上たってトラ
ンジスタ１３が十分オン状態になって安定すると、ＩB
＝ＩO ／βF となり、数３における（ＩB −ＩO ／
βF ）が０となるから、ベース領域の過剰蓄積電荷ｑS
＝０となる。
より、トランジスタ１３がターンオンした瞬間はＩB ＝
Ｉ1 となるが、ターンオンから数百ｎＳ以上たってトラ
ンジスタ１３が十分オン状態になって安定すると、ＩB
＝ＩO ／βF となり、数３における（ＩB −ＩO ／
βF ）が０となるから、ベース領域の過剰蓄積電荷ｑS
＝０となる。
【００２４】したがって、蓄積遅れ時間ＴS もほぼ０と
なり、蓄積遅れは無視しても良いことになる。また、ト
ランジスタ１３がターンオフのとき、ベース・エミッタ
間接合の空乏層電荷をｑVE、ベース・コレクタ間接合の
空乏層電荷をｑVCとすれば、立上り時間ｔr はつぎの数
５で示される。
なり、蓄積遅れは無視しても良いことになる。また、ト
ランジスタ１３がターンオフのとき、ベース・エミッタ
間接合の空乏層電荷をｑVE、ベース・コレクタ間接合の
空乏層電荷をｑVCとすれば、立上り時間ｔr はつぎの数
５で示される。
【００２５】
【数５】 立上り時間ｔr ＝（ｑVE＋ｑVC）・Ｒ2 ／０．７ 図１２においては、ＭＯＳトランジスタ９８のオン抵抗
がＲ2 となるが蓄積遅れ時間ＴS を数十ｎＳにすると、
立上り時間ｔr は数ｎＳとなり、ＴＴＬよりかなり急峻
な立上りとなる。これに対し、図１では、抵抗１０の抵
抗値Ｒ2 を選ぶことにより、蓄積遅れ時間ＴS を気にす
ることなく立上り時間ｔr を適当な値とすることが可能
であり、ＴＴＬと同等の立上り時間ｔr を得ることも容
易である。
がＲ2 となるが蓄積遅れ時間ＴS を数十ｎＳにすると、
立上り時間ｔr は数ｎＳとなり、ＴＴＬよりかなり急峻
な立上りとなる。これに対し、図１では、抵抗１０の抵
抗値Ｒ2 を選ぶことにより、蓄積遅れ時間ＴS を気にす
ることなく立上り時間ｔr を適当な値とすることが可能
であり、ＴＴＬと同等の立上り時間ｔr を得ることも容
易である。
【００２６】図１０にＳＰＩＣＥシミュレータを用いて
図１と図１２の過渡解析を行い、その出力波形を図示し
たものであり、実線Ａが図１の場合、破線Ｂが図１２の
場合である。なお、抵抗９７は２．１ｋΩ、ＭＯＳトラ
ンジスタ９８のＷ／Ｌ（ゲート幅／ゲート長）＝１０μ
ｍ／１．５μｍとした。図１２の立上り時間ｔr は図１
の立上り時間ｔr の約４分の１である。
図１と図１２の過渡解析を行い、その出力波形を図示し
たものであり、実線Ａが図１の場合、破線Ｂが図１２の
場合である。なお、抵抗９７は２．１ｋΩ、ＭＯＳトラ
ンジスタ９８のＷ／Ｌ（ゲート幅／ゲート長）＝１０μ
ｍ／１．５μｍとした。図１２の立上り時間ｔr は図１
の立上り時間ｔr の約４分の１である。
【００２７】ダイオード９，１１の効果は、図１５で示
した「ＭＩＴ基礎電子工学教科書」の２３章 多段ディ
ジタル回路、４節 不飽和回路に掲載されているダイオ
ード・クランプを用いたインバータの回路図によって既
に知られている。しかしながら、図１５においては出力
電圧をコントロールすることができないという大きな欠
点があった。この発明では、出力電圧をＴＴＬレベルに
合わせることに加えて、立上り時間もＴＴＬに合わせる
ことが可能である。
した「ＭＩＴ基礎電子工学教科書」の２３章 多段ディ
ジタル回路、４節 不飽和回路に掲載されているダイオ
ード・クランプを用いたインバータの回路図によって既
に知られている。しかしながら、図１５においては出力
電圧をコントロールすることができないという大きな欠
点があった。この発明では、出力電圧をＴＴＬレベルに
合わせることに加えて、立上り時間もＴＴＬに合わせる
ことが可能である。
【００２８】図２はこの発明の第２の実施例の回路図で
ある。図２において、１５は入力端子、１６は第１の電
源端子、１８，２４はトランジスタ、１７，２１，２２
は抵抗、１９は第２の電源端子、２１，２３はダイオー
ド、２５は出力端子、ｂはオンオフ可能な電流源であ
る。ダイオード２０が第１のダイオード、ダイオード２
３が第２のダイオード、抵抗２１が第１の抵抗、抵抗２
２が第２の抵抗となっている。出力端子２５には、図１
４の負荷回路を接続する。図１との違いはダイオード８
がないので入力スレッショルド電圧が約０．７Ｖにな
り、ダイオード１１と抵抗１２の順番を入れ替え、抵抗
２２とダイオード２３としたことである。この実施例で
も図１と同等の出力特性が得られる。
ある。図２において、１５は入力端子、１６は第１の電
源端子、１８，２４はトランジスタ、１７，２１，２２
は抵抗、１９は第２の電源端子、２１，２３はダイオー
ド、２５は出力端子、ｂはオンオフ可能な電流源であ
る。ダイオード２０が第１のダイオード、ダイオード２
３が第２のダイオード、抵抗２１が第１の抵抗、抵抗２
２が第２の抵抗となっている。出力端子２５には、図１
４の負荷回路を接続する。図１との違いはダイオード８
がないので入力スレッショルド電圧が約０．７Ｖにな
り、ダイオード１１と抵抗１２の順番を入れ替え、抵抗
２２とダイオード２３としたことである。この実施例で
も図１と同等の出力特性が得られる。
【００２９】図３はこの発明の第３の実施例の回路図で
ある。図３において、２６は入力端子、２７は第１の電
源端子、２８，３５はトランジスタ、２９，３１，３４
は抵抗、３２は第２の電源端子、３０，３３はダイオー
ド、３６は出力端子、ｃはオンオフ可能な電流源であ
る。ダイオード３０が第１のダイオード、ダイオード３
３が第２のダイオード、抵抗３１が第１の抵抗、抵抗３
４が第２の抵抗となっている。出力端子３６には、図１
４の負荷回路を接続する。図１との違いはカレントミラ
ーを使った定電流源とエミッタフォロワ動作のＰＮＰト
ランジスタ７の代わりに、エミッタフォロワ動作のＮＰ
Ｎトランジスタ２８とエミッタに直列に挿入した抵抗２
９とでオンオフ可能な電流源を構成したことである。こ
の実施例でも図１と同等の出力特性が得られる。
ある。図３において、２６は入力端子、２７は第１の電
源端子、２８，３５はトランジスタ、２９，３１，３４
は抵抗、３２は第２の電源端子、３０，３３はダイオー
ド、３６は出力端子、ｃはオンオフ可能な電流源であ
る。ダイオード３０が第１のダイオード、ダイオード３
３が第２のダイオード、抵抗３１が第１の抵抗、抵抗３
４が第２の抵抗となっている。出力端子３６には、図１
４の負荷回路を接続する。図１との違いはカレントミラ
ーを使った定電流源とエミッタフォロワ動作のＰＮＰト
ランジスタ７の代わりに、エミッタフォロワ動作のＮＰ
Ｎトランジスタ２８とエミッタに直列に挿入した抵抗２
９とでオンオフ可能な電流源を構成したことである。こ
の実施例でも図１と同等の出力特性が得られる。
【００３０】図４はこの発明の第４の実施例の回路図で
ある。図４において、３７は入力端子、３８は第１の電
源端子、３９，４２，４５は抵抗、４０，４６はトラン
ジスタ、４３は第２の電源端子、４１，４４はダイオー
ド、４７は出力端子、ｄはオンオフ可能な電流源であ
る。ダイオード４１が第１のダイオード、ダイオード４
４が第２のダイオード、抵抗４２が第１の抵抗、抵抗４
５が第２の抵抗となっている。出力端子４７には、図１
４の負荷回路を接続する。図１との違いは、カレントミ
ラーを使った定電流源とエミッタフォロワ動作のＰＮＰ
トランジスタ７の代わりに、ＮＰＮトランジスタ４０と
コレクタに挿入した抵抗３９とでオンオフ可能な電流源
を構成したことである。この実施例でも図１と同等の出
力特性が得られる。
ある。図４において、３７は入力端子、３８は第１の電
源端子、３９，４２，４５は抵抗、４０，４６はトラン
ジスタ、４３は第２の電源端子、４１，４４はダイオー
ド、４７は出力端子、ｄはオンオフ可能な電流源であ
る。ダイオード４１が第１のダイオード、ダイオード４
４が第２のダイオード、抵抗４２が第１の抵抗、抵抗４
５が第２の抵抗となっている。出力端子４７には、図１
４の負荷回路を接続する。図１との違いは、カレントミ
ラーを使った定電流源とエミッタフォロワ動作のＰＮＰ
トランジスタ７の代わりに、ＮＰＮトランジスタ４０と
コレクタに挿入した抵抗３９とでオンオフ可能な電流源
を構成したことである。この実施例でも図１と同等の出
力特性が得られる。
【００３１】図５はこの発明の第５の実施例の回路図で
ある。図５において、４８は入力端子、４９は第１の電
源端子、５０，５３，５６，５７は抵抗、５１，５８，
６０はトランジスタ、５４は第２の電源端子、５２，５
５，５９はダイオード、６１は出力端子、ｅはオンオフ
可能な電流源である。ダイオード５２が第１のダイオー
ド、ダイオード５５が第２のダイオード、抵抗５３が第
１の抵抗、抵抗５６が第２の抵抗となっている。負荷回
路はなくても動作する。図４との違いは、トランジスタ
５１のコレクタと抵抗５０との接続点にエミッタフォロ
ワ動作のトランジスタ５８のベースを接続し、そのエミ
ッタ出力をダイオード５９を通して出力端子に接続する
回路を設けたことである。この回路はソース回路として
働き、トランジスタ６０のシンク回路とともにプッシュ
プル出力回路を構成する。ダイオード５９はトランジス
タ５８とともにダーリントン回路としても良い。この実
施例でも図１と同等の出力特性が得られる。
ある。図５において、４８は入力端子、４９は第１の電
源端子、５０，５３，５６，５７は抵抗、５１，５８，
６０はトランジスタ、５４は第２の電源端子、５２，５
５，５９はダイオード、６１は出力端子、ｅはオンオフ
可能な電流源である。ダイオード５２が第１のダイオー
ド、ダイオード５５が第２のダイオード、抵抗５３が第
１の抵抗、抵抗５６が第２の抵抗となっている。負荷回
路はなくても動作する。図４との違いは、トランジスタ
５１のコレクタと抵抗５０との接続点にエミッタフォロ
ワ動作のトランジスタ５８のベースを接続し、そのエミ
ッタ出力をダイオード５９を通して出力端子に接続する
回路を設けたことである。この回路はソース回路として
働き、トランジスタ６０のシンク回路とともにプッシュ
プル出力回路を構成する。ダイオード５９はトランジス
タ５８とともにダーリントン回路としても良い。この実
施例でも図１と同等の出力特性が得られる。
【００３２】図６はこの発明の第６の実施例の回路図で
ある。図６において、６２は入力端子、６３は第１の電
源端子、６４，６７，７０，７３は抵抗、６５，６８，
７４はトランジスタ、７１は第２の電源端子、６６，６
９，７２はダイオード、７５は出力端子、ｆはオンオフ
可能な電流源である。ダイオード６９が第１のダイオー
ド、ダイオード７２が第２のダイオード、抵抗７０が第
１の抵抗、抵抗７３が第２の抵抗となっている。出力端
子７５には、図１４の負荷回路を接続する。図４との違
いは、入力回路をＴＴＬ形式とするためトランジスタ６
５と抵抗６４を入力部に追加し、更にトランジスタ６８
の飽和防止用ダイオード６６を、トランジスタ６８のコ
レクタとトランジスタ６５のベースとの間に入れている
ことである。この実施例でも図１と同等の出力特性が得
られる。
ある。図６において、６２は入力端子、６３は第１の電
源端子、６４，６７，７０，７３は抵抗、６５，６８，
７４はトランジスタ、７１は第２の電源端子、６６，６
９，７２はダイオード、７５は出力端子、ｆはオンオフ
可能な電流源である。ダイオード６９が第１のダイオー
ド、ダイオード７２が第２のダイオード、抵抗７０が第
１の抵抗、抵抗７３が第２の抵抗となっている。出力端
子７５には、図１４の負荷回路を接続する。図４との違
いは、入力回路をＴＴＬ形式とするためトランジスタ６
５と抵抗６４を入力部に追加し、更にトランジスタ６８
の飽和防止用ダイオード６６を、トランジスタ６８のコ
レクタとトランジスタ６５のベースとの間に入れている
ことである。この実施例でも図１と同等の出力特性が得
られる。
【００３３】なお、上記実施例の出力インタフェース回
路は、ＮＰＮ型のトランジスタを主体とする回路構成で
説明したが、ＰＮＰ型のトランジスタを主体とする場合
は、全てのトランジスタを相反する極性のトランジスタ
に置き換え、全てのダイオードの極性を逆向きにすれば
良く、この場合も同等の特性が得られる。
路は、ＮＰＮ型のトランジスタを主体とする回路構成で
説明したが、ＰＮＰ型のトランジスタを主体とする場合
は、全てのトランジスタを相反する極性のトランジスタ
に置き換え、全てのダイオードの極性を逆向きにすれば
良く、この場合も同等の特性が得られる。
【００３４】
【発明の効果】以上のようにこの発明の出力インタフェ
ース回路は、オンオフ可能な電流源に第１のダイオード
のアノードを接続し、第１のダイオードのカソードにト
ランジスタのベースと第１の抵抗の一端とを接続し、第
１の抵抗の他端およびトランジスタのエミッタに電源端
子を接続し、第２のダイオードおよび第２の抵抗の直列
回路を第１のダイオードのアノードとトランジスタのコ
レクタとの間に第２のダイオードのアノードが第１のダ
イオードのアノード側となり第２のダイオードのカソー
ドがトランジスタのコレクタ側となるように接続し、電
流源のオンオフ制御端子を入力端子とし、トランジスタ
のコレクタを出力端子とすることにより、第１の抵抗で
トランジスタのターンオフ時の立上り時間を可変するこ
とが可能になり、また第２の抵抗でトランジスタのロー
レベル出力電圧を可変することが可能になり、第１およ
び第２の抵抗の抵抗値を調整することにより、ショット
キダイオードを使用せずに、ＴＴＬとほぼ同等の出力電
圧と出力トランジスタの立ち上がり時間を実現でき、そ
の実用的効果は大である。
ース回路は、オンオフ可能な電流源に第１のダイオード
のアノードを接続し、第１のダイオードのカソードにト
ランジスタのベースと第１の抵抗の一端とを接続し、第
１の抵抗の他端およびトランジスタのエミッタに電源端
子を接続し、第２のダイオードおよび第２の抵抗の直列
回路を第１のダイオードのアノードとトランジスタのコ
レクタとの間に第２のダイオードのアノードが第１のダ
イオードのアノード側となり第２のダイオードのカソー
ドがトランジスタのコレクタ側となるように接続し、電
流源のオンオフ制御端子を入力端子とし、トランジスタ
のコレクタを出力端子とすることにより、第１の抵抗で
トランジスタのターンオフ時の立上り時間を可変するこ
とが可能になり、また第２の抵抗でトランジスタのロー
レベル出力電圧を可変することが可能になり、第１およ
び第２の抵抗の抵抗値を調整することにより、ショット
キダイオードを使用せずに、ＴＴＬとほぼ同等の出力電
圧と出力トランジスタの立ち上がり時間を実現でき、そ
の実用的効果は大である。
【図１】この発明の第１の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図２】この発明の第２の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図３】この発明の第３の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図４】この発明の第４の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図５】この発明の第５の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図６】この発明の第６の実施例の出力インタフェース
回路の回路図である。
回路の回路図である。
【図７】図１の抵抗１２の抵抗値を変えたときのローレ
ベル出力電流電圧特性を示す図である。
ベル出力電流電圧特性を示す図である。
【図８】図１のトランジスタ１３の順方向電流増幅率を
変えたときの抵抗１２の抵抗値に対するローレベル出力
電圧特性を示す図である。
変えたときの抵抗１２の抵抗値に対するローレベル出力
電圧特性を示す図である。
【図９】図１の入出力特性を示す図である。
【図１０】図１と図１２の回路の出力波形の比較図であ
る。
る。
【図１１】従来のオープンコレクタ型ＴＴＬの回路図で
ある。
ある。
【図１２】従来のＴＴＬ相当の出力インタフェース回路
の回路図である。
の回路図である。
【図１３】従来のＴＴＬ相当の出力インタフェース回路
の回路図である。
の回路図である。
【図１４】オープンコレクタ型ＴＴＬの負荷回路の回路
図である。
図である。
【図１５】「ＭＩＴ基礎電子工学教科書」に掲載されて
いるダイオード・クランプを用いたインバータの回路図
である。
いるダイオード・クランプを用いたインバータの回路図
である。
１，１６，２７，３８，４９，６３ 第１の電源端子 ２，６，７，１３，１８，２４，２８，３５，４０，４
６，５１，５８，６０，６５，６８，７４ トランジ
スタ ３，１５，２６，３７，４８，６２ 入力端子 ４，１０，１２，１７，２１，２２，２９，３１，３
４，３９，４２，４５，５０，５ ３，５６，５７，６
４，６７，７０，７３ 抵抗 ５，１９，３２，４３，５４，７１ 第２の電源端子 ８，９，１１，２０，２３，３０，３３，４１，４４，
５２，５５，５９，６６，６９，７２ ダイオード １４，２５，３６，４７，６１，７５ 出力端子 ａ，ｂ，ｃ，ｄ，ｅ，ｆ オンオフ可能な電流源
６，５１，５８，６０，６５，６８，７４ トランジ
スタ ３，１５，２６，３７，４８，６２ 入力端子 ４，１０，１２，１７，２１，２２，２９，３１，３
４，３９，４２，４５，５０，５ ３，５６，５７，６
４，６７，７０，７３ 抵抗 ５，１９，３２，４３，５４，７１ 第２の電源端子 ８，９，１１，２０，２３，３０，３３，４１，４４，
５２，５５，５９，６６，６９，７２ ダイオード １４，２５，３６，４７，６１，７５ 出力端子 ａ，ｂ，ｃ，ｄ，ｅ，ｆ オンオフ可能な電流源
Claims (1)
- 【請求項１】 オンオフ可能な電流源に第１のダイオー
ドのアノードを接続し、前記第１のダイオードのカソー
ドにトランジスタのベースと第１の抵抗の一端とを接続
し、前記第１の抵抗の他端および前記トランジスタのエ
ミッタに電源端子を接続し、第２のダイオードおよび第
２の抵抗の直列回路を前記第１のダイオードのアノード
と前記トランジスタのコレクタとの間に前記第２のダイ
オードのアノードが前記第１のダイオードのアノード側
となり前記第２のダイオードのカソードが前記トランジ
スタのコレクタ側となるように接続し、前記電流源のオ
ンオフ制御端子を入力端子とし、前記トランジスタのコ
レクタを出力端子とした出力インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217102A JPH0884064A (ja) | 1994-09-12 | 1994-09-12 | 出力インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217102A JPH0884064A (ja) | 1994-09-12 | 1994-09-12 | 出力インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884064A true JPH0884064A (ja) | 1996-03-26 |
Family
ID=16698886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217102A Pending JPH0884064A (ja) | 1994-09-12 | 1994-09-12 | 出力インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102710407A (zh) * | 2012-03-26 | 2012-10-03 | 山东大学 | 无调制解调ttl电平dc电源线上的通信结构 |
-
1994
- 1994-09-12 JP JP6217102A patent/JPH0884064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102710407A (zh) * | 2012-03-26 | 2012-10-03 | 山东大学 | 无调制解调ttl电平dc电源线上的通信结构 |
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