JP2839206B2 - ３端子非反転形トランジスタスイッチ - Google Patents
３端子非反転形トランジスタスイッチInfo
- Publication number
- JP2839206B2 JP2839206B2 JP3513757A JP51375791A JP2839206B2 JP 2839206 B2 JP2839206 B2 JP 2839206B2 JP 3513757 A JP3513757 A JP 3513757A JP 51375791 A JP51375791 A JP 51375791A JP 2839206 B2 JP2839206 B2 JP 2839206B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transistor
- terminal
- inverting
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は、一般的にはトランジスタスイッチに関し、
特に非反転形トランジスタスイッチに関する。
特に非反転形トランジスタスイッチに関する。
非反転形トランジスタスイッチは、当該技術分野にお
いて公知であり、広く用いられている。従来は、それら
のスイッチは、少なくとも４端子を含み、その１端子は
入力として用いられ、もう１つの端子はそのデバイスを
負荷に接続するために用いられ、もう１つの端子は接地
または帰路のために用いられ、最後の端子は「第２」反
転を与えるために用いられる電源に接続される。
いて公知であり、広く用いられている。従来は、それら
のスイッチは、少なくとも４端子を含み、その１端子は
入力として用いられ、もう１つの端子はそのデバイスを
負荷に接続するために用いられ、もう１つの端子は接地
または帰路のために用いられ、最後の端子は「第２」反
転を与えるために用いられる電源に接続される。
反転形３端子トランジスタスイッチもまた、当該技術
分野において公知である。
分野において公知である。
Hoppner外に対する米国特許第4,266,100号には、２つ
の直通形スイッチングNPNトランジスタと、そのスイッ
チングトランジスタによるスイッチングのための複合回
路と、を含む対称交差点を有する結合構造用として配設
された、モノリシック集積半導体回路が開示されてい
る。その複合回路は、ダブルコレクタPNPトランジスタ
を含み、その一方のコレクタは第1NPNトランジスタのベ
ースに接続され、他方のコレクタは第2NPNトランジスタ
のベースに接続されている。ダブルコレクタトランジス
タのエミッタは、双方のNPNトランジスタのコレクタに
接続されると共に、第１抵抗を経て電圧源にも接続され
ている。ダブルコレクタトランジスタのベースは、定電
圧降下を生ぜしめる成分を経て前記電圧源に接続される
と共に、第２抵抗を経てトリガ段にも接続されている。
前記NPNトランジスタのエミッタは、それぞれ前記２つ
の直通形スイッチングトランジスタのベースに接続され
ている。
の直通形スイッチングNPNトランジスタと、そのスイッ
チングトランジスタによるスイッチングのための複合回
路と、を含む対称交差点を有する結合構造用として配設
された、モノリシック集積半導体回路が開示されてい
る。その複合回路は、ダブルコレクタPNPトランジスタ
を含み、その一方のコレクタは第1NPNトランジスタのベ
ースに接続され、他方のコレクタは第2NPNトランジスタ
のベースに接続されている。ダブルコレクタトランジス
タのエミッタは、双方のNPNトランジスタのコレクタに
接続されると共に、第１抵抗を経て電圧源にも接続され
ている。ダブルコレクタトランジスタのベースは、定電
圧降下を生ぜしめる成分を経て前記電圧源に接続される
と共に、第２抵抗を経てトリガ段にも接続されている。
前記NPNトランジスタのエミッタは、それぞれ前記２つ
の直通形スイッチングトランジスタのベースに接続され
ている。
EI Hamamsy外に対する米国特許第4,307,298号には、
低い漏れ電流の、光トグル式両方向性電界効果トランジ
スタスイッチが開示されている。光起電力により制御さ
れる電界効果トランジスタにより、高インピーダンス径
路、従って低い漏れ電流が得られる。
低い漏れ電流の、光トグル式両方向性電界効果トランジ
スタスイッチが開示されている。光起電力により制御さ
れる電界効果トランジスタにより、高インピーダンス径
路、従って低い漏れ電流が得られる。
Rodriquezに対する米国特許第4,390,790号には、ソリ
ッドステート形光結合式パワースイッチが開示されてお
り、そのスイッチの場合は、光誘起または光修正電圧が
１つまたはそれ以上のMOSFETのゲートおよびソース電極
対において印加または除去されることによって、それぞ
れのMOSFETがその高および低インピーダンス状態間にお
いてシフトされ、また、さまざまな回路アレイ内におい
て、交流または直流スイッチングおよび／または交差点
スイッチングまたは機械的形式Ｃリレー置換またはその
他の目的が実現される。
ッドステート形光結合式パワースイッチが開示されてお
り、そのスイッチの場合は、光誘起または光修正電圧が
１つまたはそれ以上のMOSFETのゲートおよびソース電極
対において印加または除去されることによって、それぞ
れのMOSFETがその高および低インピーダンス状態間にお
いてシフトされ、また、さまざまな回路アレイ内におい
て、交流または直流スイッチングおよび／または交差点
スイッチングまたは機械的形式Ｃリレー置換またはその
他の目的が実現される。
Puruichi外に対する米国特許第4,410,809号には、デ
プレション形静電誘導トランジスタのためのゲート駆動
回路に関連する開示が与えられており、この回路は、相
補形に接続されたNPNおよびPNPトランジスタのエミッタ
と前記SITのゲートとの間に接続されたキャパシタと、
該SITのゲートと負のゲート電圧源との間のダイオード
および抵抗の直列接続に対して並列接続された高い値の
抵抗と、を含む。
プレション形静電誘導トランジスタのためのゲート駆動
回路に関連する開示が与えられており、この回路は、相
補形に接続されたNPNおよびPNPトランジスタのエミッタ
と前記SITのゲートとの間に接続されたキャパシタと、
該SITのゲートと負のゲート電圧源との間のダイオード
および抵抗の直列接続に対して並列接続された高い値の
抵抗と、を含む。
Flolidに対する米国特許第4,849,683号には、電圧変
動を受ける電源からランプへの電力を供給し、かつ制御
するためのランプドライバ回路が開示されている。その
ランプおよび電流検出抵抗と直列に、半導体スイッチが
配置されている。キャパシタが、該スイッチのオン時間
中におけるランプ電流と、オフ時間中における電源電圧
と、を積分する。ヒステリシスを有する電圧比較器が、
そのキャパシタの電圧に応答して、前記スイッチの導電
状態を制御する。正常の供給電圧を超えると、前記ドラ
イバ回路は、ランプに供給される電力を、供給電圧の２
乗に逆比例するデューティサイクルにより、パルス幅変
調し始め、それによってランプへの電力を一定に保持す
る。供給電圧が第２所定レベルを超えて上昇すると、前
記ドライバ回路は電力の供給を停止する。
動を受ける電源からランプへの電力を供給し、かつ制御
するためのランプドライバ回路が開示されている。その
ランプおよび電流検出抵抗と直列に、半導体スイッチが
配置されている。キャパシタが、該スイッチのオン時間
中におけるランプ電流と、オフ時間中における電源電圧
と、を積分する。ヒステリシスを有する電圧比較器が、
そのキャパシタの電圧に応答して、前記スイッチの導電
状態を制御する。正常の供給電圧を超えると、前記ドラ
イバ回路は、ランプに供給される電力を、供給電圧の２
乗に逆比例するデューティサイクルにより、パルス幅変
調し始め、それによってランプへの電力を一定に保持す
る。供給電圧が第２所定レベルを超えて上昇すると、前
記ドライバ回路は電力の供給を停止する。
関係のある他の公知の参考文献としては、1986 Linea
r Data Book by Linear Technology,pp.2−170および２
−171;Feb.1990QST pp.24ないし27;the Feb.1989 editi
on of PCIM pp.22ないし27,およびBlicher A.,Field Ef
fect and Bipolar Power QST pp.24ないし27;the Feb.1
989 edition of PCIM pp.22ないし27,およびBlicher
A.,Field Effect and Bipolar Power Transistor Physi
cs,New York,Academic Press,1981 Chapter 11および13
がある。
r Data Book by Linear Technology,pp.2−170および２
−171;Feb.1990QST pp.24ないし27;the Feb.1989 editi
on of PCIM pp.22ないし27,およびBlicher A.,Field Ef
fect and Bipolar Power QST pp.24ないし27;the Feb.1
989 edition of PCIM pp.22ないし27,およびBlicher
A.,Field Effect and Bipolar Power Transistor Physi
cs,New York,Academic Press,1981 Chapter 11および13
がある。
本発明の目的は、新しい、改良されたトランジスタス
イッチを提供することである。
イッチを提供することである。
本発明のもう１つの目的は、非反転形のトランジスタ
スイッチを提供することである。
スイッチを提供することである。
本発明のさらにもう１つの目的は、非反転形であり、
かつ３端子のみを有するトランジスタスイッチを提供す
ることである。
かつ３端子のみを有するトランジスタスイッチを提供す
ることである。
本発明のさらにもう１つの目的は、第２反転を得るた
めの追加の電源を含まない、非反転形トランジスタスイ
ッチを提供することである。
めの追加の電源を含まない、非反転形トランジスタスイ
ッチを提供することである。
本発明のさらにもう１つの目的は、常態において閉成
されている、３端子トランジスタスイッチを提供するこ
とである。
されている、３端子トランジスタスイッチを提供するこ
とである。
本発明のさらにもう１つの目的は、局部的、またはハ
ード的に組込まれた電源を必要としない、トランジスタ
スイッチを提供することである。
ード的に組込まれた電源を必要としない、トランジスタ
スイッチを提供することである。
発明の要約 本発明の教示に従って構成された非反転形トランジス
タスイッチは、１実施例においては、第１、第２、およ
び第３端子と、デプレションモードの電界効果トランジ
スタ（FET）のようなトランジスタ手段であって、該ト
ランジスタ内に電流路を画定するドレインおよびソース
電極、および該トランジスタ電流路内の電流を制御する
ためのゲート電極、を有する前記トランジスタ手段と、
負電圧変換器であって、該負電圧変換器が、前記第１端
子に接続された入力電極、出力電極、および帰路電極、
を有し、前記負電圧変換器の該出力電極が前記FETのゲ
ート電極に接続されており、前記負電圧変換器の前記帰
路電極が前記ソース電極と共に前記第２端子にも接続さ
れており、それによって、該第２端子に関し前記第１端
子に対して論理的低レベル信号が印加された時には、前
記第３および第２端子間のコンダクタンスが高レベルに
なり、前記第２端子に関し前記第１端子に対して論理的
高レベル信号が印加された時には、前記コンダクタンス
が低レベルになるようになっている、前記負電圧変換器
と、を含む。この実施例のもう１つの形式のものにおい
ては、前記トランジスタ手段は、複数のトランジスタを
含む。
タスイッチは、１実施例においては、第１、第２、およ
び第３端子と、デプレションモードの電界効果トランジ
スタ（FET）のようなトランジスタ手段であって、該ト
ランジスタ内に電流路を画定するドレインおよびソース
電極、および該トランジスタ電流路内の電流を制御する
ためのゲート電極、を有する前記トランジスタ手段と、
負電圧変換器であって、該負電圧変換器が、前記第１端
子に接続された入力電極、出力電極、および帰路電極、
を有し、前記負電圧変換器の該出力電極が前記FETのゲ
ート電極に接続されており、前記負電圧変換器の前記帰
路電極が前記ソース電極と共に前記第２端子にも接続さ
れており、それによって、該第２端子に関し前記第１端
子に対して論理的低レベル信号が印加された時には、前
記第３および第２端子間のコンダクタンスが高レベルに
なり、前記第２端子に関し前記第１端子に対して論理的
高レベル信号が印加された時には、前記コンダクタンス
が低レベルになるようになっている、前記負電圧変換器
と、を含む。この実施例のもう１つの形式のものにおい
ては、前記トランジスタ手段は、複数のトランジスタを
含む。
本発明のもう１つの実施例においては、非反転形トラ
ンジスタスイッチは、第１、第２、および第３トランジ
スタを含み、該第１トランジスタはベース、エミッタ、
およびコレクタ電極を有していて、該ベース電極は前記
第１端子に接続され、該エミッタ電極は前記第２端子に
接続され、該コレクタは前記第２トランジスタのソース
と前記第３トランジスタのベースとに接続されており、
前記第２トランジスタはゲート、ソース、およびドレイ
ン電極を有していて、そのゲートは前記第２端子に接続
され、そのドレインは前記第３端子に接続され、そのソ
ースは前記第１トランジスタのコレクタと前記第３トラ
ンジスタのベースとに接続されており、前記第３トラン
ジスタはベース、エミッタ、およびコレクタ電極を有し
ていて、該ベースは前記第２トランジスタのソースと前
記第１トランジスタのコレクタとに接続され、該エミッ
タは前記第２端子に接続され、該コレクタは前記第３端
子と前記第２トランジスタのドレインとに接続されてい
る。この実施例の変形されたものにおいては、正帰還が
用いられる。
ンジスタスイッチは、第１、第２、および第３トランジ
スタを含み、該第１トランジスタはベース、エミッタ、
およびコレクタ電極を有していて、該ベース電極は前記
第１端子に接続され、該エミッタ電極は前記第２端子に
接続され、該コレクタは前記第２トランジスタのソース
と前記第３トランジスタのベースとに接続されており、
前記第２トランジスタはゲート、ソース、およびドレイ
ン電極を有していて、そのゲートは前記第２端子に接続
され、そのドレインは前記第３端子に接続され、そのソ
ースは前記第１トランジスタのコレクタと前記第３トラ
ンジスタのベースとに接続されており、前記第３トラン
ジスタはベース、エミッタ、およびコレクタ電極を有し
ていて、該ベースは前記第２トランジスタのソースと前
記第１トランジスタのコレクタとに接続され、該エミッ
タは前記第２端子に接続され、該コレクタは前記第３端
子と前記第２トランジスタのドレインとに接続されてい
る。この実施例の変形されたものにおいては、正帰還が
用いられる。
もう１つの変形されたものにおいては、前記第２トラ
ンジスタ（FET）の代わりに抵抗が代用され、その抵抗
の１端子はソースの代わりに、またその抵抗の他端子は
ドレインの代わりに用いられて、ゲート電極の接続は削
除される。他のいくつかの変形もまた説明される。
ンジスタ（FET）の代わりに抵抗が代用され、その抵抗
の１端子はソースの代わりに、またその抵抗の他端子は
ドレインの代わりに用いられて、ゲート電極の接続は削
除される。他のいくつかの変形もまた説明される。
さまざまな特徴および利点は、以下の説明において明
らかにされる。その説明においては、その一部をなす添
付図面が参照され、添付図面には、本発明の特定の実施
例が図示されている。これらの実施例は、本技術分野に
習熟した者が本発明を実施しうるために十分な詳細さで
説明されるが、他の実施例も利用可能であること、およ
び本発明の範囲から逸脱することなく構造上の変更が可
能であること、を理解すべきである。従って、以下の詳
細な説明は、限定的な意味のものと解釈すべきではな
く、本発明の範囲は添付の請求の範囲により最もよく定
められる。
らかにされる。その説明においては、その一部をなす添
付図面が参照され、添付図面には、本発明の特定の実施
例が図示されている。これらの実施例は、本技術分野に
習熟した者が本発明を実施しうるために十分な詳細さで
説明されるが、他の実施例も利用可能であること、およ
び本発明の範囲から逸脱することなく構造上の変更が可
能であること、を理解すべきである。従って、以下の詳
細な説明は、限定的な意味のものと解釈すべきではな
く、本発明の範囲は添付の請求の範囲により最もよく定
められる。
図面の簡単な説明 図面において、同じ参照番号は同じ部品を示す。
第１図は、本発明の１実施例の概略図であり、 第２図は、第１図に示されているスイッチの動作の理
解において有用な図表であり、 第３図は、第１図に示されているスイッチの改変の概
略図であり、 第４図は、第１図に示されているスイッチのもう１つ
の改変の概略図であり、 第５図は、本発明のもう１つの実施例の概略図であ
り、 第６図は、第５図に示されているスイッチの改変の概
略図であり、 第７図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第８図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第９図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第10図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第11図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第12図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第13図は、実際に構成され、かつ試験された、本発明
の実施例の概略図である。
解において有用な図表であり、 第３図は、第１図に示されているスイッチの改変の概
略図であり、 第４図は、第１図に示されているスイッチのもう１つ
の改変の概略図であり、 第５図は、本発明のもう１つの実施例の概略図であ
り、 第６図は、第５図に示されているスイッチの改変の概
略図であり、 第７図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第８図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第９図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第10図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第11図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第12図は、第５図に示されているスイッチのもう１つ
の改変の概略図であり、 第13図は、実際に構成され、かつ試験された、本発明
の実施例の概略図である。
実施例の詳細な説明 図面を参照するに、第１図には、本発明の教示に従っ
て構成され、かつ全体的に参照番号11によって指示され
た、３端子非反転形トランジスタスイッチの実施例が示
されている。この実施例は、「第２」反転を得るために
用いられる電力が入力電圧から得られているので、「入
力付勢形」実施例と呼ばれている。
て構成され、かつ全体的に参照番号11によって指示され
た、３端子非反転形トランジスタスイッチの実施例が示
されている。この実施例は、「第２」反転を得るために
用いられる電力が入力電圧から得られているので、「入
力付勢形」実施例と呼ばれている。
スイッチ11は、第１端子13と、第２端子15と、第３端
子17と、を有する。スイッチ11はさらに、デプレション
モードFET19と、負電圧変換器21と、を含む。
子17と、を有する。スイッチ11はさらに、デプレション
モードFET19と、負電圧変換器21と、を含む。
デプレションモードFET19は、MOS形またはＪ形のいず
れであってもよい。負電圧変換器21は、（Linear Techn
ology1986 Databookの８−27ページのLT1044/7660「typ
ical applications」が教示するように）公称上−１
×、−２×、または−２×よりも大きい大きさになるよ
うに構成されうる。この負電圧変換の大きさは、デプレ
ションモードFET19の所望の入力ロジックスレショルド
電圧およびゲートスレショルド電圧に応じて選択され
る。
れであってもよい。負電圧変換器21は、（Linear Techn
ology1986 Databookの８−27ページのLT1044/7660「typ
ical applications」が教示するように）公称上−１
×、−２×、または−２×よりも大きい大きさになるよ
うに構成されうる。この負電圧変換の大きさは、デプレ
ションモードFET19の所望の入力ロジックスレショルド
電圧およびゲートスレショルド電圧に応じて選択され
る。
公知のように、デプレションモードFETのゲートを駆
動するのには、ほとんど直流電流は要求されない。スイ
ッチング速度の要求およびゲートキャパシタンスは、
「スイッチ形キャパシタ」、「電荷ポンプ」、または他
の形式の負電圧変換器でありうる負電圧変換器から要求
される出力電流を指示する。モノリシックのスイッチ形
キャパシタCMOS変換器セル−−それぞれが40mAのLT1044
/7660に類似しているが、電流容量は低く、従って内部
キャパシタの値は極めて小さい（例えば50pF）−−は、
完全に同じCMOSチップ上に集積されうる。これらのセル
は、多くの異なる大きさの電圧変換を発生するように、
堆積され、またカスケード接続されうる。この低電流の
応用における集積負電圧変換器のためのセルは、通過ま
たはスイッチトランジスタの大きさを減少させることに
より、LT1044/7660よりも、占有するダイ領域を小さく
なされうる。デプレションモードFET19は、第３端子17
に接続されたドレイン電極23と、第２端子15に接続され
たソース電極25と、ゲート電極27と、を有する。負電圧
変換器21は、スイッチ11の第１端子13に直接接続された
入力端子29と、ゲート電極27に直接接続された出力端子
31と、第２端子15に接続された帰路端子33と、を有す
る。
動するのには、ほとんど直流電流は要求されない。スイ
ッチング速度の要求およびゲートキャパシタンスは、
「スイッチ形キャパシタ」、「電荷ポンプ」、または他
の形式の負電圧変換器でありうる負電圧変換器から要求
される出力電流を指示する。モノリシックのスイッチ形
キャパシタCMOS変換器セル−−それぞれが40mAのLT1044
/7660に類似しているが、電流容量は低く、従って内部
キャパシタの値は極めて小さい（例えば50pF）−−は、
完全に同じCMOSチップ上に集積されうる。これらのセル
は、多くの異なる大きさの電圧変換を発生するように、
堆積され、またカスケード接続されうる。この低電流の
応用における集積負電圧変換器のためのセルは、通過ま
たはスイッチトランジスタの大きさを減少させることに
より、LT1044/7660よりも、占有するダイ領域を小さく
なされうる。デプレションモードFET19は、第３端子17
に接続されたドレイン電極23と、第２端子15に接続され
たソース電極25と、ゲート電極27と、を有する。負電圧
変換器21は、スイッチ11の第１端子13に直接接続された
入力端子29と、ゲート電極27に直接接続された出力端子
31と、第２端子15に接続された帰路端子33と、を有す
る。
第１図に示されているように、第２端子15は接地さ
れ、第３端子17は負荷抵抗RLを経て供給電圧Vccに接続
される。負荷抵抗RLおよび供給電圧Vccは、スイッチ11
の一部ではない。
れ、第３端子17は負荷抵抗RLを経て供給電圧Vccに接続
される。負荷抵抗RLおよび供給電圧Vccは、スイッチ11
の一部ではない。
スイッチ11は、以下のように動作する。もし第１端子
13に印加される電圧が負電圧変換器21のスレショルド値
より低ければ、ゲート電極27に印加される電圧は０ボル
トになり、第２端子15と第３端子17との間のコンダクタ
ンスを高レベルにする。一方、もし第１端子13に印加さ
れる電圧が負電圧変換器21のスレショルド値より高けれ
ば、ゲート電極に印加される電圧は負電圧になり、第２
端子15と第３端子17との間のコンダクタンスを低レベル
にする。もし使用される特定の負電圧変換器21が、約1
1/2ボルトのスレショルド値を有すれば、TTLロジックLO
は、該スレショルドより低くなり、TTLロジックHIは該
スレショルドより高くなる。
13に印加される電圧が負電圧変換器21のスレショルド値
より低ければ、ゲート電極27に印加される電圧は０ボル
トになり、第２端子15と第３端子17との間のコンダクタ
ンスを高レベルにする。一方、もし第１端子13に印加さ
れる電圧が負電圧変換器21のスレショルド値より高けれ
ば、ゲート電極に印加される電圧は負電圧になり、第２
端子15と第３端子17との間のコンダクタンスを低レベル
にする。もし使用される特定の負電圧変換器21が、約1
1/2ボルトのスレショルド値を有すれば、TTLロジックLO
は、該スレショルドより低くなり、TTLロジックHIは該
スレショルドより高くなる。
供給電圧Vccが10ボルト、かつ負電圧変換器21のスレ
ショルド値が1.5ボルトの場合における、スイッチ11の
第１端子13と、負電圧変換器21の出力端子31と、スイッ
チ11の第３端子17と、においての代表的な電圧値を示す
図表が、第２図に示されている。これからわかるよう
に、第１端子13における１ボルトまたはそれ以下の電圧
は、第３端子17にTTLロジックLO電圧を与え、一方、２
ボルトまたはそれ以上の電圧は、端子17にTTLロジックH
I電圧を与える。
ショルド値が1.5ボルトの場合における、スイッチ11の
第１端子13と、負電圧変換器21の出力端子31と、スイッ
チ11の第３端子17と、においての代表的な電圧値を示す
図表が、第２図に示されている。これからわかるよう
に、第１端子13における１ボルトまたはそれ以下の電圧
は、第３端子17にTTLロジックLO電圧を与え、一方、２
ボルトまたはそれ以上の電圧は、端子17にTTLロジックH
I電圧を与える。
次に、第３図には、第１図に示されているスイッチ11
の改変が示されており、この改変は参照番号35によって
指示されている。
の改変が示されており、この改変は参照番号35によって
指示されている。
スイッチ35は、13、15、および17によりそれぞれ示さ
れている。第１、第２、および第３端子と、デプレショ
ンモードFET19と、負電圧変換器21と、を含む。諸成分
は、ドレイン電極23が直接第３端子17に接続されずに、
バイポーラトランジスタ37を経て第３端子17に接続され
ており、バイポーラトランジスタ37がさらに第２端子15
にも接続されていて、電流増幅デバイスとして役立って
いることを除外すれば、第１図のスイッチ11におけると
同様に接続されている。バイポーラトランジスタ37は、
そのコレクタ電極39が第２端子15に接続され、そのエミ
ッタ電極41が第３端子17に接続され、そのベース電極43
がFET19のドレイン電極23に直接接続された配置を有す
る。
れている。第１、第２、および第３端子と、デプレショ
ンモードFET19と、負電圧変換器21と、を含む。諸成分
は、ドレイン電極23が直接第３端子17に接続されずに、
バイポーラトランジスタ37を経て第３端子17に接続され
ており、バイポーラトランジスタ37がさらに第２端子15
にも接続されていて、電流増幅デバイスとして役立って
いることを除外すれば、第１図のスイッチ11におけると
同様に接続されている。バイポーラトランジスタ37は、
そのコレクタ電極39が第２端子15に接続され、そのエミ
ッタ電極41が第３端子17に接続され、そのベース電極43
がFET19のドレイン電極23に直接接続された配置を有す
る。
次に、第４図には、第３図に示されているスイッチの
改変45が示され、そこでは、電流増幅手段が、単一のバ
イポーラトランジスタではなく、複合バイポーラトラン
ジスタ（CBT）47の形式となっている。CBT47は複数のト
ランジスタを含む。簡単にするために、４トランジスタ
49、51、53、および55のみが示されている。
改変45が示され、そこでは、電流増幅手段が、単一のバ
イポーラトランジスタではなく、複合バイポーラトラン
ジスタ（CBT）47の形式となっている。CBT47は複数のト
ランジスタを含む。簡単にするために、４トランジスタ
49、51、53、および55のみが示されている。
さらに図面を参照すると、第５図には、本発明の教示
に従って構成された３端子非反転形トランジスタスイッ
チのもう１つの実施例が示され、全体的に参照番号101
により指示されている。この実施例は、「第２」反転を
得るのに必要な電力が、出力（第３端子）電圧および電
流から得られていることから、「出力付勢形」実施例と
呼ばれる。
に従って構成された３端子非反転形トランジスタスイッ
チのもう１つの実施例が示され、全体的に参照番号101
により指示されている。この実施例は、「第２」反転を
得るのに必要な電力が、出力（第３端子）電圧および電
流から得られていることから、「出力付勢形」実施例と
呼ばれる。
本発明の多数の実施例は、全てがモノリシックに集積
されるか否かは別として、１パッケージに含まれうるこ
とに注意すべきである。本発明の範囲にはさらに、通常
の動作のための−−そして恐らくはそれを向上させるた
めの、「第４」ピン（電源）を用いてはいるが、この電
力ピンに電力が供給されなくてもなお（例えば「フェイ
ルセーフ」的特徴として）動作する、３端子非反転形ト
ランジスタスイッチも含まれる。
されるか否かは別として、１パッケージに含まれうるこ
とに注意すべきである。本発明の範囲にはさらに、通常
の動作のための−−そして恐らくはそれを向上させるた
めの、「第４」ピン（電源）を用いてはいるが、この電
力ピンに電力が供給されなくてもなお（例えば「フェイ
ルセーフ」的特徴として）動作する、３端子非反転形ト
ランジスタスイッチも含まれる。
スイッチ101は、第１端子103と、第２端子105と、第
３端子107と、を含む。スイッチ101はさらに、入力NPN
トランジスタ109と、ｎチャネルデプレションモードFET
111と、出力トランジスタ113と、を含む。入力NPNトラ
ンジスタ109はまた、エンハンスメントモードMOS FETで
もありうる。FET111は、デプレションモードMOSまたは
Ｊ−FETのいずれかでありうる。出力トランジスタ113
は、バイポーラ形のもの、エンハンスモードMOS FET、
（または第６図、第７図、第８図、第10図、第11図、お
よび第12図に示されているような複合デバイス）であり
うる。
３端子107と、を含む。スイッチ101はさらに、入力NPN
トランジスタ109と、ｎチャネルデプレションモードFET
111と、出力トランジスタ113と、を含む。入力NPNトラ
ンジスタ109はまた、エンハンスメントモードMOS FETで
もありうる。FET111は、デプレションモードMOSまたは
Ｊ−FETのいずれかでありうる。出力トランジスタ113
は、バイポーラ形のもの、エンハンスモードMOS FET、
（または第６図、第７図、第８図、第10図、第11図、お
よび第12図に示されているような複合デバイス）であり
うる。
入力端子103は、トランジスタ109のベース121に接続
されている。トランジスタ109のエミッタ123は、第２端
子105に接続されている。トランジスタ109のコレクタ12
5は、FET111のソース127とトランジスタ113のベース131
とに接続されている。FET111のゲート129は105に接続さ
れている。FET111のドレイン115は107に接続されてい
る。トランジスタ113のエミッタ117は、第２端子105に
接続されている。トランジスタ113のコレクタ119は、第
３端子107に接続されている。
されている。トランジスタ109のエミッタ123は、第２端
子105に接続されている。トランジスタ109のコレクタ12
5は、FET111のソース127とトランジスタ113のベース131
とに接続されている。FET111のゲート129は105に接続さ
れている。FET111のドレイン115は107に接続されてい
る。トランジスタ113のエミッタ117は、第２端子105に
接続されている。トランジスタ113のコレクタ119は、第
３端子107に接続されている。
入力信号電圧は、第１端子103と、インバータとして
動作するトランジスタ109のベース121とに印加される。
０ボルトまたはトランジスタ109のターンオンスレショ
ルドより低い任意の電圧は、そのコレクタ125とそのエ
ミッタ123との間のコンダクタンスを低レベルにする。F
ET111は、そのドレイン115とそのソース127との間で導
電し、ソース127からの電流はトランジスタ113のベース
131へ送られて、トランジスタ113のコレクタ119とエミ
ッタ117との間のコンダクタンスは高レベルになる。す
なわち、第１端子103に低電圧が印加されると、第３端
子107と第２端子105との間には、高い導電率が存在する
ようになる。
動作するトランジスタ109のベース121とに印加される。
０ボルトまたはトランジスタ109のターンオンスレショ
ルドより低い任意の電圧は、そのコレクタ125とそのエ
ミッタ123との間のコンダクタンスを低レベルにする。F
ET111は、そのドレイン115とそのソース127との間で導
電し、ソース127からの電流はトランジスタ113のベース
131へ送られて、トランジスタ113のコレクタ119とエミ
ッタ117との間のコンダクタンスは高レベルになる。す
なわち、第１端子103に低電圧が印加されると、第３端
子107と第２端子105との間には、高い導電率が存在する
ようになる。
逆に、トランジスタ109の入力スレショルド電圧より
高い電圧が、第１端子103に印加されると、トランジス
タ109のコレクタ125からエミッタ123への導電率は高レ
ベルになる。従って、FET111のソース127から流れる電
流は、トランジスタ109のコレクタ125およびエミッタ12
3を経て第２端子105へ分路されるので、トランジスタ11
3のベース131へは、ターンオンスレショルド電圧より低
い電圧が印加されることになる。第３端子107と第２端
子105との間の導電率は低レベルとなり、第３端子107に
入る電流は、本質的にFET111のIDSSのみとなる 次に、第６図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照番号141によっ
て指示されている。
高い電圧が、第１端子103に印加されると、トランジス
タ109のコレクタ125からエミッタ123への導電率は高レ
ベルになる。従って、FET111のソース127から流れる電
流は、トランジスタ109のコレクタ125およびエミッタ12
3を経て第２端子105へ分路されるので、トランジスタ11
3のベース131へは、ターンオンスレショルド電圧より低
い電圧が印加されることになる。第３端子107と第２端
子105との間の導電率は低レベルとなり、第３端子107に
入る電流は、本質的にFET111のIDSSのみとなる 次に、第６図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照番号141によっ
て指示されている。
スイッチ141は、103、105、および107によってそれぞ
れ示されている第１、第２、および第３端子と、トラン
ジスタ109と、FET111と、トランジスタ113と、を含む。
諸成分は、トランジスタ113のエミッタ電極117が直接第
２端子105に接続されずに、NPNトランジスタ143を経て
第２端子105に接続されており、NPNトランジスタ143が
さらに第２端子105に接続されていて、電流増幅デバイ
スとして役立っていることを除外すれば、第５図のスイ
ッチ101におけると同様に接続されている。トランジス
タ143は、そのコレクタ149が第３端子107に接続され、
そのエミッタ147が第２端子105に接続され、そのベース
電極145が直接トランジスタ113のエミッタ電極117に接
続された配置を有する。ダーリントン接続されたトラン
ジスタ113および143の配置は、FET111の与えられたIDSS
において、第５図の配置に比し、高い出力電流を生じう
る。
れ示されている第１、第２、および第３端子と、トラン
ジスタ109と、FET111と、トランジスタ113と、を含む。
諸成分は、トランジスタ113のエミッタ電極117が直接第
２端子105に接続されずに、NPNトランジスタ143を経て
第２端子105に接続されており、NPNトランジスタ143が
さらに第２端子105に接続されていて、電流増幅デバイ
スとして役立っていることを除外すれば、第５図のスイ
ッチ101におけると同様に接続されている。トランジス
タ143は、そのコレクタ149が第３端子107に接続され、
そのエミッタ147が第２端子105に接続され、そのベース
電極145が直接トランジスタ113のエミッタ電極117に接
続された配置を有する。ダーリントン接続されたトラン
ジスタ113および143の配置は、FET111の与えられたIDSS
において、第５図の配置に比し、高い出力電流を生じう
る。
次に、第７図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照番号151によっ
て指示されている。
1の改変が示されており、この改変は参照番号151によっ
て指示されている。
スイッチ151は、103,105,および107によってそれぞれ
示されている第１、第２、および第３端子と、NPNトラ
ンジスタ109と、ｎチヤネルFET111と、NPNトランジスタ
113と、を含む。諸成分は、NPNトランジスタ113のコレ
クタ119が直接第３端子107に接続されずに、PNPトラン
ジスタ153を経て第３端子107に接続されており、PNPト
ランジスタ153がさらに第３端子107に接続されていて、
電流増幅デバイスとして役立っていることを除外すれ
ば、第５図のスイッチ101におけると同様に接続されて
いる。PNPトランジスタ153は、そのコレクタ157が第２
端子105に接続され、そのエミッタ159が第３端子107に
接続された配置を有する。第７図においては、NPNトラ
ンジスタ113およびPNPトランジスタ153の「複合」トラ
ンジスタ接続が、第５図の回路よりも高い電流増幅を与
え、また、第６図の回路よりも低いオン電圧を与える。
示されている第１、第２、および第３端子と、NPNトラ
ンジスタ109と、ｎチヤネルFET111と、NPNトランジスタ
113と、を含む。諸成分は、NPNトランジスタ113のコレ
クタ119が直接第３端子107に接続されずに、PNPトラン
ジスタ153を経て第３端子107に接続されており、PNPト
ランジスタ153がさらに第３端子107に接続されていて、
電流増幅デバイスとして役立っていることを除外すれ
ば、第５図のスイッチ101におけると同様に接続されて
いる。PNPトランジスタ153は、そのコレクタ157が第２
端子105に接続され、そのエミッタ159が第３端子107に
接続された配置を有する。第７図においては、NPNトラ
ンジスタ113およびPNPトランジスタ153の「複合」トラ
ンジスタ接続が、第５図の回路よりも高い電流増幅を与
え、また、第６図の回路よりも低いオン電圧を与える。
第８図には、第５図に示されているスイッチ101の改
変が示されており、この改変は参照番号161によって指
示されている。
変が示されており、この改変は参照番号161によって指
示されている。
スイッチ161は、103,105,および107によってそれぞれ
示されている第１、第２、および第３端子と、NPNトラ
ンジスタ109と、ｎチャネルFET111と、NPNトランジスタ
113と、PNPトランジスタ153、NPNトランジスタ163、お
よび可能なこれ以上の同様に接続された交互する極性の
トランジスタから構成された複合バイポーラトランジス
タ（CBT）と、を含む。諸成分は、NPNトランジスタ113
のコレクタ119が直接第３端子107に接続されずに、PNP
トランジスタ153を経て第３端子107に接続されており、
PNPトランジスタ153がさらに第３端子107に接続されて
いて、電流増幅デバイスとして役立っていることを除外
すれば、第５図のスイッチ101におけると同様に接続さ
れている。PNPトランジスタ153は、そのコレクタ157がN
PNトランジスタ163のベース165に接続された配置を有す
る。PNPトランジスタ153のエミッタ159は、第３端子107
に接続されている。NPNトランジスタ163のエミッタ167
は第２端子105に接続され、NPNトランジスタ163のコレ
クタは、第３端子107に、または、NPNトランジスタ113
のコレクタ119がPNPトランジスタ153のベース155に接続
されているのと同様に反復的様式によって、さらなるPN
Pトランジスタのベースに、接続される。反復的連鎖の
最後のトランジスタのコレクタは、もしそれがNPN形の
ものならば第３端子107に接続され、あるいは、もし最
後のトランジスタがPNP形のものならば、そのコレクタ
は第２端子105に接続される。
示されている第１、第２、および第３端子と、NPNトラ
ンジスタ109と、ｎチャネルFET111と、NPNトランジスタ
113と、PNPトランジスタ153、NPNトランジスタ163、お
よび可能なこれ以上の同様に接続された交互する極性の
トランジスタから構成された複合バイポーラトランジス
タ（CBT）と、を含む。諸成分は、NPNトランジスタ113
のコレクタ119が直接第３端子107に接続されずに、PNP
トランジスタ153を経て第３端子107に接続されており、
PNPトランジスタ153がさらに第３端子107に接続されて
いて、電流増幅デバイスとして役立っていることを除外
すれば、第５図のスイッチ101におけると同様に接続さ
れている。PNPトランジスタ153は、そのコレクタ157がN
PNトランジスタ163のベース165に接続された配置を有す
る。PNPトランジスタ153のエミッタ159は、第３端子107
に接続されている。NPNトランジスタ163のエミッタ167
は第２端子105に接続され、NPNトランジスタ163のコレ
クタは、第３端子107に、または、NPNトランジスタ113
のコレクタ119がPNPトランジスタ153のベース155に接続
されているのと同様に反復的様式によって、さらなるPN
Pトランジスタのベースに、接続される。反復的連鎖の
最後のトランジスタのコレクタは、もしそれがNPN形の
ものならば第３端子107に接続され、あるいは、もし最
後のトランジスタがPNP形のものならば、そのコレクタ
は第２端子105に接続される。
次に、第９図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照番号171によっ
て指示されている。
1の改変が示されており、この改変は参照番号171によっ
て指示されている。
スイッチ171は、103、105、および107によってそれぞ
れ示されている第１、第２、および第３端子と、NPNト
ランジスタ109と、ｎチャネルFET111と、NPNトランジス
タ113と、を含む。諸成分は、トランジスタ109のベース
121が直接第１端子103に接続されずに、抵抗173の端子1
78と抵抗181の端子183との双方に接続されており、抵抗
181の端子185が第２端子105に接続されていることを除
外すれば、第５図のスイッチ101におけると同様に接続
されている。抵抗173の端子175は、第１端子103に接続
されている。従って、抵抗173および181は、第１端子10
3の電圧レベルを減少せしめる分圧器として接続されて
おり、この分圧された電圧をトランジスタ109のベース1
21へ印加することにより、第１端子103における入力電
圧スレショルドを調節する。
れ示されている第１、第２、および第３端子と、NPNト
ランジスタ109と、ｎチャネルFET111と、NPNトランジス
タ113と、を含む。諸成分は、トランジスタ109のベース
121が直接第１端子103に接続されずに、抵抗173の端子1
78と抵抗181の端子183との双方に接続されており、抵抗
181の端子185が第２端子105に接続されていることを除
外すれば、第５図のスイッチ101におけると同様に接続
されている。抵抗173の端子175は、第１端子103に接続
されている。従って、抵抗173および181は、第１端子10
3の電圧レベルを減少せしめる分圧器として接続されて
おり、この分圧された電圧をトランジスタ109のベース1
21へ印加することにより、第１端子103における入力電
圧スレショルドを調節する。
次に、第10図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照番号191によっ
て指示されている。スイッチ191は、103、105、および1
07によってそれぞれ示されいている第１、第２および第
３端子と、NPNトランジスタ109と、ｎチャネルFET111
と、NPNトランジスタ113とを含む。これらの諸成分は、
第５図のスイッチ101におけると同様に接続されてい
る。NPNトランジスタ193と、ツェナダイオード203と、
抵抗211とは、過電圧保護を行なうために追加されたも
のである。トランジスタ193のエミッタは第２端子105に
接続され、そのコレクタはトランジスタ109のコレクタ1
25と、FET111のソース127と、トランジスタ113のベース
131と、に接続されている。トランジスタ193のベース
は、ツェナダイオード203のＰ形半導体電極201に接続さ
れ、ツェナダイオード203のＮ形半導体電極は抵抗211の
端子207に接続され、抵抗211の他端子209は第３端子107
に接続されている。抵抗211は、第３端子107への過電圧
の印加中に、ツェナダイオード203およびNPNトランジス
タ193を流れる過剰な電流を阻止することを要求され
る。
1の改変が示されており、この改変は参照番号191によっ
て指示されている。スイッチ191は、103、105、および1
07によってそれぞれ示されいている第１、第２および第
３端子と、NPNトランジスタ109と、ｎチャネルFET111
と、NPNトランジスタ113とを含む。これらの諸成分は、
第５図のスイッチ101におけると同様に接続されてい
る。NPNトランジスタ193と、ツェナダイオード203と、
抵抗211とは、過電圧保護を行なうために追加されたも
のである。トランジスタ193のエミッタは第２端子105に
接続され、そのコレクタはトランジスタ109のコレクタ1
25と、FET111のソース127と、トランジスタ113のベース
131と、に接続されている。トランジスタ193のベース
は、ツェナダイオード203のＰ形半導体電極201に接続さ
れ、ツェナダイオード203のＮ形半導体電極は抵抗211の
端子207に接続され、抵抗211の他端子209は第３端子107
に接続されている。抵抗211は、第３端子107への過電圧
の印加中に、ツェナダイオード203およびNPNトランジス
タ193を流れる過剰な電流を阻止することを要求され
る。
次に、第11図には、第５図に示されているスイッチ10
1の改変が示されている。この改変は、参照番号221によ
って指示されている。スイッチ221は、103、105、およ
び107によってそれぞれ示されている第１、第２、およ
び第３端子と、NPNトランジスタ109と、ｎチャネルFET1
11と、NPNトランジスタ113と、を含む。諸成分は、トラ
ンジスタ109のベース121が直接第１端子103に接続され
ずに、ダイオード229および223のそれぞれの陰極231お
よび227の双方に接続されていることを除外すれば、第
５図のスイッチ101におけると同様に接続されている。
ダイオード223の陽極225は第２端子105に接続され、ダ
イオード229の陽極233は第１端子103に接続されてい
る。ダイオード229および223の追加は、第１端子103に
おける逆極性電圧信号への誤った応答を防止し、さらに
ダイオード229は入力スレショルド電圧を増大せしめる
が、これもまた望ましいことである。
1の改変が示されている。この改変は、参照番号221によ
って指示されている。スイッチ221は、103、105、およ
び107によってそれぞれ示されている第１、第２、およ
び第３端子と、NPNトランジスタ109と、ｎチャネルFET1
11と、NPNトランジスタ113と、を含む。諸成分は、トラ
ンジスタ109のベース121が直接第１端子103に接続され
ずに、ダイオード229および223のそれぞれの陰極231お
よび227の双方に接続されていることを除外すれば、第
５図のスイッチ101におけると同様に接続されている。
ダイオード223の陽極225は第２端子105に接続され、ダ
イオード229の陽極233は第１端子103に接続されてい
る。ダイオード229および223の追加は、第１端子103に
おける逆極性電圧信号への誤った応答を防止し、さらに
ダイオード229は入力スレショルド電圧を増大せしめる
が、これもまた望ましいことである。
次に、第12図には、第５図に示されているスイッチ10
1の改変が示されており、この改変は参照241によって指
示されている。
1の改変が示されており、この改変は参照241によって指
示されている。
スイッチ241は、第１、第２、および第３端子のそれ
ぞれ103、105、および107と、NPNトランジスタ109と、
ｎチャネルFET111と、NPNトランジスタ113と、を含む。
これらの成分は、トランジスタ109のベース121が直接第
１端子103に接続されずに、抵抗257を経て第１端子103
に接続され、抵抗257もまた第１端子103に接続されてい
ることを除外すれば、第５図のスイッチ101におけると
同様に接続されている。第１端子103は抵抗257の端子26
1に接続され、抵抗257の端子259はトランジスタ109のベ
ース121に、また抵抗251の端子255にも接続され、抵抗2
51の他端子253はNPNトランジスタ243のコレクタ247に接
続され、そのエミッタ245は第２端子105に接続され、そ
のベース249はトランジスタ113のベース131に、またFET
111のソース127にも、またトランジスタ109のコレクタ1
25にも接続されている。トランジスタ243と、抵抗257お
よび251とは、第１端子103の入力スレショルド電圧のヒ
ステリシスまたは「シュミットトリガ」様の変動を生ぜ
しめる、制御された量の正帰還を導入するように動作す
る。
ぞれ103、105、および107と、NPNトランジスタ109と、
ｎチャネルFET111と、NPNトランジスタ113と、を含む。
これらの成分は、トランジスタ109のベース121が直接第
１端子103に接続されずに、抵抗257を経て第１端子103
に接続され、抵抗257もまた第１端子103に接続されてい
ることを除外すれば、第５図のスイッチ101におけると
同様に接続されている。第１端子103は抵抗257の端子26
1に接続され、抵抗257の端子259はトランジスタ109のベ
ース121に、また抵抗251の端子255にも接続され、抵抗2
51の他端子253はNPNトランジスタ243のコレクタ247に接
続され、そのエミッタ245は第２端子105に接続され、そ
のベース249はトランジスタ113のベース131に、またFET
111のソース127にも、またトランジスタ109のコレクタ1
25にも接続されている。トランジスタ243と、抵抗257お
よび251とは、第１端子103の入力スレショルド電圧のヒ
ステリシスまたは「シュミットトリガ」様の変動を生ぜ
しめる、制御された量の正帰還を導入するように動作す
る。
次に、第13図には、市販の電子成分を用いて実際に製
作され、その後試験された、本発明の出力付勢形実施例
の概略図が示されており、この実施例は参照番号271に
よって示されている。装置271は、入力端子１における
入力ロジック遷移から５マイクロ秒以内に３アンペアの
負荷をオンまたはオフにスイッチしうる。正方向入力ス
レショルドは約＋1.5ボルトであり、負方向入力スレシ
ョルドは約＋1.2ボルトである。図から認められるよう
に、装置271は第８図に示されている実施例の改変であ
る。図からわかるように、トランジスタQ3,Q4A,Q4B,Q5,
Q6,およびQ7は、１つの複合バイポーラトランジスタと
して接続され、これらのトランジスタのそれぞれはスイ
ッチング速度を改善するためのベース−エミッタ間抵抗
を有する。装置271は、離散的またはハイブリッド形式
に製造されうる。装置271は、同様の集積デバイスによ
る置換を行なえば、モノリシックICとしても製造されう
る。Q6は、IC形式のための大形横方向PNPでありうる。
バイポーラIC設計に習熟した者にとっては、他の置換も
明らかである。
作され、その後試験された、本発明の出力付勢形実施例
の概略図が示されており、この実施例は参照番号271に
よって示されている。装置271は、入力端子１における
入力ロジック遷移から５マイクロ秒以内に３アンペアの
負荷をオンまたはオフにスイッチしうる。正方向入力ス
レショルドは約＋1.5ボルトであり、負方向入力スレシ
ョルドは約＋1.2ボルトである。図から認められるよう
に、装置271は第８図に示されている実施例の改変であ
る。図からわかるように、トランジスタQ3,Q4A,Q4B,Q5,
Q6,およびQ7は、１つの複合バイポーラトランジスタと
して接続され、これらのトランジスタのそれぞれはスイ
ッチング速度を改善するためのベース−エミッタ間抵抗
を有する。装置271は、離散的またはハイブリッド形式
に製造されうる。装置271は、同様の集積デバイスによ
る置換を行なえば、モノリシックICとしても製造されう
る。Q6は、IC形式のための大形横方向PNPでありうる。
バイポーラIC設計に習熟した者にとっては、他の置換も
明らかである。
装置271においては、D1はスレショルドを整定し且つ
負入力を阻止し、D2は負入力を分路し、Q2は入力インバ
ータトランジスタであり、Q2はEP1 FETをシミュレート
し、Q3は出力インバータおよびCBT内の第1Qとして働
き、Q4AおよびQ4BはCBT内の第2Qとして働き、Q5はCBT内
の第3Qおよびプリドライバとして働き、Q6はCBT内の第4
Qおよびドライバとして働き、Q7はCBT内の第5Qおよび出
力として働き、Q8は正帰還またはシュミットトリガスイ
ッチとして働くことに注意すべきである。また、CA3096
は、IC形トランジスタ、すなわち３個のNPN形のもの
と、２個のPNP形のものとのアレイであることにも注意
すべきである。
負入力を阻止し、D2は負入力を分路し、Q2は入力インバ
ータトランジスタであり、Q2はEP1 FETをシミュレート
し、Q3は出力インバータおよびCBT内の第1Qとして働
き、Q4AおよびQ4BはCBT内の第2Qとして働き、Q5はCBT内
の第3Qおよびプリドライバとして働き、Q6はCBT内の第4
Qおよびドライバとして働き、Q7はCBT内の第5Qおよび出
力として働き、Q8は正帰還またはシュミットトリガスイ
ッチとして働くことに注意すべきである。また、CA3096
は、IC形トランジスタ、すなわち３個のNPN形のもの
と、２個のPNP形のものとのアレイであることにも注意
すべきである。
本発明の諸実施例は、単に例示的な意味のものであ
り、本技術分野に習熟した者ならば、本発明の精神から
逸脱することなく、それに対してさまざまな変形および
改変を行ないうるはずである。例えば、NPNおよびｎチ
ャネルトランジスタの代わりにPNPおよびｐチャネルト
ランジスタを用い、かつその逆を行なうことが可能であ
る。それによって得られる実施例は、負荷に対して負の
電源電圧を印加し、かつ負ロジック入力レベルを用いい
れば、前述と同様に動作する。本発明は、バイポーラト
ランジスタ、特にNPNトランジスタ109、の代わりにエン
ハンスモードFETを用いても（ベースの代わりにゲー
ト、エミッタの代わりにソース、コレクタの代わりにド
レインを用いる）役立ち、さらにショットキークランプ
をバイポーラトランジスタに対して追加すれば、ターン
オフ時間を減少せしめうる。このような全ての変形およ
び改変は、請求の範囲によって定められている本発明の
範囲内に含まれるように考慮されている。
り、本技術分野に習熟した者ならば、本発明の精神から
逸脱することなく、それに対してさまざまな変形および
改変を行ないうるはずである。例えば、NPNおよびｎチ
ャネルトランジスタの代わりにPNPおよびｐチャネルト
ランジスタを用い、かつその逆を行なうことが可能であ
る。それによって得られる実施例は、負荷に対して負の
電源電圧を印加し、かつ負ロジック入力レベルを用いい
れば、前述と同様に動作する。本発明は、バイポーラト
ランジスタ、特にNPNトランジスタ109、の代わりにエン
ハンスモードFETを用いても（ベースの代わりにゲー
ト、エミッタの代わりにソース、コレクタの代わりにド
レインを用いる）役立ち、さらにショットキークランプ
をバイポーラトランジスタに対して追加すれば、ターン
オフ時間を減少せしめうる。このような全ての変形およ
び改変は、請求の範囲によって定められている本発明の
範囲内に含まれるように考慮されている。
Claims (10)
- 【請求項１】第１端子、第２端子、および第３端子の３
端子のみからなる端子を有する回路から構成される非反
転形トランジスタスイッチにおいて、該回路が、 a.デプレションモード電界効果トランジスタ（FET）で
あって、該FETが、該トランジスタ内に電流路を画定す
るドレインおよびソース電極と、該トランジスタの電流
路内の電流を制御するためのゲート電極と、を有し、前
記FETの前記ドレインおよびソース電極がそれぞれ前記
第３および第２端子に接続されており、前記非反転形ト
ランジスタスイッチにおけるスイッチングが前記第３お
よび第２端子間において行なわれる、前記デプレション
モードFETと、 b.入力電極と、出力電極と、帰路電極と、を有する負電
圧変換器であって、該入力電極が前記第１端子に接続さ
れ、該出力電極が前記FETの前記ゲート電極に接続さ
れ、前記帰路電極が前記FETの前記ソース電極に接続さ
れた前記負電圧変換器と、を含み、 c.それによって、前記第１の端子に供給された電圧が前
記負電圧変換器のスレショルド値より低いときは、前記
ゲート電極に印加される電圧を実質的に零ボルトにし
て、前記第３端子と前記第２端子との間のコンダクタン
スを高レベルにし、また、前記第１の端子に供給された
電圧が前記負電圧変換器のスレショルド値より高いとき
は、前記ゲート電極に印加される電圧を負電圧にして、
前記第２端子と前記第３端子との間のコンダクタンスを
低レベルにする、 非反転形トランジスタスイッチ。 - 【請求項２】前記FETの前記ドレインおよびソース電極
と、前記第３端子とに接続されると共に、該ドレイン電
極を該第３端子に接続した電流増幅手段をさらに含ん
だ、請求項１記載の非反転形トランジスタスイッチ。 - 【請求項３】前記FETに接続された前記電流増幅手段
が、ダーリントン接続されたバイポーラトランジスタか
ら構成された、請求項２記載の非反転形トランジスタス
イッチ。 - 【請求項４】前記FETに接続された前記電流増幅手段
が、複合バイポーラトランジスタ（CBT）から構成され
た、請求項２記載の非反転形トランジスタスイッチ。 - 【請求項５】前記電流増幅手段が、 a.ベース電極と、エミッタ電極と、コレクタ電極と、を
有するバイポーラトランジスタであって、該コレクタ電
極が前記非反転形トランジスタスイッチの前記第２端子
に接続され、該バイポーラトランジスタの該エミッタが
前記非反転形トランジスタスイッチの前記第３端子に接
続され、前記FETの前記ドレイン電極が前記バイポーラ
トランジスタの前記ベース電極に接続されている、前記
バイポーラトランジスタから構成されており、 b.それによって、該バイポーラトランジスタが前記非反
転形トランジスタスイッチの前記第３端子に入る電流の
少なくともいくらかを受けることにより、電流容量を前
記FETのI dssを超えて増大させる、 請求項２記載の非反転形トランジスタスイッチ。 - 【請求項６】前記FETに接続された前記電流増幅手段が
バイポーラトランジスタから構成された、請求項２記載
の非反転形トランジスタスイッチ。 - 【請求項７】第１端子、第２端子、および第３端子と呼
ばれる３端子のみからなる端子を有する回路から構成さ
れる非反転形トランジスタスイッチにおいて、該回路
が、a.第１、第２、および第３トランジスタを含み、 b.該第１トランジスタがベース、エミッタ、およびコレ
クタ電極を有し、該ベース電極が前記第１端子に接続さ
れており、 c.前記第２トランジスタがドレイン、ゲート、およびソ
ース電極を有し、該ドレイン電極が前記第３端子に接続
されており、 d.前記第３トランジスタがベース、エミッタ、およびコ
レクタ電極を有し、該エミッタ電極が前記第２端子に接
続され、該コレクタ電極が前記第３端子に接続されてお
り、 e.前記第１トランジスタの前記コレクタ電極が、前記第
２トランジスタの前記ソース電極と前記第３トランジス
タの前記ベース電極とに接続されており、 f.前記第２トランジスタの前記ゲート電極と、前記第３
トランジスタの前記エミッタ電極とが、前記第１トラン
ジスタの前記エミッタ電極に接続されており、前記非反
転形トランジスタスイッチにおけるスイッチングが前記
第３トランジスタの前記コレクタ電極とエミッタ電極と
の間において行なわれ、該第３トランジスタのコレクタ
およびエミッタ電極がそれぞれ前記非反転形トランジス
タスイッチの前記第３端子および前記第２端子に接続さ
れている、 非反転形トランジスタスイッチ。 - 【請求項８】前記第３トランジスタが複合バイポーラト
ランジスタである、請求項７記載の非反転形トランジス
タスイッチ。 - 【請求項９】a.ベース電極と、エミッタ電極と、コレク
タ電極と、を有する第４トランジスタであって、前記第
３トランジスタから過電圧状態においてベース駆動電流
を分流させるのに用いられる該第４トランジスタと、 b.第１電極および第２電極を有するツェナダイオード
と、 c.ツェナ電流を過電圧状態において制限する、第１電極
および第２電極を有する第１抵抗と、 を含む回路であって、 d.前記第４トランジスタの前記コレクタ電極が、前記第
３トランジスタの前記ベース電極に接続されており、 e.前記第４トランジスタの前記エミッタ電極が、前記非
反転形トランジスタスイッチの前記第２端子に接続され
ており、 f.前記ツェナダイオードの前記第１電極が、前記非反転
形トランジスタスイッチの前記第３端子に接続されてお
り、 g.前記ツェナダイオードの前記第２電極が、前記第１抵
抗の前記第１電極に接続されており、 h.前記第１抵抗の前記第２電極が、前記第４トランジス
タの前記ベースに接続されており、 i.それによって、前記非反転形トランジスタスイッチが
最初にターンオフされており且つ第２端子に関し第３端
子上にツェナ降伏電圧よりかなり高い電圧が保持されて
いる時には、該スイッチがその後ターンオンされえず、
しかも破壊的であるターンオン過電圧を受けないように
される、 前記回路により過電圧保護が行なわれる、請求項７記載
の非反転形トランジスタスイッチ。 - 【請求項１０】前記第３トランジスタが回路を経て前記
非反転形トランジスタスイッチの前記第１端子に接続さ
れることによりヒステリシスを与えるようになってお
り、前記回路が、 a.ベース電極と、エミッタ電極と、コレクタ電極と、を
有する第４トランジスタと、 b.第１電極と第２電極とを有する第１抵抗と、 c.前記第１トランジスタの前記ベース電極を前記第１端
子に接続する、第１電極と第２電極とを有する第２抵抗
であって、前記第１および第２抵抗の比が前記第１端子
におけるヒステリシスの量を整定する前記第２抵抗と、
を含み、 d.前記第４トランジスタの前記エミッタ電極が、前記非
反転形トランジスタスイッチの前記第２端子に接続され
ており、 e.前記第４トランジスタの前記ベース電極が、前記第３
トランジスタの前記ベース電極に接続されており、 f.前記第１抵抗の前記第１電極が、前記第４トランジス
タの前記コレクタに接続されており、 g.前記第１抵抗の前記第２電極が、前記第１トランジス
タの前記ベース電極に接続されており、 h.前記第１トランジスタの前記ベース電極が、前記第２
抵抗の前記第２電極に接続されており、 i.前記第２抵抗の前記第１電極が、前記非反転形トラン
ジスタスイッチの前記第１端子に接続されており、 j.それによって、前記非反転形トランジスタスイッチが
最初にオン状態にある時には、それをターンオフするた
めに、前記第１端子に対して、前記第４トランジスタお
よび前記第２トランジスタがない時に要求されるよりも
高い電圧が印加されなくてはならないようになってい
る、請求項７記載の非反転形トランジスタスイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US562,215 | 1990-08-03 | ||
| US07/562,215 US5134323A (en) | 1990-08-03 | 1990-08-03 | Three terminal noninverting transistor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06500210A JPH06500210A (ja) | 1994-01-06 |
| JP2839206B2 true JP2839206B2 (ja) | 1998-12-16 |
Family
ID=24245303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3513757A Expired - Lifetime JP2839206B2 (ja) | 1990-08-03 | 1991-08-01 | ３端子非反転形トランジスタスイッチ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5134323A (ja) |
| EP (1) | EP0541700B1 (ja) |
| JP (1) | JP2839206B2 (ja) |
| AT (1) | ATE166193T1 (ja) |
| CA (1) | CA2087533C (ja) |
| DE (1) | DE69129411T2 (ja) |
| WO (1) | WO1992002985A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175535A (ja) * | 1993-12-16 | 1995-07-14 | Nec Corp | Ｆｅｔ増幅器用電源回路 |
| DE4412274C1 (de) * | 1994-04-09 | 1995-05-04 | Telefunken Microelectron | Schalter mit einem als Bipolartransistor ausgebildeten ersten Schaltelement |
| US5862887A (en) * | 1996-11-07 | 1999-01-26 | Otis Elevator Company | High performance linear induction motor door operator |
| US6259292B1 (en) | 1999-04-21 | 2001-07-10 | James S. Congdon | Three-terminal inverting hysteretic transistor switch |
| US6639777B1 (en) | 2000-10-31 | 2003-10-28 | James S. Congdon | Electronic timer switch |
| EP1362424B1 (en) | 2001-01-19 | 2008-10-22 | CONGDON, James S. | Three terminal noninverting transistor switch |
| US7170335B2 (en) * | 2004-03-08 | 2007-01-30 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Driver circuit for driving a light source of an optical pointing device |
| WO2012153473A1 (en) * | 2011-05-06 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP3855624A1 (en) * | 2020-01-22 | 2021-07-28 | Infineon Technologies AG | Overvoltage protection circuit and device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114539U (ja) * | 1986-01-09 | 1987-07-21 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767942A (en) * | 1971-03-10 | 1973-10-23 | Multiplex Communicat Inc | Solid state relay |
| US4117353A (en) * | 1976-12-23 | 1978-09-26 | General Electric Company | Controlled current sink |
| US4128775A (en) * | 1977-06-22 | 1978-12-05 | National Semiconductor Corporation | Voltage translator for interfacing TTL and CMOS circuits |
| US4224535A (en) * | 1978-08-08 | 1980-09-23 | General Electric Company | Efficient base drive circuit for high current transistors |
| JPS5931155B2 (ja) * | 1979-10-11 | 1984-07-31 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 感知増幅回路 |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
| JPS5713817A (en) * | 1980-06-27 | 1982-01-23 | Morita Mfg Co Ltd | Gate driving circuit of electrostatic inductive transistor |
| US4586004A (en) * | 1983-06-27 | 1986-04-29 | Saber Technology Corp. | Logic and amplifier cells |
| EP0190925B1 (en) * | 1985-02-08 | 1993-12-29 | Kabushiki Kaisha Toshiba | A protection circuit for an insulated gate bipolar transistor |
| US4804866A (en) * | 1986-03-24 | 1989-02-14 | Matsushita Electric Works, Ltd. | Solid state relay |
| DE3621396A1 (de) * | 1986-06-26 | 1988-01-14 | Bosch Gmbh Robert | Transistoranordnung mit einem endstufentransistor |
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
| US4728817A (en) * | 1987-02-09 | 1988-03-01 | Westinghouse Electric Corp. | Power transistor drive circuit |
| DE3725390A1 (de) * | 1987-07-31 | 1989-02-09 | Wickmann Werke Gmbh | Schaltsicherung |
| NL8800509A (nl) * | 1988-02-29 | 1989-09-18 | Philips Nv | Tweedimensionaal laser array. |
| KR910005794B1 (ko) * | 1988-06-09 | 1991-08-03 | 삼성전자 주식회사 | 반도체 시간 지연소자 |
| JPH073944B2 (ja) * | 1988-09-16 | 1995-01-18 | 富士電機株式会社 | 絶縁ゲート型半導体素子の駆動方法 |
| US4949213A (en) * | 1988-11-16 | 1990-08-14 | Fuji Electric Co., Ltd. | Drive circuit for use with voltage-drive semiconductor device |
| US4922129A (en) * | 1989-01-26 | 1990-05-01 | National Semiconductor Corporation | Feed forward darlington circuit with reduced NPN reverse beta sensitivity |
| GB2228639B (en) * | 1989-02-17 | 1992-07-15 | Motorola Semiconducteurs | Protected darlington transistor arrangement |
| US4999518A (en) * | 1989-12-08 | 1991-03-12 | International Business Machines Corp. | MOS switching circuit having gate enhanced lateral bipolar transistor |
| US5079447A (en) * | 1990-03-20 | 1992-01-07 | Integrated Device Technology | BiCMOS gates with improved driver stages |
-
1990
- 1990-08-03 US US07/562,215 patent/US5134323A/en not_active Expired - Lifetime
-
1991
- 1991-08-01 DE DE69129411T patent/DE69129411T2/de not_active Expired - Lifetime
- 1991-08-01 AT AT91915191T patent/ATE166193T1/de active
- 1991-08-01 JP JP3513757A patent/JP2839206B2/ja not_active Expired - Lifetime
- 1991-08-01 EP EP91915191A patent/EP0541700B1/en not_active Expired - Lifetime
- 1991-08-01 CA CA002087533A patent/CA2087533C/en not_active Expired - Lifetime
- 1991-08-01 WO PCT/US1991/005467 patent/WO1992002985A1/en active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114539U (ja) * | 1986-01-09 | 1987-07-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06500210A (ja) | 1994-01-06 |
| DE69129411D1 (de) | 1998-06-18 |
| DE69129411T2 (de) | 1998-12-24 |
| CA2087533A1 (en) | 1992-02-04 |
| CA2087533C (en) | 1998-08-04 |
| EP0541700B1 (en) | 1998-05-13 |
| US5134323A (en) | 1992-07-28 |
| ATE166193T1 (de) | 1998-05-15 |
| WO1992002985A1 (en) | 1992-02-20 |
| EP0541700A4 (en) | 1994-07-27 |
| EP0541700A1 (en) | 1993-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4500802A (en) | Three terminal bidirectional source to source FET circuit | |
| US4487458A (en) | Bidirectional source to source stacked FET gating circuit | |
| US4760293A (en) | Combined bipolar and MOSFET switch | |
| US4885486A (en) | Darlington amplifier with high speed turnoff | |
| US4491750A (en) | Bidirectionally source stacked FETs with drain-referenced common gating | |
| KR930015345A (ko) | 상보 입력 버퍼가 있는 집적 회로 | |
| JP2839206B2 (ja) | ３端子非反転形トランジスタスイッチ | |
| KR950701469A (ko) | 모오스(mos) 전께효과 트랜지스터의 구동회로(drive circuitry for a mos field effect tranststor) | |
| US4487457A (en) | Gating circuit for combining series and parallel connected FETs | |
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| US4266149A (en) | Pulse signal amplifier | |
| US4706035A (en) | High efficiency amplifier having a bootstrap capacitor | |
| KR970028930A (ko) | 바이 모오스로 이루어진 정전압 발생회로 | |
| US5027020A (en) | Zero voltage switching AC relay circuit | |
| US4356414A (en) | Monolithically integrable logic circuit | |
| EP0432472A2 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| US5440440A (en) | High current solid state AC relay with low EMI emission | |
| JPH0669141B2 (ja) | 入力回路 | |
| JPH0683058B2 (ja) | 出力回路 | |
| JP3564235B2 (ja) | 半導体リレー回路 | |
| RU1810994C (ru) | Транзисторный ключ | |
| JPH0227567Y2 (ja) | ||
| JP3572212B2 (ja) | サイリスタスイッチ駆動回路 | |
| CA1130873A (en) | Pulse signal amplifier | |
| JP2605447Y2 (ja) | 半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071016 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081016 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081016 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091016 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091016 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101016 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111016 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111016 Year of fee payment: 13 |