JP3564235B2 - 半導体リレー回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力信号を発光ダイオードによって光信号に変換し、その光信号を発光ダイオードと光結合されたフォトダイオードアレイによって電気信号に変換し、その電気信号によって出力用のＭＯＳ電界効果型トランジスタを駆動させ、出力用接点信号を得るようにした半導体リレー回路に関し、特に、高周波信号の制御に適した低出力容量型の半導体リレー回路に関する。
【０００２】
【従来の技術】
従来、この種の半導体リレー回路としては、例えば、次のようなものがあった。
【０００３】
図２は、従来の半導体リレー回路の回路図であり、この半導体リレー回路は、入力端子７Ａと７Ｂの間に接続された発光ダイオード１と、発光ダイオード１と光結合されたフォトダイオードアレイ３と、フォトダイオードアレイ３と並列的に接続された抵抗インピーダンス要素１１と、出力端子９Ａにドレインが接続された出力用のＭＯＳ電界効果型トランジスタ（以下、「ＭＯＳＦＥＴ」と記す。）５Ａと、出力端子９Ｂにドレインが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成されている。また、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートは共にフォトダイオードアレイ３のアノード側に、ソースは共にフォトダイオードアレイ３のカソード側にそれぞれ接続されている。
【０００４】
上記構成により、入力端子７Ａと７Ｂの間に入力電流が流れると、発光ダイオード１が光信号を発生し、この光信号によりフォトダイオードアレイ３の両端に光起電力が発生する。フォトダイオードアレイ３の両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加され、それによって、出力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＮ状態となる。一方、入力端子７Ａと７Ｂの間の入力電流が遮断されると、フォトダイオードアレイ３による光起電力の発生は停止する。そして、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷は、抵抗インピーダンス要素１１を介して放電され、出力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＦＦ状態となる。
【０００５】
この半導体リレー回路では、出力用ＭＯＳＦＥＴ５のゲート・ソース間の静電容量に蓄積された電荷を抵抗インピーダンス要素１１を介して放電させることにより、出力用ＭＯＳＦＥＴ５をＯＮ状態からＯＦＦ状態にしているが、その放電時間はＣＲ時定数で決まるために高速放電は不可能である。そのため、上記半導体リレー回路では高速動作を実現することはできない。
【０００６】
これに対して、高速放電を可能とする構成を有する半導体リレー回路としては、例えば、図３に示すものがある。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【０００７】
図３に示す半導体リレー回路は、図２に示した半導体リレー回路において、抵抗性インピーダンス要素１１で構成される放電回路を、フォトダイオードアレイ３と並列的に接続された接合型電界効果トランジスタ（Ｊ−ＦＥＴ）１３と、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）１３のゲート−ソース間に接続された抵抗性インピーダンス要素１１とで構成される放電回路に置き換えたものである。
【０００８】
この半導体リレー回路では、フォトダイオードアレイ３の両端に発生した光起電力が出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時には、同時に、接合型電界効果トランジスタ１３のゲート・ソース間に逆バイアス電圧が加わるので、接合型電界効果トランジスタ１３は瞬時に高インピーダンス状態となる。一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷を接合型電界効果トランジスタ１３を介して放電させる時には、接合型電界効果トランジスタ１３のゲート・ソース間は無バイアスとなるので、接合型電界効果トランジスタ１３はＯＮ状態となる。
【０００９】
また、図４に示す半導体リレー回路でも高速放電を可能とすることができる。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【００１０】
図４に示す半導体リレー回路は、図２に示した半導体リレー回路において、抵抗性インピーダンス要素１１で構成される放電回路を、フォトダイオードアレイ３と並列的に接続されたバイポーラ接合トランジスタ（ＢＪＴ）１５と、バイポーラ接合トランジスタ１５のエミッタにアノードが、ベースにカソードが接続されたダイオード１７と、バイポーラ接合トランジスタ１５のベース・コレクタ間に接続された抵抗性インピーダンス要素１１で構成される放電回路に置き換えた構成となっている。
【００１１】
この半導体リレー回路では、フォトダイオードアレイ３の両端に発生した光起電力が出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時には、バイポーラ接合トランジスタ１５のベース・エミッタ間にＯＮ状態となる電圧がバイアスされることはないので、バイポーラ接合トランジスタ１５はＯＦＦ状態となり、一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷を放電させる時には、バイポーラ接合トランジスタ１５のベース・エミッタ間が順方向にバイアスされ、バイポーラ接合トランジスタ１５はＯＮ状態となり、コレクタ・エミッタ間にはベース・エミッタ間に流れる電流のｈＦＥ（電流増幅率）倍の電流が流れることになる。
【００１２】
ここで、上述した図２、図３及び図４に示す半導体リレー回路を高周波信号の制御に用いる場合には、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの出力容量を小さくする必要がある。というのは、出力容量が大きいと出力用ＭＯＳＦＥＴ５Ａ及び５ＢがＯＦＦ状態であっても高周波成分が出力容量を介して流れてしまうからであるが、かかる低出力容量を実現することができる出力用ＭＯＳＦＥＴとして特開平５−２１８０３号公報に記載されたものがある。
【００１３】
この出力用ＭＯＳＦＥＴでは、ゲートにダイオードを直列に接続することにより、ゲート・ソース間容量とダイオード容量の合計が、ゲート・ドレイン間容量に対して直列に入ることになり、その結果、出力容量の低減化を図ることができるようにしている。
【００１４】
従って、この記載された出力用ＭＯＳＦＥＴを上述した図２、図３及び図４の半導体リレー回路に用いた場合には、図５、図６及び図７に示すように出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートにダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂを接続した構成となる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記図５、図６及び図７に示す従来の半導体リレー回路には、次のような問題があった。
【００１６】
それは、上記図５、図６及び図７に示す半導体リレー回路では充放電ループ内にダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂがそれぞれ直列に接続されているので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される電圧は、フォトダイオードアレイ３の光起電力より上記ダイオードによって生じる電圧降下分だけ低い電圧となってしまうのである。従って、上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴを用いない場合と同じ性能を得るためには、フォトダイオードアレイ３を構成するフォトダイオードの数を増やす必要があるが、このことは、チップ面積の増大を招くこととなり、ひいては大幅なコストアップを引き起こすことになる。また、ダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂという４個のダイオードを追加していること自体コストアップの原因となるのものである。
【００１７】
本発明は上記事情に鑑みて成されたものであり、その目的は、コストアップを招くことのない高周波信号の制御に適した低出力容量型の半導体リレー回路を提供することである。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために本発明は、入力信号により光信号を発生する発光ダイオードと、前記光信号を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイのカソードにソースが接続された第１の出力用電界効果トランジスタと、前記フォトダイオードアレイのカソードにソースが接続された第２の出力用電界効果トランジスタと、前記第１の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第１のｐｎｐ型バイポーラ接合トランジスタと、前記第２の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第２のｐｎｐ型バイポーラ接合トランジスタと、前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースと前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのコレクタとの間に接続された抵抗性インピーダンス要素と、前記フォトダイオードアレイのアノード及び前記第１のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第１の出力用電界効果トランジスタのゲートにカソードが接続された第１のダイオードと、前記フォトダイオードアレイのアノード及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第２の出力用電界効果トランジスタのゲートにカソードが接続された第２のダイオードとを有する半導体リレー回路であることを特徴とする。
【００１９】
上記構成によれば、第１の出力用電界効果トランジスタ及び第２の出力用電界効果トランジスタそれぞれに対してバイポーラ接合トランジスタとダイオードの組み合わせを設けるようにしたので、機能的には上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴのようにゲートに直列にダイオードが接続されている構成を実現していることとなり、従来のように、新たに４個のダイオードを追加する必要はなく、従って、従来で問題となったコストアップを招くことはないのである。また、充放電ループ内に直列に接続されているダイオードも従来に比べて少ないので、上記ダイオードによって生じる電圧降下を小さくすることが可能となる。
【００２０】
ここで、具体的には、前記発光ダイオードを含む第１のチップと、前記前記フォトダイオードアレイ、前記第１のｐｎｐ型バイポーラ接合トランジスタ、前記第２のｐｎｐ型バイポーラ接合トランジスタ、前記抵抗性インピーダンス要素、前記第１のダイオード及び前記第２のダイオードを含む第２のチップと、前記第１の出力用電界効果トランジスタ及び前記第２の出力用電界効果トランジスタを含む第３のチップとから構成することが可能である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。図１は、本発明の実施の形態に係る半導体リレー回路の回路図である。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【００２２】
図１において、本発明の実施の形態に係る半導体リレー回路は、入力端子７Ａと７Ｂの間に接続された発光ダイオード１と、発光ダイオード１と光結合されたフォトダイオードアレイ３と、フォトダイオードアレイ３と並列的に接続されたバイポーラ接合トランジスタ２３Ａ及び２３Ｂと、バイポーラ接合トランジスタ２３Ａのベースとコレクタの間に接続されると共にバイポーラ接合トランジスタ２３Ｂのベースとコレクタの間に接続される抵抗性インピーダンス要素１１と、バイポーラ接合トランジスタ２３Ａのベースとエミッタの間に接続されたダイオード１９Ａと、バイポーラ接合トランジスタ２３Ｂのベースとエミッタの間に接続されたダイオード２１Ａと、出力端子９Ａにドレインが接続された出力用ＭＯＳＦＥＴ５Ａと、出力端子９Ｂにドレインが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成されている。また、出力用ＭＯＳＦＥＴ５及び５Ｂのゲートは共にフォトダイオードアレイ３のアノードに、ソースは共にフォトダイオードアレイ３のカソードにそれぞれ接続されている。
【００２３】
ここで、バイポーラ接合トランジスタ２３Ａ及び２３Ｂとしては、通常のｎｐｎ型バイポーラ接合トランジスタが使用されている。
【００２４】
次に、この半導体リレー回路の動作について説明する。
【００２５】
入力端子７Ａと７Ｂの間に入力電流が流れると、発光ダイオード１が光信号を発生し、この光信号によりフォトダイオードアレイ３の両端に光起電力が発生する。そして、フォトダイオードアレイ３の両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加され、そのゲート・ソース間の充電を行う。
【００２６】
この時、ダイオード１９Ａによりバイポーラ接合トランジスタ２３Ａのエミッタ・ベース間は逆バイアス、抵抗性インピーダンス要素１１によりコレクタ・ベース間は順バイアスとなり、同様に、ダイオード１９Ｂによりバイポーラ接合トランジスタ２３Ｂのエミッタ・ベース間は逆バイアス、抵抗性インピーダンス要素１１によりコレクタ・ベース間は順バイアスとなるので、バイポーラ接合トランジスタ２３Ａ及び２３ＢはＯＦＦ状態となる。従って、フォトダイオードアレイ３の両端に発生した光起電力による電流は、ノーマリ・オフ型駆動用トランジスタ１５のコレクタ・エミッタ間を介して流れることはなく、その大部分は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量を充電する電流となるので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＮ状態とすることができる。
【００２７】
一方、入力端子７Ａと７Ｂの間の入力電流が遮断されると、フォトダイオードアレイ３による光起電力の発生は停止し、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷の放電が行われる。
【００２８】
この時、ダイオード１９Ａ及び抵抗性インピーダンス要素１１によりバイポーラ接合トランジスタ２３ＡがＯＮ状態となり、ダイオード１９Ｂ及び抵抗性インピーダンス要素１１によりバイポーラ接合トランジスタ２３ＢがＯＮ状態となる。従って、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷は、バイポーラ接合トランジスタ２３Ａ及び２３Ｂを介して速やかに放電されることになり、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＦＦ状態とすることができる。
【００２９】
ここで、本実施の形態の特徴は、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂそれぞれに対してバイポーラ接合トランジスタとダイオードの組み合わせを設けることにより、機能的には上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴのようにゲートにダイオードが接続されている構成を実現している点である。すなわち、バイポーラ接合トランジスタ２３Ａ及び２３Ｂのエミッタ・ベース間には等価的にダイオード（ダイオード１９Ｃ及び２１Ｃ）が形成されるので、従来のように、新たに４個のダイオードを追加する必要はなく、従って、従来で問題となったコストアップを招くことはないのである。
【００３０】
また、本実施の形態に係る半導体リレー回路では、充放電ループ内に直列に接続されているダイオードはダイオード１９Ａと２１Ａだけであるので、図５、図６及び図７に示す従来の半導体リレー回路に比べて、上記ダイオードによって生じる電圧降下を小さくすることが可能となる。
【００３１】
【発明の効果】
以上説明したように本発明によれば、コストアップを招くことのない高周波信号の制御に適した低出力容量型の半導体リレー回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体リレー回路の回路図である
【図２】従来の半導体リレー回路の回路図である。
【図３】従来の高速放電の可能な半導体リレー回路の回路図である。
【図４】従来の高速放電の可能な半導体リレー回路の他の回路図である。
【図５】図２に示す半導体リレー回路を低出力容量型としたときの回路図である。
【図６】図３に示す半導体リレー回路を低出力容量型としたときの回路図である。
【図７】図４に示す半導体リレー回路を低出力容量型としたときの回路図である。
【符号の説明】
１ 発光ダイオード
３ フォトダイオードアレイ
５Ａ、５Ｂ 出力用ＭＯＳＦＥＴ
７Ａ、７Ｂ 入力端子
９Ａ、９Ｂ 出力端子
１１ 抵抗性インピーダンス要素
１３ 接合型電界効果トランジスタ（Ｊ−ＦＥＴ）
１５ バイポーラ接合トランジスタ
１７、１９Ａ、１９Ｂ、１９Ｃ、２１Ａ、２１Ｂ、２１Ｃ ダイオード
２３Ａ、２３Ｂ ｐｎｐ型バイポーラ接合トランジスタ
【発明の属する技術分野】
本発明は、入力信号を発光ダイオードによって光信号に変換し、その光信号を発光ダイオードと光結合されたフォトダイオードアレイによって電気信号に変換し、その電気信号によって出力用のＭＯＳ電界効果型トランジスタを駆動させ、出力用接点信号を得るようにした半導体リレー回路に関し、特に、高周波信号の制御に適した低出力容量型の半導体リレー回路に関する。
【０００２】
【従来の技術】
従来、この種の半導体リレー回路としては、例えば、次のようなものがあった。
【０００３】
図２は、従来の半導体リレー回路の回路図であり、この半導体リレー回路は、入力端子７Ａと７Ｂの間に接続された発光ダイオード１と、発光ダイオード１と光結合されたフォトダイオードアレイ３と、フォトダイオードアレイ３と並列的に接続された抵抗インピーダンス要素１１と、出力端子９Ａにドレインが接続された出力用のＭＯＳ電界効果型トランジスタ（以下、「ＭＯＳＦＥＴ」と記す。）５Ａと、出力端子９Ｂにドレインが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成されている。また、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートは共にフォトダイオードアレイ３のアノード側に、ソースは共にフォトダイオードアレイ３のカソード側にそれぞれ接続されている。
【０００４】
上記構成により、入力端子７Ａと７Ｂの間に入力電流が流れると、発光ダイオード１が光信号を発生し、この光信号によりフォトダイオードアレイ３の両端に光起電力が発生する。フォトダイオードアレイ３の両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加され、それによって、出力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＮ状態となる。一方、入力端子７Ａと７Ｂの間の入力電流が遮断されると、フォトダイオードアレイ３による光起電力の発生は停止する。そして、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷は、抵抗インピーダンス要素１１を介して放電され、出力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＦＦ状態となる。
【０００５】
この半導体リレー回路では、出力用ＭＯＳＦＥＴ５のゲート・ソース間の静電容量に蓄積された電荷を抵抗インピーダンス要素１１を介して放電させることにより、出力用ＭＯＳＦＥＴ５をＯＮ状態からＯＦＦ状態にしているが、その放電時間はＣＲ時定数で決まるために高速放電は不可能である。そのため、上記半導体リレー回路では高速動作を実現することはできない。
【０００６】
これに対して、高速放電を可能とする構成を有する半導体リレー回路としては、例えば、図３に示すものがある。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【０００７】
図３に示す半導体リレー回路は、図２に示した半導体リレー回路において、抵抗性インピーダンス要素１１で構成される放電回路を、フォトダイオードアレイ３と並列的に接続された接合型電界効果トランジスタ（Ｊ−ＦＥＴ）１３と、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）１３のゲート−ソース間に接続された抵抗性インピーダンス要素１１とで構成される放電回路に置き換えたものである。
【０００８】
この半導体リレー回路では、フォトダイオードアレイ３の両端に発生した光起電力が出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時には、同時に、接合型電界効果トランジスタ１３のゲート・ソース間に逆バイアス電圧が加わるので、接合型電界効果トランジスタ１３は瞬時に高インピーダンス状態となる。一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷を接合型電界効果トランジスタ１３を介して放電させる時には、接合型電界効果トランジスタ１３のゲート・ソース間は無バイアスとなるので、接合型電界効果トランジスタ１３はＯＮ状態となる。
【０００９】
また、図４に示す半導体リレー回路でも高速放電を可能とすることができる。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【００１０】
図４に示す半導体リレー回路は、図２に示した半導体リレー回路において、抵抗性インピーダンス要素１１で構成される放電回路を、フォトダイオードアレイ３と並列的に接続されたバイポーラ接合トランジスタ（ＢＪＴ）１５と、バイポーラ接合トランジスタ１５のエミッタにアノードが、ベースにカソードが接続されたダイオード１７と、バイポーラ接合トランジスタ１５のベース・コレクタ間に接続された抵抗性インピーダンス要素１１で構成される放電回路に置き換えた構成となっている。
【００１１】
この半導体リレー回路では、フォトダイオードアレイ３の両端に発生した光起電力が出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時には、バイポーラ接合トランジスタ１５のベース・エミッタ間にＯＮ状態となる電圧がバイアスされることはないので、バイポーラ接合トランジスタ１５はＯＦＦ状態となり、一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷を放電させる時には、バイポーラ接合トランジスタ１５のベース・エミッタ間が順方向にバイアスされ、バイポーラ接合トランジスタ１５はＯＮ状態となり、コレクタ・エミッタ間にはベース・エミッタ間に流れる電流のｈＦＥ（電流増幅率）倍の電流が流れることになる。
【００１２】
ここで、上述した図２、図３及び図４に示す半導体リレー回路を高周波信号の制御に用いる場合には、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの出力容量を小さくする必要がある。というのは、出力容量が大きいと出力用ＭＯＳＦＥＴ５Ａ及び５ＢがＯＦＦ状態であっても高周波成分が出力容量を介して流れてしまうからであるが、かかる低出力容量を実現することができる出力用ＭＯＳＦＥＴとして特開平５−２１８０３号公報に記載されたものがある。
【００１３】
この出力用ＭＯＳＦＥＴでは、ゲートにダイオードを直列に接続することにより、ゲート・ソース間容量とダイオード容量の合計が、ゲート・ドレイン間容量に対して直列に入ることになり、その結果、出力容量の低減化を図ることができるようにしている。
【００１４】
従って、この記載された出力用ＭＯＳＦＥＴを上述した図２、図３及び図４の半導体リレー回路に用いた場合には、図５、図６及び図７に示すように出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートにダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂを接続した構成となる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記図５、図６及び図７に示す従来の半導体リレー回路には、次のような問題があった。
【００１６】
それは、上記図５、図６及び図７に示す半導体リレー回路では充放電ループ内にダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂがそれぞれ直列に接続されているので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される電圧は、フォトダイオードアレイ３の光起電力より上記ダイオードによって生じる電圧降下分だけ低い電圧となってしまうのである。従って、上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴを用いない場合と同じ性能を得るためには、フォトダイオードアレイ３を構成するフォトダイオードの数を増やす必要があるが、このことは、チップ面積の増大を招くこととなり、ひいては大幅なコストアップを引き起こすことになる。また、ダイオード１９Ａ、１９Ｂ、２１Ａ及び２１Ｂという４個のダイオードを追加していること自体コストアップの原因となるのものである。
【００１７】
本発明は上記事情に鑑みて成されたものであり、その目的は、コストアップを招くことのない高周波信号の制御に適した低出力容量型の半導体リレー回路を提供することである。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために本発明は、入力信号により光信号を発生する発光ダイオードと、前記光信号を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイのカソードにソースが接続された第１の出力用電界効果トランジスタと、前記フォトダイオードアレイのカソードにソースが接続された第２の出力用電界効果トランジスタと、前記第１の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第１のｐｎｐ型バイポーラ接合トランジスタと、前記第２の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第２のｐｎｐ型バイポーラ接合トランジスタと、前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースと前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのコレクタとの間に接続された抵抗性インピーダンス要素と、前記フォトダイオードアレイのアノード及び前記第１のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第１の出力用電界効果トランジスタのゲートにカソードが接続された第１のダイオードと、前記フォトダイオードアレイのアノード及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第２の出力用電界効果トランジスタのゲートにカソードが接続された第２のダイオードとを有する半導体リレー回路であることを特徴とする。
【００１９】
上記構成によれば、第１の出力用電界効果トランジスタ及び第２の出力用電界効果トランジスタそれぞれに対してバイポーラ接合トランジスタとダイオードの組み合わせを設けるようにしたので、機能的には上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴのようにゲートに直列にダイオードが接続されている構成を実現していることとなり、従来のように、新たに４個のダイオードを追加する必要はなく、従って、従来で問題となったコストアップを招くことはないのである。また、充放電ループ内に直列に接続されているダイオードも従来に比べて少ないので、上記ダイオードによって生じる電圧降下を小さくすることが可能となる。
【００２０】
ここで、具体的には、前記発光ダイオードを含む第１のチップと、前記前記フォトダイオードアレイ、前記第１のｐｎｐ型バイポーラ接合トランジスタ、前記第２のｐｎｐ型バイポーラ接合トランジスタ、前記抵抗性インピーダンス要素、前記第１のダイオード及び前記第２のダイオードを含む第２のチップと、前記第１の出力用電界効果トランジスタ及び前記第２の出力用電界効果トランジスタを含む第３のチップとから構成することが可能である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。図１は、本発明の実施の形態に係る半導体リレー回路の回路図である。なお、図２に示した従来例と同一構成部分には同一符号が付してある。
【００２２】
図１において、本発明の実施の形態に係る半導体リレー回路は、入力端子７Ａと７Ｂの間に接続された発光ダイオード１と、発光ダイオード１と光結合されたフォトダイオードアレイ３と、フォトダイオードアレイ３と並列的に接続されたバイポーラ接合トランジスタ２３Ａ及び２３Ｂと、バイポーラ接合トランジスタ２３Ａのベースとコレクタの間に接続されると共にバイポーラ接合トランジスタ２３Ｂのベースとコレクタの間に接続される抵抗性インピーダンス要素１１と、バイポーラ接合トランジスタ２３Ａのベースとエミッタの間に接続されたダイオード１９Ａと、バイポーラ接合トランジスタ２３Ｂのベースとエミッタの間に接続されたダイオード２１Ａと、出力端子９Ａにドレインが接続された出力用ＭＯＳＦＥＴ５Ａと、出力端子９Ｂにドレインが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成されている。また、出力用ＭＯＳＦＥＴ５及び５Ｂのゲートは共にフォトダイオードアレイ３のアノードに、ソースは共にフォトダイオードアレイ３のカソードにそれぞれ接続されている。
【００２３】
ここで、バイポーラ接合トランジスタ２３Ａ及び２３Ｂとしては、通常のｎｐｎ型バイポーラ接合トランジスタが使用されている。
【００２４】
次に、この半導体リレー回路の動作について説明する。
【００２５】
入力端子７Ａと７Ｂの間に入力電流が流れると、発光ダイオード１が光信号を発生し、この光信号によりフォトダイオードアレイ３の両端に光起電力が発生する。そして、フォトダイオードアレイ３の両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加され、そのゲート・ソース間の充電を行う。
【００２６】
この時、ダイオード１９Ａによりバイポーラ接合トランジスタ２３Ａのエミッタ・ベース間は逆バイアス、抵抗性インピーダンス要素１１によりコレクタ・ベース間は順バイアスとなり、同様に、ダイオード１９Ｂによりバイポーラ接合トランジスタ２３Ｂのエミッタ・ベース間は逆バイアス、抵抗性インピーダンス要素１１によりコレクタ・ベース間は順バイアスとなるので、バイポーラ接合トランジスタ２３Ａ及び２３ＢはＯＦＦ状態となる。従って、フォトダイオードアレイ３の両端に発生した光起電力による電流は、ノーマリ・オフ型駆動用トランジスタ１５のコレクタ・エミッタ間を介して流れることはなく、その大部分は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量を充電する電流となるので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＮ状態とすることができる。
【００２７】
一方、入力端子７Ａと７Ｂの間の入力電流が遮断されると、フォトダイオードアレイ３による光起電力の発生は停止し、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷の放電が行われる。
【００２８】
この時、ダイオード１９Ａ及び抵抗性インピーダンス要素１１によりバイポーラ接合トランジスタ２３ＡがＯＮ状態となり、ダイオード１９Ｂ及び抵抗性インピーダンス要素１１によりバイポーラ接合トランジスタ２３ＢがＯＮ状態となる。従って、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積された電荷は、バイポーラ接合トランジスタ２３Ａ及び２３Ｂを介して速やかに放電されることになり、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＦＦ状態とすることができる。
【００２９】
ここで、本実施の形態の特徴は、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂそれぞれに対してバイポーラ接合トランジスタとダイオードの組み合わせを設けることにより、機能的には上述した特開平５−２１８０３号公報に記載された出力用ＭＯＳＦＥＴのようにゲートにダイオードが接続されている構成を実現している点である。すなわち、バイポーラ接合トランジスタ２３Ａ及び２３Ｂのエミッタ・ベース間には等価的にダイオード（ダイオード１９Ｃ及び２１Ｃ）が形成されるので、従来のように、新たに４個のダイオードを追加する必要はなく、従って、従来で問題となったコストアップを招くことはないのである。
【００３０】
また、本実施の形態に係る半導体リレー回路では、充放電ループ内に直列に接続されているダイオードはダイオード１９Ａと２１Ａだけであるので、図５、図６及び図７に示す従来の半導体リレー回路に比べて、上記ダイオードによって生じる電圧降下を小さくすることが可能となる。
【００３１】
【発明の効果】
以上説明したように本発明によれば、コストアップを招くことのない高周波信号の制御に適した低出力容量型の半導体リレー回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体リレー回路の回路図である
【図２】従来の半導体リレー回路の回路図である。
【図３】従来の高速放電の可能な半導体リレー回路の回路図である。
【図４】従来の高速放電の可能な半導体リレー回路の他の回路図である。
【図５】図２に示す半導体リレー回路を低出力容量型としたときの回路図である。
【図６】図３に示す半導体リレー回路を低出力容量型としたときの回路図である。
【図７】図４に示す半導体リレー回路を低出力容量型としたときの回路図である。
【符号の説明】
１ 発光ダイオード
３ フォトダイオードアレイ
５Ａ、５Ｂ 出力用ＭＯＳＦＥＴ
７Ａ、７Ｂ 入力端子
９Ａ、９Ｂ 出力端子
１１ 抵抗性インピーダンス要素
１３ 接合型電界効果トランジスタ（Ｊ−ＦＥＴ）
１５ バイポーラ接合トランジスタ
１７、１９Ａ、１９Ｂ、１９Ｃ、２１Ａ、２１Ｂ、２１Ｃ ダイオード
２３Ａ、２３Ｂ ｐｎｐ型バイポーラ接合トランジスタ
Claims (1)
- 入力信号により光信号を発生する発光ダイオードと、
前記光信号を受光して光起電力を発生するフォトダイオードアレイと、
前記フォトダイオードアレイのカソードにソースが接続された第１の出力用電界効果トランジスタと、
前記フォトダイオードアレイのカソードにソースが接続された第２の出力用電界効果トランジスタと、
前記第１の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第１のｐｎｐ型バイポーラ接合トランジスタと、
前記第２の出力用電界効果トランジスタのゲートにエミッタが接続され、ソースにコレクタが接続された第２のｐｎｐ型バイポーラ接合トランジスタと、
前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースと前記第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２のｐｎｐ型バイポーラ接合トランジスタのコレクタとの間に接続された抵抗性インピーダンス要素と、
前記フォトダイオードアレイのアノード及び前記第１のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第１の出力用電界効果トランジスタのゲートにカソードが接続された第１のダイオードと、
前記フォトダイオードアレイのアノード及び前記第２のｐｎｐ型バイポーラ接合トランジスタのベースにアノードが接続され、前記第２の出力用電界効果トランジスタのゲートにカソードが接続された第２のダイオード
とを有することを特徴とする半導体リレー回路。
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