JP3395168B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、光信号によって動作
する半導体リレー回路に関する。
する半導体リレー回路に関する。
【０００２】
【従来の技術】従来のこの種半導体リレー回路として
は、例えば特公昭６１−９７７５号公報に示すものが知
られている。
は、例えば特公昭６１−９７７５号公報に示すものが知
られている。
【０００３】いま、これを図１６に基づいて説明する
と、４は発光素子としてのＬＥＤで、ＬＥＤ４にはＬＥ
Ｄ電流制限抵抗１、ＬＥＤ用電源２および入力端子３，
３’が直列に接続されている。
と、４は発光素子としてのＬＥＤで、ＬＥＤ４にはＬＥ
Ｄ電流制限抵抗１、ＬＥＤ用電源２および入力端子３，
３’が直列に接続されている。
【０００４】一方、５は光起電力ダイオードを多数直列
接続してなる光起電力ダイオードアレイで、ＬＥＤ４の
発光時、光信号を受光して所定電圧を出力する。
接続してなる光起電力ダイオードアレイで、ＬＥＤ４の
発光時、光信号を受光して所定電圧を出力する。
【０００５】そして、この光起電力ダイオードアレイ５
には並列的に抵抗６が接続され、さらに光起電力ダイオ
ードアレイ５のアノード側がゲートにまたカソード側が
ソースに接続された出力用ＭＯＳＦＥＴ８が設けられて
いる。
には並列的に抵抗６が接続され、さらに光起電力ダイオ
ードアレイ５のアノード側がゲートにまたカソード側が
ソースに接続された出力用ＭＯＳＦＥＴ８が設けられて
いる。
【０００６】また、出力用ＭＯＳＦＥＴ８のソース・ド
レイン間には、直列的に負荷１０、出力側電源１１およ
び出力端子９，９’が接続されている。
レイン間には、直列的に負荷１０、出力側電源１１およ
び出力端子９，９’が接続されている。
【０００７】以上の構成において、ＬＥＤ４より入射光
がある場合には出力用ＭＯＳＦＥＴ８のゲート・ソース
間容量は光起電力ダイオードアレイ５の出力により充電
され、出力用ＭＯＳＦＥＴ８をＯＮにする。
がある場合には出力用ＭＯＳＦＥＴ８のゲート・ソース
間容量は光起電力ダイオードアレイ５の出力により充電
され、出力用ＭＯＳＦＥＴ８をＯＮにする。
【０００８】また、ＬＥＤ４からの入射光がない場合に
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間に充電さ
れていた電荷を抵抗６を介して放電し、出力用ＭＯＳＦ
ＥＴ８をＯＦＦにする。
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間に充電さ
れていた電荷を抵抗６を介して放電し、出力用ＭＯＳＦ
ＥＴ８をＯＦＦにする。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
如き従来の半導体リレー回路にあっては、抵抗６を介し
て出力用ＭＯＳＦＥＴ８のゲート・ソース間電荷を放電
しているので、出力用ＭＯＳＦＥＴ８のＯＮ，ＯＦＦ応
答速度は抵抗６に依存する。
如き従来の半導体リレー回路にあっては、抵抗６を介し
て出力用ＭＯＳＦＥＴ８のゲート・ソース間電荷を放電
しているので、出力用ＭＯＳＦＥＴ８のＯＮ，ＯＦＦ応
答速度は抵抗６に依存する。
【００１０】すなわち、出力用ＭＯＳＦＥＴ８のターン
ＯＮ時間は抵抗６の値が大きいと短くなるが、ターンＯ
ＦＦ時間はゲート容量を放電する時定数が大きくなるの
で長くなる。また、抵抗６の値が小さいと、ターンＯＦ
Ｆ時間は短くなるが、ターンＯＮ時間は長くなる。
ＯＮ時間は抵抗６の値が大きいと短くなるが、ターンＯ
ＦＦ時間はゲート容量を放電する時定数が大きくなるの
で長くなる。また、抵抗６の値が小さいと、ターンＯＦ
Ｆ時間は短くなるが、ターンＯＮ時間は長くなる。
【００１１】従って、上記の如き従来のリレー回路で
は、ＯＮ，ＯＦＦへの復起応答性を共に良好にすること
はできないという不具合があった。
は、ＯＮ，ＯＦＦへの復起応答性を共に良好にすること
はできないという不具合があった。
【００１２】また、上記不具合を回避するため、上記抵
抗６に代えて、フォトダイオードやフォトトランジスタ
を組み込んだものもあるが、この場合は光起電力ダイオ
ードアレイと同一チップ上にこれらのデバイスを搭載す
るため、チップ面積が大きくなってコスト高になるとい
う不具合があった。
抗６に代えて、フォトダイオードやフォトトランジスタ
を組み込んだものもあるが、この場合は光起電力ダイオ
ードアレイと同一チップ上にこれらのデバイスを搭載す
るため、チップ面積が大きくなってコスト高になるとい
う不具合があった。
【００１３】この発明は、上記の如き従来の課題に鑑み
てなされたもので、その目的とするところは、応答性に
優れ、かつコストアップともならない、半導体リレー回
路を提供することにある。
てなされたもので、その目的とするところは、応答性に
優れ、かつコストアップともならない、半導体リレー回
路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は光信号を受光して光起電力を発生
する光起電力ダイオードアレイと、上記光起電力ダイオ
ードアレイと並列的に接続された抵抗と、上記光起電力
ダイオードアレイのカソード側がソースに接続された出
力用ＭＯＳＦＥＴと、上記光起電力ダイオードアレイの
アノード側に接続されるとともにカソード側がコレクタ
に接続され、上記出力用ＭＯＳＦＥＴのゲートがエミッ
タに接続されたラテラルＰＮＰトランジスタと、を有
し、上記ラテラルＰＮＰトランジスタは、光信号受光時
には光起電力ダイオードとして動作し、また光信号非受
光時には放電用トランジスタとして動作することを特徴
とする。
に、請求項１の発明は光信号を受光して光起電力を発生
する光起電力ダイオードアレイと、上記光起電力ダイオ
ードアレイと並列的に接続された抵抗と、上記光起電力
ダイオードアレイのカソード側がソースに接続された出
力用ＭＯＳＦＥＴと、上記光起電力ダイオードアレイの
アノード側に接続されるとともにカソード側がコレクタ
に接続され、上記出力用ＭＯＳＦＥＴのゲートがエミッ
タに接続されたラテラルＰＮＰトランジスタと、を有
し、上記ラテラルＰＮＰトランジスタは、光信号受光時
には光起電力ダイオードとして動作し、また光信号非受
光時には放電用トランジスタとして動作することを特徴
とする。
【００１５】また、請求項２の発明は、請求項１に記載
のラテラルＰＮＰトランジスタは、Ｎ型基板上に形成さ
れたエミッタとなるＰ+ 拡散領域と、上記Ｐ+ 拡散領域
の周囲に接続して形成されたベースとなるＮ+ 拡散領域
と、上記Ｎ+ 拡散領域の周囲に接続して形成されたコレ
クタとなるＰ+ 拡散領域よりなり、かつエミッタとなる
Ｐ+ 拡散領域の光信号受光面積はコレクタとなるＰ+ 拡
散領域の光信号受光面積より大きくされていることを特
徴とする。
のラテラルＰＮＰトランジスタは、Ｎ型基板上に形成さ
れたエミッタとなるＰ+ 拡散領域と、上記Ｐ+ 拡散領域
の周囲に接続して形成されたベースとなるＮ+ 拡散領域
と、上記Ｎ+ 拡散領域の周囲に接続して形成されたコレ
クタとなるＰ+ 拡散領域よりなり、かつエミッタとなる
Ｐ+ 拡散領域の光信号受光面積はコレクタとなるＰ+ 拡
散領域の光信号受光面積より大きくされていることを特
徴とする。
【００１６】
【００１７】そして、請求項３の発明は、複数の光起電
力ダイオードを直列接続してなり、光信号受光時、光起
電力を発生する光起電力ダイオードアレイと、上記光起
電力ダイオードアレイのアノード側がゲートに、カソー
ド側がソースに接続された出力用ＭＯＳＦＥＴとを有す
る半導体リレー回路において、上記光起電力ダイオード
アレイを構成する光起電力ダイオードのうち、上記出力
用ＭＯＳＦＥＴのゲートに接続される光起電力ダイオー
ドは光信号非受光時寄生ＪＦＥＴとして動作することを
特徴とする。
力ダイオードを直列接続してなり、光信号受光時、光起
電力を発生する光起電力ダイオードアレイと、上記光起
電力ダイオードアレイのアノード側がゲートに、カソー
ド側がソースに接続された出力用ＭＯＳＦＥＴとを有す
る半導体リレー回路において、上記光起電力ダイオード
アレイを構成する光起電力ダイオードのうち、上記出力
用ＭＯＳＦＥＴのゲートに接続される光起電力ダイオー
ドは光信号非受光時寄生ＪＦＥＴとして動作することを
特徴とする。
【００１８】
【作用】請求項１の発明では、ラテラルＰＮＰトランジ
スタが光信号受光時には光起電力ダイオードとして動作
し、光信号非受光時には通常のＰＮＰトランジスタとし
て動作するので、光信号受光時には出力用ＭＯＳＦＥＴ
に印加される電圧が増大し、また光信号非受光時には出
力用ＭＯＳＦＥＴのゲート電荷の放電が促進され、ター
ンＯＮ時間、ターンＯＦＦ時間が共に短縮される。
スタが光信号受光時には光起電力ダイオードとして動作
し、光信号非受光時には通常のＰＮＰトランジスタとし
て動作するので、光信号受光時には出力用ＭＯＳＦＥＴ
に印加される電圧が増大し、また光信号非受光時には出
力用ＭＯＳＦＥＴのゲート電荷の放電が促進され、ター
ンＯＮ時間、ターンＯＦＦ時間が共に短縮される。
【００１９】また、請求項２の発明では、エミッタとな
るＰ+ 拡散領域の光信号受光面積はコレクタとなるＰ+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルＰＮＰトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
るＰ+ 拡散領域の光信号受光面積はコレクタとなるＰ+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルＰＮＰトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
【００２０】さらにこの発明では、２つの半導体抵抗の
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをＯＦＦし、光信号非受
光時には上記放電用トランジスタをＯＮするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをＯＦＦし、光信号非受
光時には上記放電用トランジスタをＯＮするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
【００２１】また、請求項３の発明では、光起電力ダイ
オードアレイを構成する光起電力ダイオードのうち、上
記出力用ＭＯＳＦＥＴのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生ＪＦＥＴとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
オードアレイを構成する光起電力ダイオードのうち、上
記出力用ＭＯＳＦＥＴのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生ＪＦＥＴとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
【００２２】
【実施例】つぎに、この発明を実施例に基づいて説明す
る。
る。
【００２３】なお、上記従来例の説明に用いたものと同
一構成部分には同一符号を付して説明する。
一構成部分には同一符号を付して説明する。
【００２４】図１は、この発明が適用された第１の実施
例の全体的な構成を示す回路図である。
例の全体的な構成を示す回路図である。
【００２５】同図において、４は発光素子としてのＬＥ
Ｄで、ＬＥＤ４にはＬＥＤ電流制限抵抗１、ＬＥＤ用電
源２および入力端子３，３’が直列に接続されている。
Ｄで、ＬＥＤ４にはＬＥＤ電流制限抵抗１、ＬＥＤ用電
源２および入力端子３，３’が直列に接続されている。
【００２６】一方、５は光起電力ダイオードを多数直列
接続してなる光起電力ダイオードアレイで、ＬＥＤ４の
発光時、光信号を受光して所定電圧を出力する。
接続してなる光起電力ダイオードアレイで、ＬＥＤ４の
発光時、光信号を受光して所定電圧を出力する。
【００２７】そして、この光起電力ダイオードアレイ５
には、並列的に抵抗６が接続されているが、本実施例で
はさらに光起電力ダイオードアレイ５のアノード側がベ
ースに、またカソード側がコレクタに接続されたラテラ
ルＰＮＰトランジスタ７が設けられている。
には、並列的に抵抗６が接続されているが、本実施例で
はさらに光起電力ダイオードアレイ５のアノード側がベ
ースに、またカソード側がコレクタに接続されたラテラ
ルＰＮＰトランジスタ７が設けられている。
【００２８】そして、このラテラルＰＮＰトランジスタ
７は、後に詳述する如く、ＬＥＤ４の発光時には光起電
力ダイオードとして動作し、またＬＥＤ４の非発光時に
はトランジスタとして動作するものである。
７は、後に詳述する如く、ＬＥＤ４の発光時には光起電
力ダイオードとして動作し、またＬＥＤ４の非発光時に
はトランジスタとして動作するものである。
【００２９】一方、８は出力用ＭＯＳＦＥＴで、上記ラ
テラルＰＮＰトランジスタ７のエミッタ側がゲートに接
続され、光起電力ダイオードアレイ５のカソード側がソ
ースに接続されている。
テラルＰＮＰトランジスタ７のエミッタ側がゲートに接
続され、光起電力ダイオードアレイ５のカソード側がソ
ースに接続されている。
【００３０】そして、出力用ＭＯＳＦＥＴ８のソース・
ドレイン間には、直列的に負荷１０、出力側電源１１お
よび出力端子９，９’が接続されている。
ドレイン間には、直列的に負荷１０、出力側電源１１お
よび出力端子９，９’が接続されている。
【００３１】以上が本実施例の構成であるが、次にその
動作を説明する。
動作を説明する。
【００３２】まず、ＬＥＤ４より入射光がある場合に
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間容量は光
起電力ダイオードアレイ５の出力により充電され、出力
用ＭＯＳＦＥＴ８をＯＮにする。
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間容量は光
起電力ダイオードアレイ５の出力により充電され、出力
用ＭＯＳＦＥＴ８をＯＮにする。
【００３３】ところで、この場合、本実施例では光起電
力ダイオードアレイ５のアノード側と出力用ＭＯＳＦＥ
Ｔ８のゲート間にラテラルＰＮＰトランジスタ７が設け
られ、ＬＥＤ４より入射光がある場合、ラテラルＰＮＰ
トランジスタ７のベース・エミッタ間のＰＮ接合が光起
電力ダイオードとして動作するようになっている。
力ダイオードアレイ５のアノード側と出力用ＭＯＳＦＥ
Ｔ８のゲート間にラテラルＰＮＰトランジスタ７が設け
られ、ＬＥＤ４より入射光がある場合、ラテラルＰＮＰ
トランジスタ７のベース・エミッタ間のＰＮ接合が光起
電力ダイオードとして動作するようになっている。
【００３４】すなわち、光起電力ダイオードアレイ５で
発生する電圧をＶ5 、ラテラルＰＮＰトランジスタ７で
発生する電圧をＶ7 とすると、ＬＥＤ４の発光時は、Ｖ
5 ＋Ｖ7 の電圧が出力用ＭＯＳＦＥＴ８のゲートに印加
される。従って、ＬＥＤ４の発光時におけるターンＯＮ
時間が短縮されることになる。
発生する電圧をＶ5 、ラテラルＰＮＰトランジスタ７で
発生する電圧をＶ7 とすると、ＬＥＤ４の発光時は、Ｖ
5 ＋Ｖ7 の電圧が出力用ＭＯＳＦＥＴ８のゲートに印加
される。従って、ＬＥＤ４の発光時におけるターンＯＮ
時間が短縮されることになる。
【００３５】一方、ＬＥＤ４からの入射光がない場合に
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間に充電さ
れていた電荷を抵抗６を介して放電し、出力用ＭＯＳＦ
ＥＴ８をＯＦＦするが、光起電力ダイオードアレイ５の
電圧発生がなくなり、出力用ＭＯＳＦＥＴ８のゲート電
荷の放電が始まると、ラテラルＰＮＰトランジスタ７
は、ベースを抵抗６で接地された形となり、トランジス
タとして動作する。
は、出力用ＭＯＳＦＥＴ８のゲート・ソース間に充電さ
れていた電荷を抵抗６を介して放電し、出力用ＭＯＳＦ
ＥＴ８をＯＦＦするが、光起電力ダイオードアレイ５の
電圧発生がなくなり、出力用ＭＯＳＦＥＴ８のゲート電
荷の放電が始まると、ラテラルＰＮＰトランジスタ７
は、ベースを抵抗６で接地された形となり、トランジス
タとして動作する。
【００３６】すなわち、光起電力ダイオードアレイ５の
発生電圧をＶ5 、ラテラルＰＮＰトランジスタ７が光起
電力ダイオードとして動作するときの発生電圧をＶ7 、
ラテラルＰＮＰトランジスタ７がトランジスタとして働
くときのベース・エミッタ間電圧をＶBE、同じく電流増
幅率をｈfe、抵抗６の抵抗値をＲとすると、 Ｉ＝｛（Ｖ5 ＋Ｖ7 ）−ＶBE｝×ｈｆｅ／Ｒ で決まる電流Ｉでゲート電荷を放電することになる。
発生電圧をＶ5 、ラテラルＰＮＰトランジスタ７が光起
電力ダイオードとして動作するときの発生電圧をＶ7 、
ラテラルＰＮＰトランジスタ７がトランジスタとして働
くときのベース・エミッタ間電圧をＶBE、同じく電流増
幅率をｈfe、抵抗６の抵抗値をＲとすると、 Ｉ＝｛（Ｖ5 ＋Ｖ7 ）−ＶBE｝×ｈｆｅ／Ｒ で決まる電流Ｉでゲート電荷を放電することになる。
【００３７】従って、従来の抵抗６を設けただけの場合
に比して急速に放電できることになり、ＬＥＤ４の非発
光時における出力用ＭＯＳＦＥＴ８のターンＯＦＦ時間
を短縮できることになる。
に比して急速に放電できることになり、ＬＥＤ４の非発
光時における出力用ＭＯＳＦＥＴ８のターンＯＦＦ時間
を短縮できることになる。
【００３８】以上が本実施例の動作であるが、次に図２
〜図８を参照しながら、上記光起電力ダイオードアレイ
５に使用される各光起電力ダイオードの構成および上記
ラテラルＰＮＰトランジスタ７の構成について説明す
る。
〜図８を参照しながら、上記光起電力ダイオードアレイ
５に使用される各光起電力ダイオードの構成および上記
ラテラルＰＮＰトランジスタ７の構成について説明す
る。
【００３９】このうち、図２〜図４は各光起電力ダイオ
ードの構成を説明する図で、図２は光起電力ダイオード
の平面図、図３は図２のIII −III 線断面図であるが、
光起電力ダイオードは基板となるＮ領域１６上にアノー
ドとなるＰ+ 拡散領域１５およびカソードとなるＮ+ 拡
散領域１７を備えて構成され、周囲には絶縁層１４が設
けられている。
ードの構成を説明する図で、図２は光起電力ダイオード
の平面図、図３は図２のIII −III 線断面図であるが、
光起電力ダイオードは基板となるＮ領域１６上にアノー
ドとなるＰ+ 拡散領域１５およびカソードとなるＮ+ 拡
散領域１７を備えて構成され、周囲には絶縁層１４が設
けられている。
【００４０】図４は上記光起電力ダイオードのシンボル
図であるが、入射光Ｃがある場合、所定電圧を出力す
る。
図であるが、入射光Ｃがある場合、所定電圧を出力す
る。
【００４１】次に図５〜図８はラテラルＰＮＰトランジ
スタ７の構成を示すもので、このうち図５はその平面
図、図６は図５のVI−VI線断面図であるが、ラテラルＰ
ＮＰトランジスタ７は、基板となるＮ領域１６上に、エ
ミッタとなるＰ+ 拡散領域１５’、ベースとなるＮ+ 拡
散領域１６’、コレクタとなるＰ+ 拡散領域１５”を設
けて構成され、Ｎ領域１６上にはさらにベースの電極取
出領域となるＮ+ 拡散領域１７が設けられている。な
お、１４は絶縁層である。
スタ７の構成を示すもので、このうち図５はその平面
図、図６は図５のVI−VI線断面図であるが、ラテラルＰ
ＮＰトランジスタ７は、基板となるＮ領域１６上に、エ
ミッタとなるＰ+ 拡散領域１５’、ベースとなるＮ+ 拡
散領域１６’、コレクタとなるＰ+ 拡散領域１５”を設
けて構成され、Ｎ領域１６上にはさらにベースの電極取
出領域となるＮ+ 拡散領域１７が設けられている。な
お、１４は絶縁層である。
【００４２】ここで、光が入射しない場合には、ラテラ
ルＰＮＰトランジスタ７は図７に示すシンボル図のよう
に通常のトランジスタとして動作し、エミッタ・ベース
間に順方向電圧が与えられ、エミッタ・ベース間に電流
が流れると、エミッタ・コレクタ間には増幅された電流
が流れる。
ルＰＮＰトランジスタ７は図７に示すシンボル図のよう
に通常のトランジスタとして動作し、エミッタ・ベース
間に順方向電圧が与えられ、エミッタ・ベース間に電流
が流れると、エミッタ・コレクタ間には増幅された電流
が流れる。
【００４３】一方、ＰＮ接合に光が入光すると、順方向
（Ｐ−Ｎの方向）では光起電力ダイオードとして働き、
順方向に電圧を発生する。
（Ｐ−Ｎの方向）では光起電力ダイオードとして働き、
順方向に電圧を発生する。
【００４４】また、逆方向（Ｎ−Ｐの方向）ではフォト
ダイオードとして働き、逆方向に電流を流す。
ダイオードとして働き、逆方向に電流を流す。
【００４５】つまり、この場合は、図８に示す等価回路
図の如き構成となり、ダイオード１８は光起電力ダイオ
ードとして動作し、ダイオード１９はフォトダイオード
として動作して、光起電力ダイオードとフォトダイオー
ドをカソードを共通にして接続した構成となっている。
図の如き構成となり、ダイオード１８は光起電力ダイオ
ードとして動作し、ダイオード１９はフォトダイオード
として動作して、光起電力ダイオードとフォトダイオー
ドをカソードを共通にして接続した構成となっている。
【００４６】従って、光が入光しているとき、光起電力
ダイオードとしてだけ動作させるには、Ｐ+ 拡散領域１
５の面積をＳE 、Ｐ+ 拡散領域１５”の面積をＳC とす
れば、ＳE ＞ＳC とすればよいことになる。
ダイオードとしてだけ動作させるには、Ｐ+ 拡散領域１
５の面積をＳE 、Ｐ+ 拡散領域１５”の面積をＳC とす
れば、ＳE ＞ＳC とすればよいことになる。
【００４７】なお、この場合、Ｐ+ 拡散領域１５”の上
部を、図６に示す如くＡｌ遮蔽板２０でおおうようにす
るとフォトダイオードとしての動作が制限されるので、
より光起電力ダイオードとして有効に動作させることが
できることになる。
部を、図６に示す如くＡｌ遮蔽板２０でおおうようにす
るとフォトダイオードとしての動作が制限されるので、
より光起電力ダイオードとして有効に動作させることが
できることになる。
【００４８】なお、Ｐ+ 拡散領域１５”の上部をおおう
Ａｌ遮蔽板２０は、ＩＣにおいて各素子間を結線する配
線を利用でき、Ａｌ遮蔽板２０を製造するための特別の
工程を設ける必要はない。
Ａｌ遮蔽板２０は、ＩＣにおいて各素子間を結線する配
線を利用でき、Ａｌ遮蔽板２０を製造するための特別の
工程を設ける必要はない。
【００４９】つぎに、図９に本発明の第２の実施例を示
すが、この実施例では、上記第１の実施例の構成に加え
て出力用ＭＯＳＦＥＴ８のゲート側にさらに放電用ＮＰ
Ｎトランジスタ１３を設け、さらにこのＮＰＮトランジ
スタのベース・エミッタ間にリークカット抵抗１２を設
けたものである。
すが、この実施例では、上記第１の実施例の構成に加え
て出力用ＭＯＳＦＥＴ８のゲート側にさらに放電用ＮＰ
Ｎトランジスタ１３を設け、さらにこのＮＰＮトランジ
スタのベース・エミッタ間にリークカット抵抗１２を設
けたものである。
【００５０】このような構成によれば、ゲート電荷の放
電時間をさらに短縮できることになる。
電時間をさらに短縮できることになる。
【００５１】つぎに、本発明の第３の実施例を図１０を
参照しながら説明するが、上記各実施例に用いたものと
同一構成部分には同一符号を付して説明する。
参照しながら説明するが、上記各実施例に用いたものと
同一構成部分には同一符号を付して説明する。
【００５２】まず、構成を説明すると、この実施例で
は、光起電力ダイオードアレイ５に並列に２つの半導体
抵抗３１と３２を連続して接続し、抵抗３１には光が当
たらないようにする。そして、出力用ＭＯＳＦＦＴ８の
ゲート側にコレクタが接続された放電用トランジスタ３
３を設け、放電用トランジスタ３３のベースは抵抗３１
と３２間に接続する。なお、これらの抵抗３１，３２及
びトランジスタ３３より構成される放電回路は光起電力
ダイオードアレイ５が設けられた基板と同一基板上に設
けられるものである。
は、光起電力ダイオードアレイ５に並列に２つの半導体
抵抗３１と３２を連続して接続し、抵抗３１には光が当
たらないようにする。そして、出力用ＭＯＳＦＦＴ８の
ゲート側にコレクタが接続された放電用トランジスタ３
３を設け、放電用トランジスタ３３のベースは抵抗３１
と３２間に接続する。なお、これらの抵抗３１，３２及
びトランジスタ３３より構成される放電回路は光起電力
ダイオードアレイ５が設けられた基板と同一基板上に設
けられるものである。
【００５３】ところで、半導体抵抗は光受光時と非受光
時では抵抗が異なり、光受光時の方が抵抗が小さくな
る。
時では抵抗が異なり、光受光時の方が抵抗が小さくな
る。
【００５４】従って、抵抗３２の光受光時の抵抗を
Ｒ1 、光非受光時の抵抗をＲ2 （但し、Ｒ1 ＜Ｒ2 であ
る）とすれば、Ｒ1 ，Ｒ2 の大きさを適宜な値に設定す
ることにより、光受光時にはトランジスタ３３をＯＦＦ
させ、光非受光時にはトランジスタ３３をＯＮさせるよ
うにすることができる。
Ｒ1 、光非受光時の抵抗をＲ2 （但し、Ｒ1 ＜Ｒ2 であ
る）とすれば、Ｒ1 ，Ｒ2 の大きさを適宜な値に設定す
ることにより、光受光時にはトランジスタ３３をＯＦＦ
させ、光非受光時にはトランジスタ３３をＯＮさせるよ
うにすることができる。
【００５５】すなわち、抵抗３１の抵抗をＲとすると、
光受光時にはＲ1 ／（Ｒ1 ＋Ｒ）でトランジスタ３３が
オフするようにし、また、光非受光時にはＲ2 ／（Ｒ2
＋Ｒ）でトランジスタ３３がオンするようにすることが
できる。
光受光時にはＲ1 ／（Ｒ1 ＋Ｒ）でトランジスタ３３が
オフするようにし、また、光非受光時にはＲ2 ／（Ｒ2
＋Ｒ）でトランジスタ３３がオンするようにすることが
できる。
【００５６】従って、本実施例では、ＯＮ，ＯＦＦの応
答性のよい半導体リレー回路を得ることができることに
なる。
答性のよい半導体リレー回路を得ることができることに
なる。
【００５７】また、本実施例では、光起電力ダイオード
アレイ５と並列に２つの抵抗３１，３２を並べ、一方の
抵抗３２にだけ光が当るようにして半導体抵抗の抵抗値
変化を利用して放電用トランジスタ３３をＯＮ，ＯＦＦ
させるようにしたので、以下の如き効果も有する。
アレイ５と並列に２つの抵抗３１，３２を並べ、一方の
抵抗３２にだけ光が当るようにして半導体抵抗の抵抗値
変化を利用して放電用トランジスタ３３をＯＮ，ＯＦＦ
させるようにしたので、以下の如き効果も有する。
【００５８】（１）同一基板上に半導体抵抗が形成でき
るので精度を向上できる。
るので精度を向上できる。
【００５９】（２）大きな抵抗であっても放電用トラン
ジスタが増幅するため、光起電力ダイオードアレイの起
電力に影響を与えない。
ジスタが増幅するため、光起電力ダイオードアレイの起
電力に影響を与えない。
【００６０】（３）不純物濃度を薄くすることにより小
さな面積で済む。
さな面積で済む。
【００６１】次に、本発明の第４の実施例を図１１〜図
１５を参照しながら説明する。
１５を参照しながら説明する。
【００６２】なお、上記各実施例に用いたものと同一構
成部分には同一符号を付して説明する。
成部分には同一符号を付して説明する。
【００６３】この第４の実施例に示すものは、図１１に
示す如く、光起電力ダイオードアレイ５を構成する各光
起電力ダイオードＰＤ１〜ＰＤｎのうち、出力用ＭＯＳ
ＦＥＴ８のゲートに接続されるＰＤ１の光起電力ダイオ
ードは光信号非受光時、寄生ＪＦＥＴが存在するように
したものである。
示す如く、光起電力ダイオードアレイ５を構成する各光
起電力ダイオードＰＤ１〜ＰＤｎのうち、出力用ＭＯＳ
ＦＥＴ８のゲートに接続されるＰＤ１の光起電力ダイオ
ードは光信号非受光時、寄生ＪＦＥＴが存在するように
したものである。
【００６４】すなわち、図１２には光起電力ダイオード
アレイを構成する各光起電力ダイオードの構成が示され
ており、（ａ）はＰＤ２〜ＰＤｎの光起電力ダイオード
の平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は
ＰＤ１の光起電力ダイオードの平面図、（ｄ）は（ｃ）
のＤ−Ｄ線断面図であるが、ＰＤ２〜ＰＤｎの光起電力
ダイオードが、基板となるＮ領域４０上にアノードとな
るＰ領域４１とカソードとなるＮ+ 拡散領域４２を設け
た構造としているのに対して、ＰＤ１の光起電力ダイオ
ードはＰ領域４１中に、さらにＮ+ 拡散領域４３を設け
た構造にしている。
アレイを構成する各光起電力ダイオードの構成が示され
ており、（ａ）はＰＤ２〜ＰＤｎの光起電力ダイオード
の平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は
ＰＤ１の光起電力ダイオードの平面図、（ｄ）は（ｃ）
のＤ−Ｄ線断面図であるが、ＰＤ２〜ＰＤｎの光起電力
ダイオードが、基板となるＮ領域４０上にアノードとな
るＰ領域４１とカソードとなるＮ+ 拡散領域４２を設け
た構造としているのに対して、ＰＤ１の光起電力ダイオ
ードはＰ領域４１中に、さらにＮ+ 拡散領域４３を設け
た構造にしている。
【００６５】次に、図１３は光非受光時ＰＤ１のダイオ
ードに寄生ＪＦＥＴが形成される場合の説明図である
が、光受光時はダイオードＰＤ２〜ＰＤｎの光起電力に
よりカソード電圧が上昇しているため、寄生ＪＦＥＴは
ピンチオフして動作せず、単なるホトダイオードとして
動作する。しかし、光非受光時はＰＤ２〜ＰＤｎのダイ
オードは起電力を発生しないので、カソード電圧が下が
り、ＪＦＥＴのゲート電圧が下がることとなり、チャン
ネルが導通し放電を開始する。
ードに寄生ＪＦＥＴが形成される場合の説明図である
が、光受光時はダイオードＰＤ２〜ＰＤｎの光起電力に
よりカソード電圧が上昇しているため、寄生ＪＦＥＴは
ピンチオフして動作せず、単なるホトダイオードとして
動作する。しかし、光非受光時はＰＤ２〜ＰＤｎのダイ
オードは起電力を発生しないので、カソード電圧が下が
り、ＪＦＥＴのゲート電圧が下がることとなり、チャン
ネルが導通し放電を開始する。
【００６６】図１４は光受光時と光非受光時の光起電力
ダイオードアレイ５の等価回路図であるが、光受光時は
同図（ａ）に示す如く、ＰＤ１〜ＰＤｎのすべてのダイ
オードは光起電力ダイオードとして動作するが、光非受
光時は同図（ｂ）に示す如く、ＰＤ１のダイオードは寄
生ＪＦＥＴが形成されることになる。
ダイオードアレイ５の等価回路図であるが、光受光時は
同図（ａ）に示す如く、ＰＤ１〜ＰＤｎのすべてのダイ
オードは光起電力ダイオードとして動作するが、光非受
光時は同図（ｂ）に示す如く、ＰＤ１のダイオードは寄
生ＪＦＥＴが形成されることになる。
【００６７】以上のように、第４の実施例では、出力用
ＭＯＳＦＥＴ８のゲートにつながるダイオードを光受光
時には単なる光起電力ダイオードとして動作するように
するとともに、光非受光時には寄生ＪＦＥＴが形成され
るようにして出力用ＭＯＳＦＥＴのゲート電荷を放電さ
せるようにした。
ＭＯＳＦＥＴ８のゲートにつながるダイオードを光受光
時には単なる光起電力ダイオードとして動作するように
するとともに、光非受光時には寄生ＪＦＥＴが形成され
るようにして出力用ＭＯＳＦＥＴのゲート電荷を放電さ
せるようにした。
【００６８】このため、以下の如き効果を有することに
なる。
なる。
【００６９】（１）高速スイッチングが可能となる。
【００７０】（２）放電用の特別の回路を設ける必要が
ないのでチップ面積を増大させる必要がなく、低コスト
に高速スイッチングが可能な半導体リレー回路を得るこ
とができる。
ないのでチップ面積を増大させる必要がなく、低コスト
に高速スイッチングが可能な半導体リレー回路を得るこ
とができる。
【００７１】（３）ホトカプラとして使用する場合、Ｍ
ＯＳＦＥＴとの接続だけでなく、従来のホトカプラと同
様の使用が可能であり、単価も変わらない。
ＯＳＦＥＴとの接続だけでなく、従来のホトカプラと同
様の使用が可能であり、単価も変わらない。
【００７２】次に、図１５には本発明の第５の実施例を
示すが、上記各実施例に用いたものと同一構成部分には
同一符号を付して説明する。
示すが、上記各実施例に用いたものと同一構成部分には
同一符号を付して説明する。
【００７３】この第５の実施例は、上記第４の実施例に
おけるＰＤ２〜ＰＤｎのダイオードによって構成される
ダイオードアレイと並列に放電用抵抗４４を設けたもの
である。
おけるＰＤ２〜ＰＤｎのダイオードによって構成される
ダイオードアレイと並列に放電用抵抗４４を設けたもの
である。
【００７４】このような構成によれば、光非受光時ＰＤ
２〜ＰＤｎの電荷が速く放電され、ＭＯＳＦＥＴ８のタ
ーンＯＦＦ時間をさらに短縮できることになる。
２〜ＰＤｎの電荷が速く放電され、ＭＯＳＦＥＴ８のタ
ーンＯＦＦ時間をさらに短縮できることになる。
【００７５】
【発明の効果】以上説明したように、請求項１の発明で
は、ラテラルＰＮＰトランジスタが光信号受光時には光
起電力ダイオードとして動作し、光信号非受光時には通
常のＰＮＰトランジスタとして動作するので、光信号受
光時には出力用ＭＯＳＦＥＴに印加される電圧が増大
し、また光信号非受光時には出力用ＭＯＳＦＥＴのゲー
ト電荷の放電が促進され、ターンＯＮ時間、ターンＯＦ
Ｆ時間が共に短縮される。
は、ラテラルＰＮＰトランジスタが光信号受光時には光
起電力ダイオードとして動作し、光信号非受光時には通
常のＰＮＰトランジスタとして動作するので、光信号受
光時には出力用ＭＯＳＦＥＴに印加される電圧が増大
し、また光信号非受光時には出力用ＭＯＳＦＥＴのゲー
ト電荷の放電が促進され、ターンＯＮ時間、ターンＯＦ
Ｆ時間が共に短縮される。
【００７６】また、請求項２の発明では、エミッタとな
るＰ+ 拡散領域の光信号受光面積はコレクタとなるＰ+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルＰＮＰトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
るＰ+ 拡散領域の光信号受光面積はコレクタとなるＰ+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルＰＮＰトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
【００７７】さらにこの発明では、２つの半導体抵抗の
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをＯＦＦし、光信号非受
光時には上記放電用トランジスタをＯＮするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをＯＦＦし、光信号非受
光時には上記放電用トランジスタをＯＮするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
【００７８】また、請求項３の発明では、光起電力ダイ
オードアレイを構成する光起電力ダイオードのうち、上
記出力用ＭＯＳＦＥＴのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生ＪＦＥＴとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
オードアレイを構成する光起電力ダイオードのうち、上
記出力用ＭＯＳＦＥＴのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生ＪＦＥＴとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
【図１】本発明の第１の実施例の回路図。
【図２】図１に示した実施例に使用される光起電力ダイ
オードの平面図。
オードの平面図。
【図３】図２のIII −III 線断面図。
【図４】光起電力ダイオードのシンボル図。
【図５】図１に示した実施例に使用されるラテラルＰＮ
Ｐトランジスタの平面図。
Ｐトランジスタの平面図。
【図６】図５のVI−VI線断面図。
【図７】光信号非受光時のラテラルＰＮＰトランジスタ
のシンボル図。
のシンボル図。
【図８】光信号受光時のラテラルＰＮＰトランジスタの
等価回路図。
等価回路図。
【図９】第２の実施例の回路図。
【図１０】第３の実施例の回路図。
【図１１】第４の実施例の回路図。
【図１２】第４の実施例に使用される光起電力ダイオー
ドの説明図。
ドの説明図。
【図１３】出力用ＭＯＳＦＥＴに接続されるダイオード
が寄生ＪＦＥＴとして動作する場合の説明図。
が寄生ＪＦＥＴとして動作する場合の説明図。
【図１４】第４の実施例における光信号受光時と光信号
非受光時における光起電力ダイオードアレイの等価回路
図。
非受光時における光起電力ダイオードアレイの等価回路
図。
【図１５】第５の実施例の回路図。
【図１６】従来例における半導体リレー回路の説明図。
１ ＬＥＤ電流制限抵抗
２ ＬＥＤ用電源
３，３’ 入力端子
４ ＬＥＤ
５ 光起電力ダイオードアレイ
６ 抵抗
７ ラテラルＰＮＰトランジスタ
８ 出力用ＭＯＳＦＥＴ
９，９’ 出力端子
１０ 負荷
１１ 出力側電源
１２ リークカット抵抗
１３ 放電用ＮＰＮトランジスタ
１４ 絶縁層
１５ Ｐ+ 拡散領域
１５’ Ｐ+ 拡散領域（エミッタ）
１５” Ｐ+ 拡散領域（コレクタ）
１６ Ｎ領域
１６’ Ｎ+ 拡散領域（ベース）
１７ Ｎ+ 拡散領域
１８ 光起電力ダイオード
１９ フォトダイオード
２０ 遮蔽板
３１，３２ 半導体抵抗
３３ 放電用トランジスタ
４０ Ｎ領域
４１ Ｐ領域
４２ Ｎ+ 拡散領域
４３ Ｎ+ 拡散領域
４４ 放電用抵抗
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｋ 17/567 Ｈ０３Ｋ 17/56 Ｄ
(56)参考文献 特開 昭62−88423（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/78
H03K 17/04
H03K 17/567
Claims (3)
- 【請求項１】 光信号を受光して光起電力を発生する光
起電力ダイオードアレイと、 上記光起電力ダイオードアレイと並列的に接続された抵
抗と、 上記光起電力ダイオードアレイのカソード側がソースに
接続された出力用ＭＯＳＦＥＴと、 上記光起電力ダイオードアレイのアノード側に接続され
るとともにカソード側がコレクタに接続され、上記出力
用ＭＯＳＦＥＴのゲートがエミッタに接続されたラテラ
ルＰＮＰトランジスタと、を有し、 上記ラテラルＰＮＰトランジスタは、光信号受光時には
光起電力ダイオードとして動作し、また光信号非受光時
には放電用トランジスタとして動作することを特徴とす
る半導体リレー回路。 - 【請求項２】 請求項１に記載のラテラルＰＮＰトラン
ジスタは、Ｎ型基板上に形成されたエミッタとなるＰ+
拡散領域と、 上記Ｐ+ 拡散領域の周囲に接続して形成されたベースと
なるＮ+ 拡散領域と、 上記Ｎ+ 拡散領域の周囲に接続して形成されたコレクタ
となるＰ+ 拡散領域よりなり、 かつエミッタとなるＰ+ 拡散領域の光信号受光面積はコ
レクタとなるＰ+ 拡散領域の光信号受光面積より大きく
されていることを特徴とする半導体リレー回路。 - 【請求項３】 複数の光起電力ダイオードを直列接続し
てなり、光信号受光時、光起電力を発生する光起電力ダ
イオードアレイと、 上記光起電力ダイオードアレイのアノード側がゲート
に、カソード側がソースに接続された出力用ＭＯＳＦＥ
Ｔとを有する半導体リレー回路において、 上記光起電力ダイオードアレイを構成する光起電力ダイ
オードのうち、上記出力用ＭＯＳＦＥＴのゲートに接続
される光起電力ダイオードは光信号非受光時寄生ＪＦＥ
Ｔとして動作することを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06743292A JP3395168B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06743292A JP3395168B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276005A JPH05276005A (ja) | 1993-10-22 |
| JP3395168B2 true JP3395168B2 (ja) | 2003-04-07 |
Family
ID=13344750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06743292A Expired - Fee Related JP3395168B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7329124B1 (ja) * | 2022-12-21 | 2023-08-17 | セイコーグループ株式会社 | 電子回路及び電子装置 |
-
1992
- 1992-03-25 JP JP06743292A patent/JP3395168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276005A (ja) | 1993-10-22 |
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