JP3395168B2 - 半導体リレー回路 - Google Patents

半導体リレー回路

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JP3395168B2
JP3395168B2 JP06743292A JP6743292A JP3395168B2 JP 3395168 B2 JP3395168 B2 JP 3395168B2 JP 06743292 A JP06743292 A JP 06743292A JP 6743292 A JP6743292 A JP 6743292A JP 3395168 B2 JP3395168 B2 JP 3395168B2
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恵史 大渡
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、光信号によって動作
する半導体リレー回路に関する。
【0002】
【従来の技術】従来のこの種半導体リレー回路として
は、例えば特公昭61−9775号公報に示すものが知
られている。
【0003】いま、これを図16に基づいて説明する
と、4は発光素子としてのLEDで、LED4にはLE
D電流制限抵抗1、LED用電源2および入力端子3,
3’が直列に接続されている。
【0004】一方、5は光起電力ダイオードを多数直列
接続してなる光起電力ダイオードアレイで、LED4の
発光時、光信号を受光して所定電圧を出力する。
【0005】そして、この光起電力ダイオードアレイ5
には並列的に抵抗6が接続され、さらに光起電力ダイオ
ードアレイ5のアノード側がゲートにまたカソード側が
ソースに接続された出力用MOSFET8が設けられて
いる。
【0006】また、出力用MOSFET8のソース・ド
レイン間には、直列的に負荷10、出力側電源11およ
び出力端子9,9’が接続されている。
【0007】以上の構成において、LED4より入射光
がある場合には出力用MOSFET8のゲート・ソース
間容量は光起電力ダイオードアレイ5の出力により充電
され、出力用MOSFET8をONにする。
【0008】また、LED4からの入射光がない場合に
は、出力用MOSFET8のゲート・ソース間に充電さ
れていた電荷を抵抗6を介して放電し、出力用MOSF
ET8をOFFにする。
【0009】
【発明が解決しようとする課題】しかしながら、上記の
如き従来の半導体リレー回路にあっては、抵抗6を介し
て出力用MOSFET8のゲート・ソース間電荷を放電
しているので、出力用MOSFET8のON,OFF応
答速度は抵抗6に依存する。
【0010】すなわち、出力用MOSFET8のターン
ON時間は抵抗6の値が大きいと短くなるが、ターンO
FF時間はゲート容量を放電する時定数が大きくなるの
で長くなる。また、抵抗6の値が小さいと、ターンOF
F時間は短くなるが、ターンON時間は長くなる。
【0011】従って、上記の如き従来のリレー回路で
は、ON,OFFへの復起応答性を共に良好にすること
はできないという不具合があった。
【0012】また、上記不具合を回避するため、上記抵
抗6に代えて、フォトダイオードやフォトトランジスタ
を組み込んだものもあるが、この場合は光起電力ダイオ
ードアレイと同一チップ上にこれらのデバイスを搭載す
るため、チップ面積が大きくなってコスト高になるとい
う不具合があった。
【0013】この発明は、上記の如き従来の課題に鑑み
てなされたもので、その目的とするところは、応答性に
優れ、かつコストアップともならない、半導体リレー回
路を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するため
に、請求項1の発明は光信号を受光して光起電力を発生
する光起電力ダイオードアレイと、上記光起電力ダイオ
ードアレイと並列的に接続された抵抗と、上記光起電力
ダイオードアレイのカソード側がソースに接続された出
力用MOSFETと、上記光起電力ダイオードアレイの
アノード側に接続されるとともにカソード側がコレクタ
に接続され、上記出力用MOSFETのゲートがエミッ
タに接続されたラテラルPNPトランジスタと、を有
上記ラテラルPNPトランジスタは光信号受光時
には光起電力ダイオードとして動作し、また光信号非受
光時には放電用トランジスタとして動作することを特徴
とする。
【0015】また、請求項2の発明は、請求項1に記載
ラテラルPNPトランジスタは、N型基板上に形成さ
れたエミッタとなるP+ 拡散領域と、上記P+ 拡散領域
の周囲に接続して形成されたベースとなるN+ 拡散領域
と、上記N+ 拡散領域の周囲に接続して形成されたコレ
クタとなるP+ 拡散領域よりなり、かつエミッタとなる
+ 拡散領域の光信号受光面積はコレクタとなるP+
散領域の光信号受光面積より大きくされていることを特
徴とする。
【0016】
【0017】そして、請求項3の発明は、複数の光起電
力ダイオードを直列接続してなり、光信号受光時、光起
電力を発生する光起電力ダイオードアレイと、上記光起
電力ダイオードアレイのアノード側がゲートに、カソー
ド側がソースに接続された出力用MOSFETとを有す
る半導体リレー回路において、上記光起電力ダイオード
アレイを構成する光起電力ダイオードのうち、上記出力
用MOSFETのゲートに接続される光起電力ダイオー
ドは光信号非受光時寄生JFETとして動作することを
特徴とする。
【0018】
【作用】請求項1の発明では、ラテラルPNPトランジ
スタが光信号受光時には光起電力ダイオードとして動作
し、光信号非受光時には通常のPNPトランジスタとし
て動作するので、光信号受光時には出力用MOSFET
に印加される電圧が増大し、また光信号非受光時には出
力用MOSFETのゲート電荷の放電が促進され、ター
ンON時間、ターンOFF時間が共に短縮される。
【0019】また、請求項2の発明では、エミッタとな
るP+ 拡散領域の光信号受光面積はコレクタとなるP+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルPNPトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
【0020】さらにこの発明では、2つの半導体抵抗の
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをOFFし、光信号非受
光時には上記放電用トランジスタをONするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
【0021】また、請求項3の発明では、光起電力ダイ
オードアレイを構成する光起電力ダイオードのうち、上
記出力用MOSFETのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生JFETとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
【0022】
【実施例】つぎに、この発明を実施例に基づいて説明す
る。
【0023】なお、上記従来例の説明に用いたものと同
一構成部分には同一符号を付して説明する。
【0024】図1は、この発明が適用された第1の実施
例の全体的な構成を示す回路図である。
【0025】同図において、4は発光素子としてのLE
Dで、LED4にはLED電流制限抵抗1、LED用電
源2および入力端子3,3’が直列に接続されている。
【0026】一方、5は光起電力ダイオードを多数直列
接続してなる光起電力ダイオードアレイで、LED4の
発光時、光信号を受光して所定電圧を出力する。
【0027】そして、この光起電力ダイオードアレイ5
には、並列的に抵抗6が接続されているが、本実施例で
はさらに光起電力ダイオードアレイ5のアノード側がベ
ースに、またカソード側がコレクタに接続されたラテラ
ルPNPトランジスタ7が設けられている。
【0028】そして、このラテラルPNPトランジスタ
7は、後に詳述する如く、LED4の発光時には光起電
力ダイオードとして動作し、またLED4の非発光時に
はトランジスタとして動作するものである。
【0029】一方、8は出力用MOSFETで、上記ラ
テラルPNPトランジスタ7のエミッタ側がゲートに接
続され、光起電力ダイオードアレイ5のカソード側がソ
ースに接続されている。
【0030】そして、出力用MOSFET8のソース・
ドレイン間には、直列的に負荷10、出力側電源11お
よび出力端子9,9’が接続されている。
【0031】以上が本実施例の構成であるが、次にその
動作を説明する。
【0032】まず、LED4より入射光がある場合に
は、出力用MOSFET8のゲート・ソース間容量は光
起電力ダイオードアレイ5の出力により充電され、出力
用MOSFET8をONにする。
【0033】ところで、この場合、本実施例では光起電
力ダイオードアレイ5のアノード側と出力用MOSFE
T8のゲート間にラテラルPNPトランジスタ7が設け
られ、LED4より入射光がある場合、ラテラルPNP
トランジスタ7のベース・エミッタ間のPN接合が光起
電力ダイオードとして動作するようになっている。
【0034】すなわち、光起電力ダイオードアレイ5で
発生する電圧をV5 、ラテラルPNPトランジスタ7で
発生する電圧をV7 とすると、LED4の発光時は、V
5 +V7 の電圧が出力用MOSFET8のゲートに印加
される。従って、LED4の発光時におけるターンON
時間が短縮されることになる。
【0035】一方、LED4からの入射光がない場合に
は、出力用MOSFET8のゲート・ソース間に充電さ
れていた電荷を抵抗6を介して放電し、出力用MOSF
ET8をOFFするが、光起電力ダイオードアレイ5の
電圧発生がなくなり、出力用MOSFET8のゲート電
荷の放電が始まると、ラテラルPNPトランジスタ7
は、ベースを抵抗6で接地された形となり、トランジス
タとして動作する。
【0036】すなわち、光起電力ダイオードアレイ5の
発生電圧をV5 、ラテラルPNPトランジスタ7が光起
電力ダイオードとして動作するときの発生電圧をV7
ラテラルPNPトランジスタ7がトランジスタとして働
くときのベース・エミッタ間電圧をVBE、同じく電流増
幅率をhfe、抵抗6の抵抗値をRとすると、 I={(V5 +V7 )−VBE}×hfe/R で決まる電流Iでゲート電荷を放電することになる。
【0037】従って、従来の抵抗6を設けただけの場合
に比して急速に放電できることになり、LED4の非発
光時における出力用MOSFET8のターンOFF時間
を短縮できることになる。
【0038】以上が本実施例の動作であるが、次に図2
〜図8を参照しながら、上記光起電力ダイオードアレイ
5に使用される各光起電力ダイオードの構成および上記
ラテラルPNPトランジスタ7の構成について説明す
る。
【0039】このうち、図2〜図4は各光起電力ダイオ
ードの構成を説明する図で、図2は光起電力ダイオード
の平面図、図3は図2のIII −III 線断面図であるが、
光起電力ダイオードは基板となるN領域16上にアノー
ドとなるP+ 拡散領域15およびカソードとなるN+
散領域17を備えて構成され、周囲には絶縁層14が設
けられている。
【0040】図4は上記光起電力ダイオードのシンボル
図であるが、入射光Cがある場合、所定電圧を出力す
る。
【0041】次に図5〜図8はラテラルPNPトランジ
スタ7の構成を示すもので、このうち図5はその平面
図、図6は図5のVI−VI線断面図であるが、ラテラルP
NPトランジスタ7は、基板となるN領域16上に、エ
ミッタとなるP+ 拡散領域15’、ベースとなるN+
散領域16’、コレクタとなるP+ 拡散領域15”を設
けて構成され、N領域16上にはさらにベースの電極取
出領域となるN+ 拡散領域17が設けられている。な
お、14は絶縁層である。
【0042】ここで、光が入射しない場合には、ラテラ
ルPNPトランジスタ7は図7に示すシンボル図のよう
に通常のトランジスタとして動作し、エミッタ・ベース
間に順方向電圧が与えられ、エミッタ・ベース間に電流
が流れると、エミッタ・コレクタ間には増幅された電流
が流れる。
【0043】一方、PN接合に光が入光すると、順方向
(P−Nの方向)では光起電力ダイオードとして働き、
順方向に電圧を発生する。
【0044】また、逆方向(N−Pの方向)ではフォト
ダイオードとして働き、逆方向に電流を流す。
【0045】つまり、この場合は、図8に示す等価回路
図の如き構成となり、ダイオード18は光起電力ダイオ
ードとして動作し、ダイオード19はフォトダイオード
として動作して、光起電力ダイオードとフォトダイオー
ドをカソードを共通にして接続した構成となっている。
【0046】従って、光が入光しているとき、光起電力
ダイオードとしてだけ動作させるには、P+ 拡散領域1
5の面積をSE 、P+ 拡散領域15”の面積をSC とす
れば、SE >SC とすればよいことになる。
【0047】なお、この場合、P+ 拡散領域15”の上
部を、図6に示す如くAl遮蔽板20でおおうようにす
るとフォトダイオードとしての動作が制限されるので、
より光起電力ダイオードとして有効に動作させることが
できることになる。
【0048】なお、P+ 拡散領域15”の上部をおおう
Al遮蔽板20は、ICにおいて各素子間を結線する配
線を利用でき、Al遮蔽板20を製造するための特別の
工程を設ける必要はない。
【0049】つぎに、図9に本発明の第2の実施例を示
すが、この実施例では、上記第1の実施例の構成に加え
て出力用MOSFET8のゲート側にさらに放電用NP
Nトランジスタ13を設け、さらにこのNPNトランジ
スタのベース・エミッタ間にリークカット抵抗12を設
けたものである。
【0050】このような構成によれば、ゲート電荷の放
電時間をさらに短縮できることになる。
【0051】つぎに、本発明の第3の実施例を図10を
参照しながら説明するが、上記各実施例に用いたものと
同一構成部分には同一符号を付して説明する。
【0052】まず、構成を説明すると、この実施例で
は、光起電力ダイオードアレイ5に並列に2つの半導体
抵抗31と32を連続して接続し、抵抗31には光が当
たらないようにする。そして、出力用MOSFFT8の
ゲート側にコレクタが接続された放電用トランジスタ3
3を設け、放電用トランジスタ33のベースは抵抗31
と32間に接続する。なお、これらの抵抗31,32及
びトランジスタ33より構成される放電回路は光起電力
ダイオードアレイ5が設けられた基板と同一基板上に設
けられるものである。
【0053】ところで、半導体抵抗は光受光時と非受光
時では抵抗が異なり、光受光時の方が抵抗が小さくな
る。
【0054】従って、抵抗32の光受光時の抵抗を
1 、光非受光時の抵抗をR2 (但し、R1 <R2 であ
る)とすれば、R1 ,R2 の大きさを適宜な値に設定す
ることにより、光受光時にはトランジスタ33をOFF
させ、光非受光時にはトランジスタ33をONさせるよ
うにすることができる。
【0055】すなわち、抵抗31の抵抗をRとすると、
光受光時にはR1 /(R1 +R)でトランジスタ33が
オフするようにし、また、光非受光時にはR2 /(R2
+R)でトランジスタ33がオンするようにすることが
できる。
【0056】従って、本実施例では、ON,OFFの応
答性のよい半導体リレー回路を得ることができることに
なる。
【0057】また、本実施例では、光起電力ダイオード
アレイ5と並列に2つの抵抗31,32を並べ、一方の
抵抗32にだけ光が当るようにして半導体抵抗の抵抗値
変化を利用して放電用トランジスタ33をON,OFF
させるようにしたので、以下の如き効果も有する。
【0058】(1)同一基板上に半導体抵抗が形成でき
るので精度を向上できる。
【0059】(2)大きな抵抗であっても放電用トラン
ジスタが増幅するため、光起電力ダイオードアレイの起
電力に影響を与えない。
【0060】(3)不純物濃度を薄くすることにより小
さな面積で済む。
【0061】次に、本発明の第4の実施例を図11〜図
15を参照しながら説明する。
【0062】なお、上記各実施例に用いたものと同一構
成部分には同一符号を付して説明する。
【0063】この第4の実施例に示すものは、図11に
示す如く、光起電力ダイオードアレイ5を構成する各光
起電力ダイオードPD1〜PDnのうち、出力用MOS
FET8のゲートに接続されるPD1の光起電力ダイオ
ードは光信号非受光時、寄生JFETが存在するように
したものである。
【0064】すなわち、図12には光起電力ダイオード
アレイを構成する各光起電力ダイオードの構成が示され
ており、(a)はPD2〜PDnの光起電力ダイオード
の平面図、(b)は(a)のB−B線断面図、(c)は
PD1の光起電力ダイオードの平面図、(d)は(c)
のD−D線断面図であるが、PD2〜PDnの光起電力
ダイオードが、基板となるN領域40上にアノードとな
るP領域41とカソードとなるN+ 拡散領域42を設け
た構造としているのに対して、PD1の光起電力ダイオ
ードはP領域41中に、さらにN+ 拡散領域43を設け
た構造にしている。
【0065】次に、図13は光非受光時PD1のダイオ
ードに寄生JFETが形成される場合の説明図である
が、光受光時はダイオードPD2〜PDnの光起電力に
よりカソード電圧が上昇しているため、寄生JFETは
ピンチオフして動作せず、単なるホトダイオードとして
動作する。しかし、光非受光時はPD2〜PDnのダイ
オードは起電力を発生しないので、カソード電圧が下が
り、JFETのゲート電圧が下がることとなり、チャン
ネルが導通し放電を開始する。
【0066】図14は光受光時と光非受光時の光起電力
ダイオードアレイ5の等価回路図であるが、光受光時は
同図(a)に示す如く、PD1〜PDnのすべてのダイ
オードは光起電力ダイオードとして動作するが、光非受
光時は同図(b)に示す如く、PD1のダイオードは寄
生JFETが形成されることになる。
【0067】以上のように、第4の実施例では、出力用
MOSFET8のゲートにつながるダイオードを光受光
時には単なる光起電力ダイオードとして動作するように
するとともに、光非受光時には寄生JFETが形成され
るようにして出力用MOSFETのゲート電荷を放電さ
せるようにした。
【0068】このため、以下の如き効果を有することに
なる。
【0069】(1)高速スイッチングが可能となる。
【0070】(2)放電用の特別の回路を設ける必要が
ないのでチップ面積を増大させる必要がなく、低コスト
に高速スイッチングが可能な半導体リレー回路を得るこ
とができる。
【0071】(3)ホトカプラとして使用する場合、M
OSFETとの接続だけでなく、従来のホトカプラと同
様の使用が可能であり、単価も変わらない。
【0072】次に、図15には本発明の第5の実施例を
示すが、上記各実施例に用いたものと同一構成部分には
同一符号を付して説明する。
【0073】この第5の実施例は、上記第4の実施例に
おけるPD2〜PDnのダイオードによって構成される
ダイオードアレイと並列に放電用抵抗44を設けたもの
である。
【0074】このような構成によれば、光非受光時PD
2〜PDnの電荷が速く放電され、MOSFET8のタ
ーンOFF時間をさらに短縮できることになる。
【0075】
【発明の効果】以上説明したように、請求項1の発明で
は、ラテラルPNPトランジスタが光信号受光時には光
起電力ダイオードとして動作し、光信号非受光時には通
常のPNPトランジスタとして動作するので、光信号受
光時には出力用MOSFETに印加される電圧が増大
し、また光信号非受光時には出力用MOSFETのゲー
ト電荷の放電が促進され、ターンON時間、ターンOF
F時間が共に短縮される。
【0076】また、請求項2の発明では、エミッタとな
るP+ 拡散領域の光信号受光面積はコレクタとなるP+
拡散領域の光信号受光面積より大きくされているので、
光信号受光時にはラテラルPNPトランジスタは光起電
力ダイオードとして動作し、また光信号非受光時には放
電用トランジスタとして動作する。
【0077】さらにこの発明では、2つの半導体抵抗の
うち光起電力ダイオードアレイのアノード側に接続され
た抵抗は光遮蔽されるとともにカソード側に接続された
抵抗は光信号受光可能とされ、かつその抵抗値は光信号
受光時上記放電用トランジスタをOFFし、光信号非受
光時には上記放電用トランジスタをONするよう設定さ
れているので、チップ面積を大きくすることなく、高速
スイッチングが可能な半導体リレー回路を得ることがで
きる。
【0078】また、請求項3の発明では、光起電力ダイ
オードアレイを構成する光起電力ダイオードのうち、上
記出力用MOSFETのゲートに接続される光起電力ダ
イオードは光信号非受光時寄生JFETとして動作する
ので、チップ面積を大きくすることなく高速スイッチン
グ可能な半導体リレー回路を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路図。
【図2】図1に示した実施例に使用される光起電力ダイ
オードの平面図。
【図3】図2のIII −III 線断面図。
【図4】光起電力ダイオードのシンボル図。
【図5】図1に示した実施例に使用されるラテラルPN
Pトランジスタの平面図。
【図6】図5のVI−VI線断面図。
【図7】光信号非受光時のラテラルPNPトランジスタ
のシンボル図。
【図8】光信号受光時のラテラルPNPトランジスタの
等価回路図。
【図9】第2の実施例の回路図。
【図10】第3の実施例の回路図。
【図11】第4の実施例の回路図。
【図12】第4の実施例に使用される光起電力ダイオー
ドの説明図。
【図13】出力用MOSFETに接続されるダイオード
が寄生JFETとして動作する場合の説明図。
【図14】第4の実施例における光信号受光時と光信号
非受光時における光起電力ダイオードアレイの等価回路
図。
【図15】第5の実施例の回路図。
【図16】従来例における半導体リレー回路の説明図。
【符号の説明】
1 LED電流制限抵抗 2 LED用電源 3,3’ 入力端子 4 LED 5 光起電力ダイオードアレイ 6 抵抗 7 ラテラルPNPトランジスタ 8 出力用MOSFET 9,9’ 出力端子 10 負荷 11 出力側電源 12 リークカット抵抗 13 放電用NPNトランジスタ 14 絶縁層 15 P+ 拡散領域 15’ P+ 拡散領域(エミッタ) 15” P+ 拡散領域(コレクタ) 16 N領域 16’ N+ 拡散領域(ベース) 17 N+ 拡散領域 18 光起電力ダイオード 19 フォトダイオード 20 遮蔽板 31,32 半導体抵抗 33 放電用トランジスタ 40 N領域 41 P領域 42 N+ 拡散領域 43 N+ 拡散領域 44 放電用抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H03K 17/567 H03K 17/56 D (56)参考文献 特開 昭62−88423(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 17/78 H03K 17/04 H03K 17/567

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 光信号を受光して光起電力を発生する光
    起電力ダイオードアレイと、 上記光起電力ダイオードアレイと並列的に接続された抵
    抗と、 上記光起電力ダイオードアレイのカソード側がソースに
    接続された出力用MOSFETと、 上記光起電力ダイオードアレイのアノード側に接続され
    るとともにカソード側がコレクタに接続され、上記出力
    用MOSFETのゲートがエミッタに接続されたラテラ
    ルPNPトランジスタと、を有し 上記ラテラルPNPトランジスタは光信号受光時には
    光起電力ダイオードとして動作し、また光信号非受光時
    には放電用トランジスタとして動作することを特徴とす
    る半導体リレー回路。
  2. 【請求項2】 請求項1に記載ラテラルPNPトラン
    ジスタは、N型基板上に形成されたエミッタとなるP+
    拡散領域と、 上記P+ 拡散領域の周囲に接続して形成されたベースと
    なるN+ 拡散領域と、 上記N+ 拡散領域の周囲に接続して形成されたコレクタ
    となるP+ 拡散領域よりなり、 かつエミッタとなるP+ 拡散領域の光信号受光面積はコ
    レクタとなるP+ 拡散領域の光信号受光面積より大きく
    されていることを特徴とする半導体リレー回路。
  3. 【請求項3】 複数の光起電力ダイオードを直列接続し
    てなり、光信号受光時、光起電力を発生する光起電力ダ
    イオードアレイと、 上記光起電力ダイオードアレイのアノード側がゲート
    に、カソード側がソースに接続された出力用MOSFE
    Tとを有する半導体リレー回路において、 上記光起電力ダイオードアレイを構成する光起電力ダイ
    オードのうち、上記出力用MOSFETのゲートに接続
    される光起電力ダイオードは光信号非受光時寄生JFE
    Tとして動作することを特徴とする半導体リレー回路。
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