JP2973679B2 - 半導体リレー - Google Patents
半導体リレーInfo
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、光結合方式によるアイ
ソレーションを用いた半導体リレーに関するものであ
る。
ソレーションを用いた半導体リレーに関するものであ
る。
【０００２】
【従来の技術】図３は従来の半導体リレーの回路図であ
る。以下、その回路構成について説明する。信号源Ｘと
抵抗Ｒの直列回路が接続されたリレー入力端子Ｉ1，Ｉ2
の間には、発光ダイオード１が接続されている。この発
光ダイオード１は、光起電力ダイオードアレイ２と光学
的に結合されている。光起電力ダイオードアレイ２の正
極は、抵抗３を介してパワーＭＯＳタイプの出力用ＦＥ
Ｔ４のゲートＧに接続されており、負極は、出力用ＭＯ
ＳＦＥＴ４のソースＳに接続されている。出力用ＦＥＴ
４のゲートＧとソースＳの間には、ディプレッション型
の制御用ＦＥＴ５のソートＳとドレインＤがそれぞれ接
続されている。また、制御用ＦＥＴ５のゲートＧとソー
スＳは、抵抗３の両端に接続されている。出力用ＦＥＴ
４のドレインＤとゲートＧの間には、整流素子７とトラ
ンジスタ６の直列回路が接続されている。トランジスタ
６のベースとエミッタは抵抗３の両端に接続されてい
る。出力用ＦＥＴ４のドレインＤ及びソースＳはリレー
出力端子Ｏ1，Ｏ2にそれぞれ接続されており、リレー出
力端子Ｏ1，Ｏ2の間には、負荷Ｚと直流電源Ｅの直列回
路が接続されている。
る。以下、その回路構成について説明する。信号源Ｘと
抵抗Ｒの直列回路が接続されたリレー入力端子Ｉ1，Ｉ2
の間には、発光ダイオード１が接続されている。この発
光ダイオード１は、光起電力ダイオードアレイ２と光学
的に結合されている。光起電力ダイオードアレイ２の正
極は、抵抗３を介してパワーＭＯＳタイプの出力用ＦＥ
Ｔ４のゲートＧに接続されており、負極は、出力用ＭＯ
ＳＦＥＴ４のソースＳに接続されている。出力用ＦＥＴ
４のゲートＧとソースＳの間には、ディプレッション型
の制御用ＦＥＴ５のソートＳとドレインＤがそれぞれ接
続されている。また、制御用ＦＥＴ５のゲートＧとソー
スＳは、抵抗３の両端に接続されている。出力用ＦＥＴ
４のドレインＤとゲートＧの間には、整流素子７とトラ
ンジスタ６の直列回路が接続されている。トランジスタ
６のベースとエミッタは抵抗３の両端に接続されてい
る。出力用ＦＥＴ４のドレインＤ及びソースＳはリレー
出力端子Ｏ1，Ｏ2にそれぞれ接続されており、リレー出
力端子Ｏ1，Ｏ2の間には、負荷Ｚと直流電源Ｅの直列回
路が接続されている。
【０００３】以下、上記回路の動作について説明する。
まず、信号源Ｘからの入力信号が無いときには、発光ダ
イオード１が光信号を発生しないので、光起電力ダイオ
ードアレイ２に光起電力が発生せず、ディプレッション
型の制御用ＦＥＴ５のゲート・ソース間にはバイアス電
圧が印加されず、制御用ＦＥＴ５は導通状態となり、ま
た、スピードアップ用のトランジスタ６は非導通状態と
なっている。したがって、出力用ＦＥＴ４のゲート・ソ
ース間にはバイアスが印加されず、出力用ＦＥＴ４は非
導通状態である。次に、入力信号が印加されて、発光ダ
イオード１からの光信号が、光起電力ダイオードアレイ
２に照射されると、抵抗３と制御用ＦＥＴ５を通り、光
起電力ダイオードアレイ２からの光電流が流れる。した
がって、抵抗３の両端に電圧が発生し、制御用ＦＥＴ５
を高インピーダンス状態に変化させて、制御用ＦＥＴ５
に流れる電流を制限すると共に、トランジスタ６のベー
ス・エミッタ間に電流を流して、トランジスタ６のコレ
クタ・エミッタ間を導通状態とするように働く。そのた
め、出力用ＦＥＴ４のゲート・ソース間に光起電力ダイ
オードアレイ２からの光電流が流れると共に、整流素子
７とトランジスタ６を通して直流電源Ｅからも電流が流
れ込み、出力用ＦＥＴ４のゲート電位が上昇し、出力用
ＦＥＴ４が導通状態となる。その後、入力信号が無くな
ると、光起電力ダイオードアレイ２からの光電流が流れ
なくなり、抵抗３の両端電圧が消失するので、制御用Ｆ
ＥＴ５は導通状態、トランジスタ６は非導通状態に戻
り、出力用ＦＥＴ４のゲート・ソース間の蓄積電荷は制
御用ＦＥＴ５を介して放電されて、出力用ＦＥＴ４のド
レイン・ソース間は非導通状態となる。
まず、信号源Ｘからの入力信号が無いときには、発光ダ
イオード１が光信号を発生しないので、光起電力ダイオ
ードアレイ２に光起電力が発生せず、ディプレッション
型の制御用ＦＥＴ５のゲート・ソース間にはバイアス電
圧が印加されず、制御用ＦＥＴ５は導通状態となり、ま
た、スピードアップ用のトランジスタ６は非導通状態と
なっている。したがって、出力用ＦＥＴ４のゲート・ソ
ース間にはバイアスが印加されず、出力用ＦＥＴ４は非
導通状態である。次に、入力信号が印加されて、発光ダ
イオード１からの光信号が、光起電力ダイオードアレイ
２に照射されると、抵抗３と制御用ＦＥＴ５を通り、光
起電力ダイオードアレイ２からの光電流が流れる。した
がって、抵抗３の両端に電圧が発生し、制御用ＦＥＴ５
を高インピーダンス状態に変化させて、制御用ＦＥＴ５
に流れる電流を制限すると共に、トランジスタ６のベー
ス・エミッタ間に電流を流して、トランジスタ６のコレ
クタ・エミッタ間を導通状態とするように働く。そのた
め、出力用ＦＥＴ４のゲート・ソース間に光起電力ダイ
オードアレイ２からの光電流が流れると共に、整流素子
７とトランジスタ６を通して直流電源Ｅからも電流が流
れ込み、出力用ＦＥＴ４のゲート電位が上昇し、出力用
ＦＥＴ４が導通状態となる。その後、入力信号が無くな
ると、光起電力ダイオードアレイ２からの光電流が流れ
なくなり、抵抗３の両端電圧が消失するので、制御用Ｆ
ＥＴ５は導通状態、トランジスタ６は非導通状態に戻
り、出力用ＦＥＴ４のゲート・ソース間の蓄積電荷は制
御用ＦＥＴ５を介して放電されて、出力用ＦＥＴ４のド
レイン・ソース間は非導通状態となる。
【０００４】
【発明が解決しようとする課題】上述の従来例では、発
光ダイオード１と出力用のパワーＭＯＳＦＥＴ４を除い
た各素子は、通常、１チップの半導体基板上に形成され
る。そのため、発光ダイオード１からの入射光は、光起
電力ダイオードアレイ２だけでなく、他の制御素子にも
照射される。したがって、トランジスタ６と整流素子７
よりなる高速化回路にも光照射による漏れ電流が生じ
て、出力用ＦＥＴ４がオン状態になったとき、整流素子
７の逆方向に光照射による漏れ電流が流れる。そのた
め、入力電流が大きくなり、入射光が強くなると、前記
光照射による漏れ電流も大きくなり、前記抵抗３での電
圧降下も大きくなる。したがって、出力用ＦＥＴ４のゲ
ート・ソース間に印加される電圧は、光起電力ダイオー
ドアレイ２の光起電力から、前記抵抗３での電圧降下分
を差し引いた電圧となり、入射光が強いと、光起電力ダ
イオードアレイ２の光起電圧の増加よりも前記電圧降下
分の方がより大きくなるため、出力用ＦＥＴ４のゲート
・ソース間電圧は低下し、やがて、導通状態を維持でき
なくなるという問題があった。
光ダイオード１と出力用のパワーＭＯＳＦＥＴ４を除い
た各素子は、通常、１チップの半導体基板上に形成され
る。そのため、発光ダイオード１からの入射光は、光起
電力ダイオードアレイ２だけでなく、他の制御素子にも
照射される。したがって、トランジスタ６と整流素子７
よりなる高速化回路にも光照射による漏れ電流が生じ
て、出力用ＦＥＴ４がオン状態になったとき、整流素子
７の逆方向に光照射による漏れ電流が流れる。そのた
め、入力電流が大きくなり、入射光が強くなると、前記
光照射による漏れ電流も大きくなり、前記抵抗３での電
圧降下も大きくなる。したがって、出力用ＦＥＴ４のゲ
ート・ソース間に印加される電圧は、光起電力ダイオー
ドアレイ２の光起電力から、前記抵抗３での電圧降下分
を差し引いた電圧となり、入射光が強いと、光起電力ダ
イオードアレイ２の光起電圧の増加よりも前記電圧降下
分の方がより大きくなるため、出力用ＦＥＴ４のゲート
・ソース間電圧は低下し、やがて、導通状態を維持でき
なくなるという問題があった。
【０００５】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、入力電流が大きく
なっても、安定的に導通状態を維持できる光結合型の半
導体リレーを提供することにある。
のであり、その目的とするところは、入力電流が大きく
なっても、安定的に導通状態を維持できる光結合型の半
導体リレーを提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体リレ
ーにあっては、上記の課題を解決するために、図１に示
すように、入力信号に応答して光信号を発生する発光ダ
イオード１と、発光ダイオード１の光信号を受光するよ
うに配置された光起電力ダイオードアレイ２と、光起電
力ダイオードアレイ２と直列に接続された抵抗３と、光
起電力ダイオードアレイ２の光起電力を前記抵抗３を介
してゲート・ソース間に印加されてドレイン・ソース間
の導通状態と非導通状態とが切り替わる出力用ＦＥＴ４
と、この出力用ＦＥＴ４のゲート・ソース間に蓄積電荷
の放電経路を形成する制御回路とを備え、前記制御回路
とは別に、出力用ＦＥＴ４のゲートに充電電流が流れる
とき、低インピーダンス状態になり、前記出力用ＦＥＴ
４のゲート・ソース間蓄積電荷の充電経路を形成するト
ランジスタ６を、前記出力用ＦＥＴ４のドレイン・ゲー
ト間に逆流阻止用の整流素子７を介して接続した高速化
回路を付加した半導体リレーにおいて、発光ダイオード
１からの光入射時に、前記高速化回路での光照射による
漏れ電流が前記抵抗３の両端に生じさせる電圧降下分を
打ち消す方向に光起電力を発生させる光起電力ダイオー
ド８を前記抵抗３と並列に接続したことを特徴とするも
のである。
ーにあっては、上記の課題を解決するために、図１に示
すように、入力信号に応答して光信号を発生する発光ダ
イオード１と、発光ダイオード１の光信号を受光するよ
うに配置された光起電力ダイオードアレイ２と、光起電
力ダイオードアレイ２と直列に接続された抵抗３と、光
起電力ダイオードアレイ２の光起電力を前記抵抗３を介
してゲート・ソース間に印加されてドレイン・ソース間
の導通状態と非導通状態とが切り替わる出力用ＦＥＴ４
と、この出力用ＦＥＴ４のゲート・ソース間に蓄積電荷
の放電経路を形成する制御回路とを備え、前記制御回路
とは別に、出力用ＦＥＴ４のゲートに充電電流が流れる
とき、低インピーダンス状態になり、前記出力用ＦＥＴ
４のゲート・ソース間蓄積電荷の充電経路を形成するト
ランジスタ６を、前記出力用ＦＥＴ４のドレイン・ゲー
ト間に逆流阻止用の整流素子７を介して接続した高速化
回路を付加した半導体リレーにおいて、発光ダイオード
１からの光入射時に、前記高速化回路での光照射による
漏れ電流が前記抵抗３の両端に生じさせる電圧降下分を
打ち消す方向に光起電力を発生させる光起電力ダイオー
ド８を前記抵抗３と並列に接続したことを特徴とするも
のである。
【０００７】
【作用】本発明では、上記の構成にすることにより、発
光ダイオード１からの光信号が増大して、トランジスタ
６や整流素子７を介して流れる漏れ電流が増大しても、
その漏れ電流により抵抗３の両端に生じる電圧降下分は
光起電力ダイオード８により打ち消されるので、出力用
ＦＥＴ４のゲート・ソース間の印加電圧が低下すること
は防止できる。
光ダイオード１からの光信号が増大して、トランジスタ
６や整流素子７を介して流れる漏れ電流が増大しても、
その漏れ電流により抵抗３の両端に生じる電圧降下分は
光起電力ダイオード８により打ち消されるので、出力用
ＦＥＴ４のゲート・ソース間の印加電圧が低下すること
は防止できる。
【０００８】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。信号源Ｘと抵抗Ｒ
の直列回路が接続されたリレー入力端子Ｉ1，Ｉ2の間に
は、発光ダイオード１が接続されている。この発光ダイ
オード１は、光起電力ダイオードアレイ２と光学的に結
合されている。光起電力ダイオードアレイ２の正極は、
抵抗３を介してパワーＭＯＳタイプの出力用ＦＥＴ４の
ゲートＧに接続されており、負極は、出力用ＭＯＳＦＥ
Ｔ４のソースＳに接続されている。本実施例では、出力
用ＦＥＴ４がＮチャンネルのエンハンスメントモードで
ある場合について説明する。出力用ＦＥＴ４のゲートＧ
とソースＳの間には、ディプレッション型の制御用ＦＥ
Ｔ５のソートＳとドレインＤがそれぞれ接続されてい
る。また、制御用ＦＥＴ５のゲートＧとソースＳは、抵
抗３の両端に接続されている。抵抗３の両端には、光起
電力ダイオード８が図示された極性で接続されている。
出力用ＦＥＴ４のドレインＤとゲートＧの間には、整流
素子７とトランジスタ６の直列回路が接続されている。
トランジスタ６のベースとエミッタは抵抗３の両端に接
続されている。出力用ＦＥＴ４のドレインＤ及びソース
Ｓはリレー出力端子Ｏ1，Ｏ2にそれぞれ接続されてお
り、リレー出力端子Ｏ1，Ｏ2の間には、負荷Ｚと直流電
源Ｅの直列回路が接続されている。
下、その回路構成について説明する。信号源Ｘと抵抗Ｒ
の直列回路が接続されたリレー入力端子Ｉ1，Ｉ2の間に
は、発光ダイオード１が接続されている。この発光ダイ
オード１は、光起電力ダイオードアレイ２と光学的に結
合されている。光起電力ダイオードアレイ２の正極は、
抵抗３を介してパワーＭＯＳタイプの出力用ＦＥＴ４の
ゲートＧに接続されており、負極は、出力用ＭＯＳＦＥ
Ｔ４のソースＳに接続されている。本実施例では、出力
用ＦＥＴ４がＮチャンネルのエンハンスメントモードで
ある場合について説明する。出力用ＦＥＴ４のゲートＧ
とソースＳの間には、ディプレッション型の制御用ＦＥ
Ｔ５のソートＳとドレインＤがそれぞれ接続されてい
る。また、制御用ＦＥＴ５のゲートＧとソースＳは、抵
抗３の両端に接続されている。抵抗３の両端には、光起
電力ダイオード８が図示された極性で接続されている。
出力用ＦＥＴ４のドレインＤとゲートＧの間には、整流
素子７とトランジスタ６の直列回路が接続されている。
トランジスタ６のベースとエミッタは抵抗３の両端に接
続されている。出力用ＦＥＴ４のドレインＤ及びソース
Ｓはリレー出力端子Ｏ1，Ｏ2にそれぞれ接続されてお
り、リレー出力端子Ｏ1，Ｏ2の間には、負荷Ｚと直流電
源Ｅの直列回路が接続されている。
【０００９】以下、本実施例の動作について説明する。
まず、信号源Ｘからの入力信号が無いときには、発光ダ
イオード１が光信号を発生しないので、光起電力ダイオ
ードアレイ２に光起電力が発生せず、ディプレッション
型の制御用ＦＥＴ５のゲート・ソース間にはバイアス電
圧が印加されず、制御用ＦＥＴ５は導通状態となり、ま
た、スピードアップ用のトランジスタ６は非導通状態と
なっている。したがって、出力用ＦＥＴ４のゲート・ソ
ース間にはバイアスが印加されず、出力用ＦＥＴ４は非
導通状態である。次に、入力信号が印加されて、発光ダ
イオード１からの光信号が、光起電力ダイオードアレイ
２に照射されると、抵抗３と制御用ＦＥＴ５を通り、光
起電力ダイオードアレイ２からの光電流が流れる。した
がって、抵抗３の両端に電圧が発生し、制御用ＦＥＴ５
を高インピーダンス状態に変化させて、制御用ＦＥＴ５
に流れる電流を制限すると共に、トランジスタ６のベー
ス・エミッタ間に電流を流して、トランジスタ６のコレ
クタ・エミッタ間を導通状態とするように働く。そのた
め、出力用ＦＥＴ４のゲート・ソース間に光起電力ダイ
オードアレイ２からの光電流が流れると共に、整流素子
７とトランジスタ６を通して直流電源Ｅからも電流が流
れ込み、出力用ＦＥＴ４のゲート電位が上昇し、出力用
ＦＥＴ４が導通状態となる。その後、入力信号が無くな
ると、光起電力ダイオードアレイ２からの光電流が流れ
なくなり、抵抗３の両端電圧が消失するので、制御用Ｆ
ＥＴ５は導通状態、トランジスタ６は非導通状態に戻
り、出力用ＦＥＴ４のゲート・ソース間の蓄積電荷は制
御用ＦＥＴ５を介して放電されて、出力用ＦＥＴ４のド
レイン・ソース間は非導通状態となる。
まず、信号源Ｘからの入力信号が無いときには、発光ダ
イオード１が光信号を発生しないので、光起電力ダイオ
ードアレイ２に光起電力が発生せず、ディプレッション
型の制御用ＦＥＴ５のゲート・ソース間にはバイアス電
圧が印加されず、制御用ＦＥＴ５は導通状態となり、ま
た、スピードアップ用のトランジスタ６は非導通状態と
なっている。したがって、出力用ＦＥＴ４のゲート・ソ
ース間にはバイアスが印加されず、出力用ＦＥＴ４は非
導通状態である。次に、入力信号が印加されて、発光ダ
イオード１からの光信号が、光起電力ダイオードアレイ
２に照射されると、抵抗３と制御用ＦＥＴ５を通り、光
起電力ダイオードアレイ２からの光電流が流れる。した
がって、抵抗３の両端に電圧が発生し、制御用ＦＥＴ５
を高インピーダンス状態に変化させて、制御用ＦＥＴ５
に流れる電流を制限すると共に、トランジスタ６のベー
ス・エミッタ間に電流を流して、トランジスタ６のコレ
クタ・エミッタ間を導通状態とするように働く。そのた
め、出力用ＦＥＴ４のゲート・ソース間に光起電力ダイ
オードアレイ２からの光電流が流れると共に、整流素子
７とトランジスタ６を通して直流電源Ｅからも電流が流
れ込み、出力用ＦＥＴ４のゲート電位が上昇し、出力用
ＦＥＴ４が導通状態となる。その後、入力信号が無くな
ると、光起電力ダイオードアレイ２からの光電流が流れ
なくなり、抵抗３の両端電圧が消失するので、制御用Ｆ
ＥＴ５は導通状態、トランジスタ６は非導通状態に戻
り、出力用ＦＥＴ４のゲート・ソース間の蓄積電荷は制
御用ＦＥＴ５を介して放電されて、出力用ＦＥＴ４のド
レイン・ソース間は非導通状態となる。
【００１０】本実施例において、入力電流が大きくな
り、入射光が強くなると、発光ダイオード１からの光信
号が増大し、この光照射によりトランジスタ６や整流素
子７を介して流れる漏れ電流が増大するが、その漏れ電
流により抵抗３の両端に生じる電圧降下分は光起電力ダ
イオード８により打ち消される。したがって、入力信号
が増大しても、制御用ＦＥＴ４のゲート・ソース間の印
加電圧が低下することは防止できる。
り、入射光が強くなると、発光ダイオード１からの光信
号が増大し、この光照射によりトランジスタ６や整流素
子７を介して流れる漏れ電流が増大するが、その漏れ電
流により抵抗３の両端に生じる電圧降下分は光起電力ダ
イオード８により打ち消される。したがって、入力信号
が増大しても、制御用ＦＥＴ４のゲート・ソース間の印
加電圧が低下することは防止できる。
【００１１】図２は本実施例に用いる抵抗３と光起電力
ダイオード８の構成を示している。Ｎ型の半導体基板９
の表面には、Ｐ型の不純物拡散層よりなる拡散抵抗３が
形成されており、このＰ型不純物拡散層とＮ型の半導体
基板９の間には、光起電力ダイオード８が寄生してい
る。このように構成すれば、半導体チップの面積を増大
させることなく、抵抗３と並列に光起電力ダイオード８
を形成することができる。
ダイオード８の構成を示している。Ｎ型の半導体基板９
の表面には、Ｐ型の不純物拡散層よりなる拡散抵抗３が
形成されており、このＰ型不純物拡散層とＮ型の半導体
基板９の間には、光起電力ダイオード８が寄生してい
る。このように構成すれば、半導体チップの面積を増大
させることなく、抵抗３と並列に光起電力ダイオード８
を形成することができる。
【００１２】
【発明の効果】請求項１記載の発明にあっては、上述の
ように、光結合方式を用いた半導体リレー回路におい
て、出力用ＦＥＴのゲート・ソース間容量の充電を加速
するための回路に照射される光による漏れ電流が、出力
用ＦＥＴのゲート・ソース間容量の放電を加速するため
の制御用ＦＥＴのバイアス用の抵抗に流れることによる
電圧降下分を打ち消すように、前記抵抗と並列に光起電
力ダイオードを接続したので、入力信号が増大して、光
信号が強くなっても、出力用ＦＥＴのゲート・ソース間
電圧が低下することを防止できるという効果がある。
ように、光結合方式を用いた半導体リレー回路におい
て、出力用ＦＥＴのゲート・ソース間容量の充電を加速
するための回路に照射される光による漏れ電流が、出力
用ＦＥＴのゲート・ソース間容量の放電を加速するため
の制御用ＦＥＴのバイアス用の抵抗に流れることによる
電圧降下分を打ち消すように、前記抵抗と並列に光起電
力ダイオードを接続したので、入力信号が増大して、光
信号が強くなっても、出力用ＦＥＴのゲート・ソース間
電圧が低下することを防止できるという効果がある。
【００１３】請求項２記載の発明にあっては、前記抵抗
を半導体基板上の拡散抵抗として形成したときに寄生し
て形成されるダイオードを前記光起電力ダイオードとし
たので、半導体チップの面積を増加させることなく、出
力用ＦＥＴのゲート・ソース間電圧の低下を防止できる
という効果がある。
を半導体基板上の拡散抵抗として形成したときに寄生し
て形成されるダイオードを前記光起電力ダイオードとし
たので、半導体チップの面積を増加させることなく、出
力用ＦＥＴのゲート・ソース間電圧の低下を防止できる
という効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の一実施例に用いる抵抗の一部を破断し
た斜視図である。
た斜視図である。
【図３】従来例の回路図である。
１ 発光ダイオード ２ 光起電力ダイオードアレイ ３ 抵抗 ４ 出力用ＦＥＴ ５ 制御用ＦＥＴ ６ トランジスタ ７ 整流素子 ８ 光起電力ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 義幸 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 平３−88419（ＪＰ，Ａ) 特開 平２−100417（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/78 H03K 17/13
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置された光起電力ダイオードアレイと、光起電
力ダイオードアレイと直列に接続された抵抗と、光起電
力ダイオードアレイの光起電力を前記抵抗を介してゲー
ト・ソース間に印加されてドレイン・ソース間の導通状
態と非導通状態とが切り替わる出力用ＦＥＴと、この出
力用ＦＥＴのゲート・ソース間に蓄積電荷の放電経路を
形成する制御回路とを備え、前記制御回路とは別に、出
力用ＦＥＴのゲートに充電電流が流れるとき、低インピ
ーダンス状態になり、前記出力用ＦＥＴのゲート・ソー
ス間蓄積電荷の充電経路を形成する半導体素子を、前記
出力用ＦＥＴのドレイン・ゲート間に逆流阻止用の整流
素子を介して接続した高速化回路を付加した半導体リレ
ーにおいて、発光ダイオードからの光入射時に、前記高
速化回路での光照射による漏れ電流が前記抵抗の両端に
生じさせる電圧降下分を打ち消す方向に光起電力を発生
させる光起電力ダイオードを前記抵抗と並列に接続した
ことを特徴とする半導体リレー。 - 【請求項２】 前記抵抗を半導体基板上の拡散抵抗と
して形成したときに寄生して形成されるダイオードを前
記光起電力ダイオードとしたことを特徴とする請求項１
記載の半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205792A JP2973679B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205792A JP2973679B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206819A JPH05206819A (ja) | 1993-08-13 |
| JP2973679B2 true JP2973679B2 (ja) | 1999-11-08 |
Family
ID=11794977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205792A Expired - Lifetime JP2973679B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973679B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW396707B (en) | 1998-02-20 | 2000-07-01 | Canon Kk | Semiconductor device |
-
1992
- 1992-01-27 JP JP1205792A patent/JP2973679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206819A (ja) | 1993-08-13 |
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