JPH0629814A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
- Publication number
- JPH0629814A JPH0629814A JP4184222A JP18422292A JPH0629814A JP H0629814 A JPH0629814 A JP H0629814A JP 4184222 A JP4184222 A JP 4184222A JP 18422292 A JP18422292 A JP 18422292A JP H0629814 A JPH0629814 A JP H0629814A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- thyristor
- cathode
- output
- anode
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Abstract
(57)【要約】
【目的】入出力間のアイソレーションに光結合方式を用
いた光結合型の半導体リレー回路において、大容量で高
速なスイッチングを可能とする。 【構成】発光ダイオード２に入力信号が印加されてフォ
トダイオードアレイ３が光起電力を発生したときに、サ
イリスタ６のＰ極ゲートとカソード間を介して出力用Ｍ
ＯＳＦＥＴ５のゲート・ソース間容量を充電すると共
に、このサイリスタ６のアノードとカソードを介して出
力用ＭＯＳＦＥＴ５のドレイン電位により前記ＭＯＳＦ
ＥＴ５のゲート・ソース間容量の充電を加速するように
構成した。 【効果】電流容量が大きい半導体リレーにおいても高速
スイッチングを実現でき、従来例と比べても素子数が同
一であるため、ほぼ同一のチップ面積で実現でき、素子
の種類も増えていないため、製造プロセス的にも容易に
実現できる。
いた光結合型の半導体リレー回路において、大容量で高
速なスイッチングを可能とする。 【構成】発光ダイオード２に入力信号が印加されてフォ
トダイオードアレイ３が光起電力を発生したときに、サ
イリスタ６のＰ極ゲートとカソード間を介して出力用Ｍ
ＯＳＦＥＴ５のゲート・ソース間容量を充電すると共
に、このサイリスタ６のアノードとカソードを介して出
力用ＭＯＳＦＥＴ５のドレイン電位により前記ＭＯＳＦ
ＥＴ５のゲート・ソース間容量の充電を加速するように
構成した。 【効果】電流容量が大きい半導体リレーにおいても高速
スイッチングを実現でき、従来例と比べても素子数が同
一であるため、ほぼ同一のチップ面積で実現でき、素子
の種類も増えていないため、製造プロセス的にも容易に
実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、入出力間のアイソレー
ションに光結合方式を用いた光結合型の半導体リレー回
路に関するものである。
ションに光結合方式を用いた光結合型の半導体リレー回
路に関するものである。
【０００２】
【従来の技術】図３は従来の光結合型の半導体リレー回
路の回路図である。この回路では、入力端子１ａ，１ｂ
間に接続された発光ダイオード２が発生する光信号をフ
ォトダイオードアレイ３が受光して光起電力を発生し、
この光起電力をダイオード９を介して出力用ＭＯＳＦＥ
Ｔ５のゲート・ソース間に印加するものである。出力用
ＭＯＳＦＥＴ５のゲート及びソースには、Ｎゲート型の
サイリスタ４のアノード及びカソードがそれぞれ接続さ
れており、サイリスタ４のＮ極ゲートはダイオード９の
アノード及びフォトダイオードアレイ３のアノードに接
続されている。
路の回路図である。この回路では、入力端子１ａ，１ｂ
間に接続された発光ダイオード２が発生する光信号をフ
ォトダイオードアレイ３が受光して光起電力を発生し、
この光起電力をダイオード９を介して出力用ＭＯＳＦＥ
Ｔ５のゲート・ソース間に印加するものである。出力用
ＭＯＳＦＥＴ５のゲート及びソースには、Ｎゲート型の
サイリスタ４のアノード及びカソードがそれぞれ接続さ
れており、サイリスタ４のＮ極ゲートはダイオード９の
アノード及びフォトダイオードアレイ３のアノードに接
続されている。
【０００３】この回路では、発光ダイオード２に入力信
号が印加されると、光信号が発生し、これを受光してフ
ォトダイオードアレイ３に光起電力が発生する。フォト
ダイオードアレイ３に光起電力が最初に発生した状態に
おいて、サイリスタ４はオフ状態であるため、フォトダ
イオードアレイ３から発生した光起電力は、ダイオード
９を介して出力用ＭＯＳＦＥＴ５のゲート・ソース間に
印加される。このとき、フォトダイオードアレイ３から
の電流はダイオード９を介して流れているため、サイリ
スタ４のＮ極ゲートはアノードに対して逆バイアスされ
ており、サイリスタ４は安定してオフ状態を保ってい
る。以上の動作により、出力用ＭＯＳＦＥＴ５は迅速に
オン状態となる。
号が印加されると、光信号が発生し、これを受光してフ
ォトダイオードアレイ３に光起電力が発生する。フォト
ダイオードアレイ３に光起電力が最初に発生した状態に
おいて、サイリスタ４はオフ状態であるため、フォトダ
イオードアレイ３から発生した光起電力は、ダイオード
９を介して出力用ＭＯＳＦＥＴ５のゲート・ソース間に
印加される。このとき、フォトダイオードアレイ３から
の電流はダイオード９を介して流れているため、サイリ
スタ４のＮ極ゲートはアノードに対して逆バイアスされ
ており、サイリスタ４は安定してオフ状態を保ってい
る。以上の動作により、出力用ＭＯＳＦＥＴ５は迅速に
オン状態となる。
【０００４】次に、発光ダイオード２への入力信号が遮
断されると、フォトダイオードアレイ３の光起電力が消
失し、その残留電荷は抵抗１０を介して放電される。こ
のとき、ダイオード９及びサイリスタ４は共に阻止状態
であるので、出力用ＭＯＳＦＥＴ５のゲート電圧はその
まま保たれており、このため、サイリスタ４のＮ極ゲー
トがアノードに対して順方向にバイアスされる。サイリ
スタ４のゲート感度が非常に高いため、微量の自己放電
電流でも容易にサイリスタ４はオン状態に至り、出力用
ＭＯＳＦＥＴ５のゲート・ソース間の蓄積電荷を放電さ
せるので、出力用ＭＯＳＦＥＴ５はオフ状態となる。こ
こで、サイリスタ４は自己保持特性を有しているため、
一旦オンするとアノード・カソード間の電位差が殆どゼ
ロになるまでオン状態を保持しており、サイリスタ４の
アノードとカソードがほぼ同電位、すなわち出力用ＭＯ
ＳＦＥＴ５がオフ状態となった後に、サイリスタ４もオ
フ状態となる。
断されると、フォトダイオードアレイ３の光起電力が消
失し、その残留電荷は抵抗１０を介して放電される。こ
のとき、ダイオード９及びサイリスタ４は共に阻止状態
であるので、出力用ＭＯＳＦＥＴ５のゲート電圧はその
まま保たれており、このため、サイリスタ４のＮ極ゲー
トがアノードに対して順方向にバイアスされる。サイリ
スタ４のゲート感度が非常に高いため、微量の自己放電
電流でも容易にサイリスタ４はオン状態に至り、出力用
ＭＯＳＦＥＴ５のゲート・ソース間の蓄積電荷を放電さ
せるので、出力用ＭＯＳＦＥＴ５はオフ状態となる。こ
こで、サイリスタ４は自己保持特性を有しているため、
一旦オンするとアノード・カソード間の電位差が殆どゼ
ロになるまでオン状態を保持しており、サイリスタ４の
アノードとカソードがほぼ同電位、すなわち出力用ＭＯ
ＳＦＥＴ５がオフ状態となった後に、サイリスタ４もオ
フ状態となる。
【０００５】
【発明が解決しようとする課題】上述の半導体リレー回
路において、負荷電流を大容量化しようとすると、出力
用ＭＯＳＦＥＴ５のゲート・ソース間容量が大容量化す
るので、出力用ＭＯＳＦＥＴ５のゲート・ソース間容量
の蓄積に時間を要するという問題があり、このため、ス
イッチング時において、大きな電力損失が生じるという
問題があった。
路において、負荷電流を大容量化しようとすると、出力
用ＭＯＳＦＥＴ５のゲート・ソース間容量が大容量化す
るので、出力用ＭＯＳＦＥＴ５のゲート・ソース間容量
の蓄積に時間を要するという問題があり、このため、ス
イッチング時において、大きな電力損失が生じるという
問題があった。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、電流容量の大きな
光結合型の半導体リレー回路において、高速なスイッチ
ング動作を可能とすることにある。
のであり、その目的とするところは、電流容量の大きな
光結合型の半導体リレー回路において、高速なスイッチ
ング動作を可能とすることにある。
【０００７】
【課題を解決するための手段】本発明の半導体リレー回
路にあっては、上記の課題を解決するために、図１に示
すように、入力信号に応答して光信号を発生する発光ダ
イオード２と、発光ダイオード２の光信号を受光するよ
うに配置されたフォトダイオードアレイ３と、フォトダ
イオードアレイ３の光起電力をゲート・ソース間に印加
されてドレイン・ソース間の導通状態と非導通状態が切
替わる出力用ＭＯＳＦＥＴ５と、出力用ＭＯＳＦＥＴ５
のゲートにアノードが接続され、出力用ＭＯＳＦＥＴ５
のソースにカソードが接続され、フォトダイオードアレ
イ３のアノードにＮ極ゲートが接続された第１のサイリ
スタ４と、出力用ＭＯＳＦＥＴ５のドレインにアノード
が接続され、出力用ＭＯＳＦＥＴ５のゲートにカソード
が接続され、フォトダイオードアレイ２のアノードにＰ
極ゲートが接続された第２のサイリスタ６とから成るこ
とを特徴とするものである。
路にあっては、上記の課題を解決するために、図１に示
すように、入力信号に応答して光信号を発生する発光ダ
イオード２と、発光ダイオード２の光信号を受光するよ
うに配置されたフォトダイオードアレイ３と、フォトダ
イオードアレイ３の光起電力をゲート・ソース間に印加
されてドレイン・ソース間の導通状態と非導通状態が切
替わる出力用ＭＯＳＦＥＴ５と、出力用ＭＯＳＦＥＴ５
のゲートにアノードが接続され、出力用ＭＯＳＦＥＴ５
のソースにカソードが接続され、フォトダイオードアレ
イ３のアノードにＮ極ゲートが接続された第１のサイリ
スタ４と、出力用ＭＯＳＦＥＴ５のドレインにアノード
が接続され、出力用ＭＯＳＦＥＴ５のゲートにカソード
が接続され、フォトダイオードアレイ２のアノードにＰ
極ゲートが接続された第２のサイリスタ６とから成るこ
とを特徴とするものである。
【０００８】また、図２に示すように、第１のサイリス
タ４のカソードにアノードが接続され、且つカソードが
第１のサイリスタ４のＰ極ゲート及びフォトダイオード
アレイ２のカソードに接続されたダイオード８を設ける
ことが好ましい。
タ４のカソードにアノードが接続され、且つカソードが
第１のサイリスタ４のＰ極ゲート及びフォトダイオード
アレイ２のカソードに接続されたダイオード８を設ける
ことが好ましい。
【０００９】
【作用】図１の回路によれば、入力信号印加時にはフォ
トダイオードアレイ３からの光起電力は出力用ＭＯＳＦ
ＥＴ５のドレイン・ゲート間に接続された第２のサイリ
スタ６のＰ極ゲートとカソード間を介して出力用ＭＯＳ
ＦＥＴ５のゲート・ソース間容量に印加される。このと
き、第２のサイリスタ６のＰ極ゲートはカソードに対し
て順方向にバイアスされているため、第２のサイリスタ
６はオン状態に至り、出力用ＭＯＳＦＥＴ５のドレイン
側からゲート側へ電荷が流れ込み、出力用ＭＯＳＦＥＴ
５は急速にオン状態へと至るものである。
トダイオードアレイ３からの光起電力は出力用ＭＯＳＦ
ＥＴ５のドレイン・ゲート間に接続された第２のサイリ
スタ６のＰ極ゲートとカソード間を介して出力用ＭＯＳ
ＦＥＴ５のゲート・ソース間容量に印加される。このと
き、第２のサイリスタ６のＰ極ゲートはカソードに対し
て順方向にバイアスされているため、第２のサイリスタ
６はオン状態に至り、出力用ＭＯＳＦＥＴ５のドレイン
側からゲート側へ電荷が流れ込み、出力用ＭＯＳＦＥＴ
５は急速にオン状態へと至るものである。
【００１０】
【実施例】図１は本発明の一実施例の回路図である。入
力端子１ａ，１ｂ間には発光ダイオード２が接続されて
いる。この発光ダイオード２はフォトダイオードアレイ
３に光学的に結合されている。フォトダイオードアレイ
３のアノードは、Ｎゲートサイリスタ４のＮ極ゲート
と、Ｐゲートサイリスタ６のＰ極ゲートに接続されてい
る。Ｎゲートサイリスタ４のアノードとＰゲートサイリ
スタ６のカソードは、出力用ＭＯＳＦＥＴ５のゲートに
接続されている。本実施例では、出力用ＭＯＳＦＥＴ５
としてエンハンスメントモードのＮチャンネルＭＯＳＦ
ＥＴを使用している。出力用ＭＯＳＦＥＴ５のドレイン
とソースは、出力端子７ａ，７ｂにそれぞれ接続されて
いる。出力端子７ａ，７ｂ間には、出力端子７ａが出力
端子７ｂに対して高電位となるように、電源と負荷の直
列回路が接続されている。出力用ＭＯＳＦＥＴ５のドレ
インは、Ｐゲートサイリスタ６のアノードに接続されて
おり、ソースはＮゲートサイリスタ４のカソード及びフ
ォトダイオードアレイ３のカソードに接続されている。
フォトダイオードアレイ３の両端には抵抗１０が並列接
続されている。このフォトダイオードアレイ３の直列個
数は、光照射されたときに、出力用ＭＯＳＦＥＴ５のス
レショルド電圧よりも充分に高い電圧を発生するように
設定されている。
力端子１ａ，１ｂ間には発光ダイオード２が接続されて
いる。この発光ダイオード２はフォトダイオードアレイ
３に光学的に結合されている。フォトダイオードアレイ
３のアノードは、Ｎゲートサイリスタ４のＮ極ゲート
と、Ｐゲートサイリスタ６のＰ極ゲートに接続されてい
る。Ｎゲートサイリスタ４のアノードとＰゲートサイリ
スタ６のカソードは、出力用ＭＯＳＦＥＴ５のゲートに
接続されている。本実施例では、出力用ＭＯＳＦＥＴ５
としてエンハンスメントモードのＮチャンネルＭＯＳＦ
ＥＴを使用している。出力用ＭＯＳＦＥＴ５のドレイン
とソースは、出力端子７ａ，７ｂにそれぞれ接続されて
いる。出力端子７ａ，７ｂ間には、出力端子７ａが出力
端子７ｂに対して高電位となるように、電源と負荷の直
列回路が接続されている。出力用ＭＯＳＦＥＴ５のドレ
インは、Ｐゲートサイリスタ６のアノードに接続されて
おり、ソースはＮゲートサイリスタ４のカソード及びフ
ォトダイオードアレイ３のカソードに接続されている。
フォトダイオードアレイ３の両端には抵抗１０が並列接
続されている。このフォトダイオードアレイ３の直列個
数は、光照射されたときに、出力用ＭＯＳＦＥＴ５のス
レショルド電圧よりも充分に高い電圧を発生するように
設定されている。
【００１１】以下、本実施例の動作について説明する。
まず、入力端子１ａ，１ｂ間に入力信号が通電される
と、発光ダイオード２が光信号を発生し、この光信号を
フォトダイオードアレイ３が受光して光起電力を発生す
る。フォトダイオードアレイ３から発生した光起電力
は、出力用ＭＯＳＦＥＴ５のドレイン・ゲート間にそれ
ぞれアノード・カソードが接続された第２のサイリスタ
６のＰ極ゲートとカソード間を介して出力用ＭＯＳＦＥ
Ｔ５のゲート・ソース間に印加される。このとき、第２
のサイリスタ６のＰ極ゲートはカソードに対して順方向
にバイアスされているため、このサイリスタ６はオン状
態に至り、出力用ＭＯＳＦＥＴ５のドレイン側からゲー
ト側へ電荷が流れ込む。また、このとき、フォトダイオ
ードアレイ３からの電流は、第２のサイリスタ６のＰ極
ゲートとカソード間を介して流れているため、第１のサ
イリスタ４のＮ極ゲートはアノードに対して逆方向にバ
イアスされており、第１のサイリスタ４は入力信号が入
力される前から安定してオフ状態を保っている。以上の
動作により出力用ＭＯＳＦＥＴ５のゲート・ソース間容
量は急速に充電され、出力用ＭＯＳＦＥＴ５はオン状態
へと至る。出力用ＭＯＳＦＥＴ５がオン状態になると、
出力用ＭＯＳＦＥＴ５のドレイン側の電位が下がる。つ
まり、第２のサイリスタ６のアノード側の電位がカソー
ド側の電位より下がるため、第２のサイリスタ６はオフ
状態となる。
まず、入力端子１ａ，１ｂ間に入力信号が通電される
と、発光ダイオード２が光信号を発生し、この光信号を
フォトダイオードアレイ３が受光して光起電力を発生す
る。フォトダイオードアレイ３から発生した光起電力
は、出力用ＭＯＳＦＥＴ５のドレイン・ゲート間にそれ
ぞれアノード・カソードが接続された第２のサイリスタ
６のＰ極ゲートとカソード間を介して出力用ＭＯＳＦＥ
Ｔ５のゲート・ソース間に印加される。このとき、第２
のサイリスタ６のＰ極ゲートはカソードに対して順方向
にバイアスされているため、このサイリスタ６はオン状
態に至り、出力用ＭＯＳＦＥＴ５のドレイン側からゲー
ト側へ電荷が流れ込む。また、このとき、フォトダイオ
ードアレイ３からの電流は、第２のサイリスタ６のＰ極
ゲートとカソード間を介して流れているため、第１のサ
イリスタ４のＮ極ゲートはアノードに対して逆方向にバ
イアスされており、第１のサイリスタ４は入力信号が入
力される前から安定してオフ状態を保っている。以上の
動作により出力用ＭＯＳＦＥＴ５のゲート・ソース間容
量は急速に充電され、出力用ＭＯＳＦＥＴ５はオン状態
へと至る。出力用ＭＯＳＦＥＴ５がオン状態になると、
出力用ＭＯＳＦＥＴ５のドレイン側の電位が下がる。つ
まり、第２のサイリスタ６のアノード側の電位がカソー
ド側の電位より下がるため、第２のサイリスタ６はオフ
状態となる。
【００１２】次に、発光ダイオード２への入力信号が遮
断されると、フォトダイオードアレイ３の光起電力が消
失し、その残留電荷が抵抗１０を介して放電される。こ
のとき、第２のサイリスタ６のＰ極ゲート・カソード間
および第１のサイリスタ４が共に阻止状態であるので、
出力用ＭＯＳＦＥＴ５のゲート電圧はそのまま保たれて
いるため、第１のサイリスタ４のＮ極ゲートがアノード
に対して順方向にバイアスされる。第１のサイリスタ４
のゲート感度が非常に高いため、容易に第１のサイリス
タ４はオン状態に至り、出力用ＭＯＳＦＥＴ５のゲート
・ソース間の蓄積電荷を放電させる。ゲート電位が下が
るにつれて、出力用ＭＯＳＦＥＴ５のドレイン電位が上
昇する。つまり、第２のサイリスタ６のアノード・カソ
ード間に電位が生じるが、出力用ＭＯＳＦＥＴ５のゲー
トに蓄積された電荷が、第１のサイリスタ４のアノード
・Ｎ極ゲートを介して流れ、これらは第２のサイリスタ
６のカソード・Ｐ極ゲートにそれぞれ接続されているた
め、第２のサイリスタ６のＰ極ゲートはカソードに対し
て逆バイアスされており、第２のサイリスタ６は安定し
てオフ状態を保つ。以上の動作により出力用ＭＯＳＦＥ
Ｔ５はオフ状態となる。ここで、サイリスタは自己保持
特性を持つため、一旦オンするとアノード・カソード間
の電圧がほぼゼロになるまでオン状態を保っており、第
１のサイリスタ４のアノードとカソードの電位がほぼ同
電位、すなわち出力用ＭＯＳＦＥＴ５がオフ状態に至っ
た後に、第１のサイリスタ４もオフ状態となるものであ
る。
断されると、フォトダイオードアレイ３の光起電力が消
失し、その残留電荷が抵抗１０を介して放電される。こ
のとき、第２のサイリスタ６のＰ極ゲート・カソード間
および第１のサイリスタ４が共に阻止状態であるので、
出力用ＭＯＳＦＥＴ５のゲート電圧はそのまま保たれて
いるため、第１のサイリスタ４のＮ極ゲートがアノード
に対して順方向にバイアスされる。第１のサイリスタ４
のゲート感度が非常に高いため、容易に第１のサイリス
タ４はオン状態に至り、出力用ＭＯＳＦＥＴ５のゲート
・ソース間の蓄積電荷を放電させる。ゲート電位が下が
るにつれて、出力用ＭＯＳＦＥＴ５のドレイン電位が上
昇する。つまり、第２のサイリスタ６のアノード・カソ
ード間に電位が生じるが、出力用ＭＯＳＦＥＴ５のゲー
トに蓄積された電荷が、第１のサイリスタ４のアノード
・Ｎ極ゲートを介して流れ、これらは第２のサイリスタ
６のカソード・Ｐ極ゲートにそれぞれ接続されているた
め、第２のサイリスタ６のＰ極ゲートはカソードに対し
て逆バイアスされており、第２のサイリスタ６は安定し
てオフ状態を保つ。以上の動作により出力用ＭＯＳＦＥ
Ｔ５はオフ状態となる。ここで、サイリスタは自己保持
特性を持つため、一旦オンするとアノード・カソード間
の電圧がほぼゼロになるまでオン状態を保っており、第
１のサイリスタ４のアノードとカソードの電位がほぼ同
電位、すなわち出力用ＭＯＳＦＥＴ５がオフ状態に至っ
た後に、第１のサイリスタ４もオフ状態となるものであ
る。
【００１３】図２は本発明の第２実施例の回路図であ
る。本実施例では、図１に示した第１実施例における第
１のサイリスタ４のカソードにアノードが接続され、Ｐ
極ゲートにカソードが接続されたダイオード８を有して
おり、このダイオード８のカソードは、フォトダイオー
ドアレイ３のカソードに接続されている。このダイオー
ド８により、出力用ＭＯＳＦＥＴ５のゲート・ソース間
に印加される光起電圧はダイオード８のオン電圧の分だ
け低下するが、光信号入力時に第１のサイリスタ４のＰ
極ゲートがカソードに対して逆バイアスされているた
め、第１のサイリスタ４が間違ってオン状態となること
を防止できるものであり、図１に示した第１実施例に比
べるとノイズ等に対してより強くなっている。
る。本実施例では、図１に示した第１実施例における第
１のサイリスタ４のカソードにアノードが接続され、Ｐ
極ゲートにカソードが接続されたダイオード８を有して
おり、このダイオード８のカソードは、フォトダイオー
ドアレイ３のカソードに接続されている。このダイオー
ド８により、出力用ＭＯＳＦＥＴ５のゲート・ソース間
に印加される光起電圧はダイオード８のオン電圧の分だ
け低下するが、光信号入力時に第１のサイリスタ４のＰ
極ゲートがカソードに対して逆バイアスされているた
め、第１のサイリスタ４が間違ってオン状態となること
を防止できるものであり、図１に示した第１実施例に比
べるとノイズ等に対してより強くなっている。
【００１４】なお、ここで使用するＮゲートサイリスタ
４やＰゲートサイリスタ６は、ＮＰＮトランジスタとＰ
ＮＰトランジスタを組み合わせた回路であっても同様の
効果が得られることは言うまでもない。
４やＰゲートサイリスタ６は、ＮＰＮトランジスタとＰ
ＮＰトランジスタを組み合わせた回路であっても同様の
効果が得られることは言うまでもない。
【００１５】
【発明の効果】請求項１記載の半導体リレー回路にあっ
ては、上述のように、出力用ＭＯＳＦＥＴのドレイン・
ソース間にサイリスタを接続し、このサイリスタを介し
て出力用ＭＯＳＦＥＴのゲート容量を充電するように構
成したため、電流容量が大きい半導体リレーにおいても
高速スイッチングを実現できるという効果がある。ま
た、従来の回路に比べても素子数が同一であるため、ほ
ぼ同一のチップ面積で実現でき、素子の種類も増えてい
ないため、製造プロセス的にも容易に実現できるという
効果がある。
ては、上述のように、出力用ＭＯＳＦＥＴのドレイン・
ソース間にサイリスタを接続し、このサイリスタを介し
て出力用ＭＯＳＦＥＴのゲート容量を充電するように構
成したため、電流容量が大きい半導体リレーにおいても
高速スイッチングを実現できるという効果がある。ま
た、従来の回路に比べても素子数が同一であるため、ほ
ぼ同一のチップ面積で実現でき、素子の種類も増えてい
ないため、製造プロセス的にも容易に実現できるという
効果がある。
【００１６】また、請求項２に記載したように、出力用
ＭＯＳＦＥＴのゲート容量を放電させるための第１のサ
イリスタのＰ極ゲートとカソードの間にダイオードを接
続すれば、第１のサイリスタがノイズ等により誤点弧す
ることを防止でき、ノイズ耐性の強い半導体リレーを実
現できるという効果がある。
ＭＯＳＦＥＴのゲート容量を放電させるための第１のサ
イリスタのＰ極ゲートとカソードの間にダイオードを接
続すれば、第１のサイリスタがノイズ等により誤点弧す
ることを防止でき、ノイズ耐性の強い半導体リレーを実
現できるという効果がある。
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来例の回路図である。
１ａ リレー入力端子 １ｂ リレー入力端子 ２ 発光ダイオード ３ フォトダイオードアレイ ４ 第１のサイリスタ ５ 出力用ＭＯＳＦＥＴ ６ 第２のサイリスタ ７ａ リレー出力端子 ７ｂ リレー出力端子 ８ ダイオード ９ ダイオード １０ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 義幸 大阪府門真市大字門真1048番地 松下電工 株式会社内
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置されたフォトダイオードアレイと、フォトダ
イオードアレイの光起電力をゲート・ソース間に印加さ
れてドレイン・ソース間の導通状態と非導通状態が切替
わる出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥＴのゲー
トにアノードが接続され、出力用ＭＯＳＦＥＴのソース
にカソードが接続され、フォトダイオードアレイのアノ
ードにＮ極ゲートが接続された第１のサイリスタと、出
力用ＭＯＳＦＥＴのドレインにアノードが接続され、出
力用ＭＯＳＦＥＴのゲートにカソードが接続され、フォ
トダイオードアレイのアノードにＰ極ゲートが接続され
た第２のサイリスタとから成ることを特徴とする半導体
リレー回路。 - 【請求項２】 第１のサイリスタのカソードにアノー
ドが接続され、且つカソードが第１のサイリスタのＰ極
ゲート及びフォトダイオードアレイのカソードに接続さ
れたダイオードを有することを特徴とする請求項１記載
の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184222A JPH0629814A (ja) | 1992-07-10 | 1992-07-10 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184222A JPH0629814A (ja) | 1992-07-10 | 1992-07-10 | 半導体リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629814A true JPH0629814A (ja) | 1994-02-04 |
Family
ID=16149509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184222A Pending JPH0629814A (ja) | 1992-07-10 | 1992-07-10 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102672067A (zh) * | 2012-05-02 | 2012-09-19 | 西安交通大学 | 一种带液压可控单活塞回转式棒管料精密下料装置 |
-
1992
- 1992-07-10 JP JP4184222A patent/JPH0629814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102672067A (zh) * | 2012-05-02 | 2012-09-19 | 西安交通大学 | 一种带液压可控单活塞回转式棒管料精密下料装置 |
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