JPS6215926A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
- Publication number
- JPS6215926A JPS6215926A JP60154740A JP15474085A JPS6215926A JP S6215926 A JPS6215926 A JP S6215926A JP 60154740 A JP60154740 A JP 60154740A JP 15474085 A JP15474085 A JP 15474085A JP S6215926 A JPS6215926 A JP S6215926A
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- JP
- Japan
- Prior art keywords
- gate
- drain
- date
- mos
- transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本Ｑ明はＭＯＳ）ランノスタを用いた半導体リレー回路
に関するものである。
に関するものである。
［発明の概要１
出力用ＭＯ６）ランノスタのスイッチング時間Ｔｏｎ、
Ｔｏｆｆを短縮するために、オン動作時にはドレインデ
ート開に接続したエンハンスメント形ＭＯＳトランジス
タを用いてデート容量を充電し、オン動作時には実効的
なオン抵抗の小さいデプレション形ＭＯ８）ランノスタ
を用いて出力用ＭＯＳトランジスタ及びエンハンスメン
ト形ＭＯＳトランジスタのデート電荷の放電を行なうよ
うにした。
Ｔｏｆｆを短縮するために、オン動作時にはドレインデ
ート開に接続したエンハンスメント形ＭＯＳトランジス
タを用いてデート容量を充電し、オン動作時には実効的
なオン抵抗の小さいデプレション形ＭＯ８）ランノスタ
を用いて出力用ＭＯＳトランジスタ及びエンハンスメン
ト形ＭＯＳトランジスタのデート電荷の放電を行なうよ
うにした。
［背景技術］
従来よりこの種の半導体リレー回路においては出力用Ｍ
Ｏ８）ランシスタのデートドレイン間容量によるミラー
効果のために応答性Ｔｏｎ、Ｔｏｆｆが悪いという問題
があった。第２図はＴｏｎ、Ｔｏｆｆを改善するために
従来上り行なわれてきた方法を示したもので、（ａ）図
に示した基本回路における出力用ＭＯ８）ランラスタ（
１３）のデートの電荷を放電させるために、（ｂ）図の
ように抵抗Ｒ１を挿入する方法、あるいは（ｂ）図にお
ける抵抗Ｒ１の代わりに接合形ＦＥＴ（１４）を使用し
、この接合形ＦＥＴ（１４）を第２の７オトダイオード
アレイ（１５）で制御する（ｅ）図の方法がある。この
（Ｃ）図の回路は（ｂ）図の回路よりも出力用ＭｏＳト
ランジスタ（１３）に蓄積された電荷を速く放電するこ
とができるのでＴｏｆｆを短くできるという利点がある
反面、７オトダイオード７レイ（１２）＜１５）を２個
も使用（でいるにも拘わらず、第２の７オトダイオード
アレイ（１５）が出力用ＭＯ８）ランラスタ（１３）の
充電に寄与していないのでＴｏｎが改善されないという
欠点がある。さらに（ｄ）図は出力用ＭＯ８）ランラス
タ（１３）のデートの電荷を放電させるためにＰＭＯＳ
）ランラスタ（１６）を使用し、このＰＭＯＳ）ランラ
スタ（１６）の充電に第１の７オトダイオードアレイ（
１２）を利用して、その放電用に抵抗Ｒ，を使用し、出
力用ＭＯ８）ランラスタ（１３）のデートからの放電電
流が抵抗Ｒ１に流れてＰＭＯＳ ）ランラスタ（１６）
のデートの放電が遅れるのを防止するためにダイオード
（１７）を挿入したものである。しかしこの（ｄ）図の
回路も、７オトダイオード７レイ（１２）が１個で済む
という利点がある反面、抵抗Ｒ１にも７オトダイオード
アレイ（１２）の電流が流れ込むので、（Ｃ）図よりも
Ｔｏｎが悪くなるという欠点がある。
Ｏ８）ランシスタのデートドレイン間容量によるミラー
効果のために応答性Ｔｏｎ、Ｔｏｆｆが悪いという問題
があった。第２図はＴｏｎ、Ｔｏｆｆを改善するために
従来上り行なわれてきた方法を示したもので、（ａ）図
に示した基本回路における出力用ＭＯ８）ランラスタ（
１３）のデートの電荷を放電させるために、（ｂ）図の
ように抵抗Ｒ１を挿入する方法、あるいは（ｂ）図にお
ける抵抗Ｒ１の代わりに接合形ＦＥＴ（１４）を使用し
、この接合形ＦＥＴ（１４）を第２の７オトダイオード
アレイ（１５）で制御する（ｅ）図の方法がある。この
（Ｃ）図の回路は（ｂ）図の回路よりも出力用ＭｏＳト
ランジスタ（１３）に蓄積された電荷を速く放電するこ
とができるのでＴｏｆｆを短くできるという利点がある
反面、７オトダイオード７レイ（１２）＜１５）を２個
も使用（でいるにも拘わらず、第２の７オトダイオード
アレイ（１５）が出力用ＭＯ８）ランラスタ（１３）の
充電に寄与していないのでＴｏｎが改善されないという
欠点がある。さらに（ｄ）図は出力用ＭＯ８）ランラス
タ（１３）のデートの電荷を放電させるためにＰＭＯＳ
）ランラスタ（１６）を使用し、このＰＭＯＳ）ランラ
スタ（１６）の充電に第１の７オトダイオードアレイ（
１２）を利用して、その放電用に抵抗Ｒ，を使用し、出
力用ＭＯ８）ランラスタ（１３）のデートからの放電電
流が抵抗Ｒ１に流れてＰＭＯＳ ）ランラスタ（１６）
のデートの放電が遅れるのを防止するためにダイオード
（１７）を挿入したものである。しかしこの（ｄ）図の
回路も、７オトダイオード７レイ（１２）が１個で済む
という利点がある反面、抵抗Ｒ１にも７オトダイオード
アレイ（１２）の電流が流れ込むので、（Ｃ）図よりも
Ｔｏｎが悪くなるという欠点がある。
［発明の目的１
本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共一応答性の優れた半導体リレー回路を提供す
るにある。
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共一応答性の優れた半導体リレー回路を提供す
るにある。
Ｉ発明の開示］
しかして本発明は、入力段の発光ダイオードと
ｊ光結合され且つ互いに逆極性に直列接続され
た第１と第２の７オトダイオードアレイの接続点をダイ
オードを介して出力用ＭＯ８）ランラスタのデーＦに接
続し、出力用ＭＯ８）ランラスタのドレインとデートに
それぞれドレインとソースを接続したエンハンスメント
形ＮＭＯ８） ｔンノスタのデートにＷＳｌの７オトダ
イオードアレイのアノードを接続し、出力用ＭＯ８）ラ
ンラスタのデートとソースにそれぞれソースとドレイン
を接続したデプレシ１ン形ＰＭＯ６）ランラスタのデー
ト１こ第２の７すトダイオード７レイのアノードを接続
し、さらにｖｉｌの７オトダイオードアレイと並列に第
１の抵抗を接続し、デプレシ腫ン形ＰＭＯＳトランクス
タのデートドレイン簡にｔＩＳ２の抵抗を接続して構成
したものであり、オン動作時には比較的ドレインデー）
内容量の小さい小信号用ＭＯ８）ランラスタを用いて出
力用ＭＯ８）ランラスタのドレインデート間容量に対す
る高速充電を行ない、オフ動作時には実効オン抵抗の小
さいデプレシａン形ＭＯ８）ランラスタによって、出力
用ＭＯ８）ランラスタのデートの電荷を放電させると同
時に、エンハンスメント形ＭＯ８）ランラスタのデート
の電荷をダイオードを介しで放電させることにより、出
力用ＭＯＳ）？ンノスタのデート電圧を速やかに降下さ
せ、スイッチング時間を短縮するようにしたものである
。
ｊ光結合され且つ互いに逆極性に直列接続され
た第１と第２の７オトダイオードアレイの接続点をダイ
オードを介して出力用ＭＯ８）ランラスタのデーＦに接
続し、出力用ＭＯ８）ランラスタのドレインとデートに
それぞれドレインとソースを接続したエンハンスメント
形ＮＭＯ８） ｔンノスタのデートにＷＳｌの７オトダ
イオードアレイのアノードを接続し、出力用ＭＯ８）ラ
ンラスタのデートとソースにそれぞれソースとドレイン
を接続したデプレシ１ン形ＰＭＯ６）ランラスタのデー
ト１こ第２の７すトダイオード７レイのアノードを接続
し、さらにｖｉｌの７オトダイオードアレイと並列に第
１の抵抗を接続し、デプレシ腫ン形ＰＭＯＳトランクス
タのデートドレイン簡にｔＩＳ２の抵抗を接続して構成
したものであり、オン動作時には比較的ドレインデー）
内容量の小さい小信号用ＭＯ８）ランラスタを用いて出
力用ＭＯ８）ランラスタのドレインデート間容量に対す
る高速充電を行ない、オフ動作時には実効オン抵抗の小
さいデプレシａン形ＭＯ８）ランラスタによって、出力
用ＭＯ８）ランラスタのデートの電荷を放電させると同
時に、エンハンスメント形ＭＯ８）ランラスタのデート
の電荷をダイオードを介しで放電させることにより、出
力用ＭＯＳ）？ンノスタのデート電圧を速やかに降下さ
せ、スイッチング時間を短縮するようにしたものである
。
［実施例１
第１図は本発明回路の一笑施例を示したものである。同
図において、入力端子間に発光ダイオード（１）が接続
され、この発光ダイオード（１）の光出力を受けて光起
電力を発生する第１の７オトダイオー′＋ｔ７レイ（２
）と第２の７オＦダイオード７レイ（３）とが互いに直
列に且つ逆向きに接続され、その後続点がダイオード（
４）を介して出力用ＭＯＳトランジスタ（５）のデート
に接続されている。
図において、入力端子間に発光ダイオード（１）が接続
され、この発光ダイオード（１）の光出力を受けて光起
電力を発生する第１の７オトダイオー′＋ｔ７レイ（２
）と第２の７オＦダイオード７レイ（３）とが互いに直
列に且つ逆向きに接続され、その後続点がダイオード（
４）を介して出力用ＭＯＳトランジスタ（５）のデート
に接続されている。
出力用ＭＯ８）ランラスタ（５）のドレインとデートに
はエンハンスメント形ＮＭＯ８）ランラスタ（６）のド
レインとソースが接続され、出力用ＭＯＳトランジスタ
（５）のデートとソースにはデプレシ１ン形ＰＭＯ８）
ランラスタ（７）のソースとドレインとが接続され、さ
らにエンハンスメント形ＮＭＯ８）ランラスタ（６）の
デートに第１の７すトダイオード７レイ（２）のアノー
ドが接続され、デプレシ夏ン形ＰＭＯ８）ランラスタ（
７）のデートにｔＩＳ２のフォトダイオードアレイ（３
）のアノードが接続されている。さら１こ第１の７オト
ダイオードアレイ（２）と並列に第１の抵抗（８）を接
続し、デプレション形ＰＭＯ８）ランノスタ（７）のゲ
ートドレイン間に第２の抵抗（９）が接続されている。
はエンハンスメント形ＮＭＯ８）ランラスタ（６）のド
レインとソースが接続され、出力用ＭＯＳトランジスタ
（５）のデートとソースにはデプレシ１ン形ＰＭＯ８）
ランラスタ（７）のソースとドレインとが接続され、さ
らにエンハンスメント形ＮＭＯ８）ランラスタ（６）の
デートに第１の７すトダイオード７レイ（２）のアノー
ドが接続され、デプレシ夏ン形ＰＭＯ８）ランラスタ（
７）のデートにｔＩＳ２のフォトダイオードアレイ（３
）のアノードが接続されている。さら１こ第１の７オト
ダイオードアレイ（２）と並列に第１の抵抗（８）を接
続し、デプレション形ＰＭＯ８）ランノスタ（７）のゲ
ートドレイン間に第２の抵抗（９）が接続されている。
上記の構成において、入力信号がなく発光ダイオード（
１）が発光していない時には、エンハンスメント形ＮＭ
Ｏ８）ランジスタ（６）は非導通状態、デプレション形
ＰＭＯＳトランジスタ（７）は導通状態にある。次に入
力信号により発光ダイオード（１）が発光し両７オトダ
イオードアレイ（２）（３）に光起電力が発生すると、
エンハンスメント形ＮＭＯＳトランジスタ（６）のデー
トソース間に正の電圧が、デプレション形ＰＭＯ８）ラ
ンノスタ（ア）のデートソース間には正の電圧がそれぞ
れ印加されて、エンハンスメント形ＮＭＯＳトランジス
タ（６）は導通し、デプレション形ＰＭＯＳトランジス
タ（７）は非導通となる。その結果プラス側出力端子か
らエンハンスメント形ＮＭＯＳトランジスタ（６）のド
レインソースを介して出力用ＭＯＳトランジスタ（５）
のゲートに充電電流が流れ込み、デート電圧が急速に上
昇して出力用ＭＯ８）ランシスタ（５）が導通する。次
に光信号が遮断されると、両７ｒ）グイオードアレイ（
２）（３）の光起電力が零となり、まずデプレション形
ＰＭＯＳトランジスタ（７）に蓄積されていた電荷が第
２抵抗（９）を通って放電し、デプレション形ＰＭＯＳ
トランジスタ（７）が導通し、それによりエンハンスメ
ント形ＮＭＯＳトランジスタ（６）のデートにＭ積され
ていた電荷が第１抵抗（８）、ダイオード（４）及びデ
プレション形ＰＭＯＳトランジスタ（７）を通ってマイ
ナス側出力端子に放電し、エンハンスメント形ＮＭＯ３
） ？ンノスタ（６）が非導通となり、同時に出力用Ｍ
Ｏ８） ５ンジスタ（５）のデートに蓄積されていた電
荷がデプレション形ＰＭＯＳトランジスタ（７）を通っ
て放電し、出力用ＭＯ８）ランノスタ（５）は非導通と
なる。
１）が発光していない時には、エンハンスメント形ＮＭ
Ｏ８）ランジスタ（６）は非導通状態、デプレション形
ＰＭＯＳトランジスタ（７）は導通状態にある。次に入
力信号により発光ダイオード（１）が発光し両７オトダ
イオードアレイ（２）（３）に光起電力が発生すると、
エンハンスメント形ＮＭＯＳトランジスタ（６）のデー
トソース間に正の電圧が、デプレション形ＰＭＯ８）ラ
ンノスタ（ア）のデートソース間には正の電圧がそれぞ
れ印加されて、エンハンスメント形ＮＭＯＳトランジス
タ（６）は導通し、デプレション形ＰＭＯＳトランジス
タ（７）は非導通となる。その結果プラス側出力端子か
らエンハンスメント形ＮＭＯＳトランジスタ（６）のド
レインソースを介して出力用ＭＯＳトランジスタ（５）
のゲートに充電電流が流れ込み、デート電圧が急速に上
昇して出力用ＭＯ８）ランシスタ（５）が導通する。次
に光信号が遮断されると、両７ｒ）グイオードアレイ（
２）（３）の光起電力が零となり、まずデプレション形
ＰＭＯＳトランジスタ（７）に蓄積されていた電荷が第
２抵抗（９）を通って放電し、デプレション形ＰＭＯＳ
トランジスタ（７）が導通し、それによりエンハンスメ
ント形ＮＭＯＳトランジスタ（６）のデートにＭ積され
ていた電荷が第１抵抗（８）、ダイオード（４）及びデ
プレション形ＰＭＯＳトランジスタ（７）を通ってマイ
ナス側出力端子に放電し、エンハンスメント形ＮＭＯ３
） ？ンノスタ（６）が非導通となり、同時に出力用Ｍ
Ｏ８） ５ンジスタ（５）のデートに蓄積されていた電
荷がデプレション形ＰＭＯＳトランジスタ（７）を通っ
て放電し、出力用ＭＯ８）ランノスタ（５）は非導通と
なる。
［発明の効果］
上述のように本発明においでは、オン動作時にエンハン
スメント形ＭＯ８）ランノスタによって出力ｌＭＯＳト
ランジスタのデート容量を充電するようにしたので、第
２図の各従来例に比しＴｏｎを短縮することができ、ま
た広い動作電圧範囲に互って定電流特性を持ち実効的な
電流ドレイン能力の大きいデプレション形ＭＯ８）ラン
ジスクにより、出力用ＭＯ８）ランノスタ及びエンハン
スメント形ＭＯＳトランジスタのデートにＭ積された電
荷を放電させるようにしたので、Ｔｏｆｆについても従
来例と同等以上の性能を有するものであり、それによっ
てこの種の半導体リレー回路の伝達特性を大巾に向上し
得るという利点を有するものである。
スメント形ＭＯ８）ランノスタによって出力ｌＭＯＳト
ランジスタのデート容量を充電するようにしたので、第
２図の各従来例に比しＴｏｎを短縮することができ、ま
た広い動作電圧範囲に互って定電流特性を持ち実効的な
電流ドレイン能力の大きいデプレション形ＭＯ８）ラン
ジスクにより、出力用ＭＯ８）ランノスタ及びエンハン
スメント形ＭＯＳトランジスタのデートにＭ積された電
荷を放電させるようにしたので、Ｔｏｆｆについても従
来例と同等以上の性能を有するものであり、それによっ
てこの種の半導体リレー回路の伝達特性を大巾に向上し
得るという利点を有するものである。
なお本実施例・では出力用ＭＯ８）ランジスタとしてエ
ンハンスメント形ＮＭＯＳトランジスタを用いた例を示
したが、ＰＭＯ３あるいはＣＭＯＳを用いてもよい。
ンハンスメント形ＮＭＯＳトランジスタを用いた例を示
したが、ＰＭＯ３あるいはＣＭＯＳを用いてもよい。
ｆ５１図は本発明の一実施例を示すブロック回路図、第
２図（ａ）（ｂ）（ｃ）（ｄ）は従来例のブロック回路
図である。 （１）は発光ダイオード、（２）は第１の７オトダイオ
ードアレイ、（３）は第２のフォトダイオードアレイ、
（４）はダイオード、（５）は出力用ＭＯＳトランジス
タ、（６）はエンハンスメント形ＮＭＯ８）ランジスタ
、（７）はデプレション形ＰＭＯＳトランジスタ、（８
）は第１の抵抗、（９）は第２の抵抗。 代理人 弁理士 百 １）艮 七 第 １ 図
２図（ａ）（ｂ）（ｃ）（ｄ）は従来例のブロック回路
図である。 （１）は発光ダイオード、（２）は第１の７オトダイオ
ードアレイ、（３）は第２のフォトダイオードアレイ、
（４）はダイオード、（５）は出力用ＭＯＳトランジス
タ、（６）はエンハンスメント形ＮＭＯ８）ランジスタ
、（７）はデプレション形ＰＭＯＳトランジスタ、（８
）は第１の抵抗、（９）は第２の抵抗。 代理人 弁理士 百 １）艮 七 第 １ 図
Claims (1)
- （１）入力段の発光ダイオードと光結合され且つ互いに
逆向きに直列接続された第１と第２のフォトダイオード
アレイの接続点をダイオードを介して出力用ＭＯＳトラ
ンジスタのゲートに接続し、出力用ＭＯＳトランジスタ
のドレインとゲートにそれぞれドレインとソースを接続
したエンハンスメント形ＮＭＯＳトランジスタのゲート
に第１のフォトダイオードアレイのアノードを接続し、
出力用ＭＯＳトランジスタのゲートとソースにそれぞれ
ソースとドレインを接続したデプレション形ＰＭＯＳト
ランジスタのゲートに第２のフォトダイオードアレイの
アノードを接続し、さらに第１のフォトダイオードアレ
イと並列に第１の抵抗を接続し、デプレション形ＰＭＯ
Ｓトランジスタのデートドレイン間に第２の抵抗を接続
して成ることを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154740A JPS6215926A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154740A JPS6215926A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215926A true JPS6215926A (ja) | 1987-01-24 |
Family
ID=15590884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154740A Pending JPS6215926A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215926A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129920A (ja) * | 1989-10-14 | 1991-06-03 | Fuji Electric Co Ltd | 光駆動半導体装置 |
| JPH03206710A (ja) * | 1990-01-08 | 1991-09-10 | Fuji Electric Co Ltd | 光駆動半導体装置 |
| US5594447A (en) * | 1995-01-11 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Moving target identifying system in a base station radar unit for specifying information about moving targets carrying a mobile station radar unit |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
-
1985
- 1985-07-12 JP JP60154740A patent/JPS6215926A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129920A (ja) * | 1989-10-14 | 1991-06-03 | Fuji Electric Co Ltd | 光駆動半導体装置 |
| JPH03206710A (ja) * | 1990-01-08 | 1991-09-10 | Fuji Electric Co Ltd | 光駆動半導体装置 |
| US5594447A (en) * | 1995-01-11 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Moving target identifying system in a base station radar unit for specifying information about moving targets carrying a mobile station radar unit |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
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