JPH10308529A - 半導体リレー - Google Patents
半導体リレーInfo
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- JPH10308529A JPH10308529A JP9119189A JP11918997A JPH10308529A JP H10308529 A JPH10308529 A JP H10308529A JP 9119189 A JP9119189 A JP 9119189A JP 11918997 A JP11918997 A JP 11918997A JP H10308529 A JPH10308529 A JP H10308529A
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- Japan
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- light
- impedance state
- source
- mosfet
- photovoltaic power
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Abstract
(57)【要約】
【課題】 実装面積を広くすることなく、ＭＢＢ型の動
作をする。 【解決手段】 入力信号に応じて発光する発光素子1
と、発光素子1 の光を受光して光起電力を発生する受光
素子2 と、受光素子2 により発生された光起電力が印加
して電荷が充電されることによりゲートソース間電圧が
しきい値を超えるとドレインソース間が低インピーダン
ス状態に変化し始めるエンハンスメントモードの出力用
ＭＯＳＦＥＴ3 と、エンハンスメントモードの出力用Ｍ
ＯＳＦＥＴ3のゲートソース間に接続され受光素子2 に
よる光起電力の発生時に高インピーダンス状態になり光
起電力の消失時に低インピーダンス状態になることによ
りエンハンスメントモードの出力用ＭＯＳＦＥＴ3 にお
ける充放電を制御する制御手段100 と、を備えた半導体
リレーにおいて、電荷の放電経路に直列接続された電流
制限素子4 と、電流制限素子4 に並列接続され制御端子
にしきい値を超える電圧が印加されると放電方向が高イ
ンピーダンス状態に変化するスイッチング素子5と、が
設けられた構成にしてある。
作をする。 【解決手段】 入力信号に応じて発光する発光素子1
と、発光素子1 の光を受光して光起電力を発生する受光
素子2 と、受光素子2 により発生された光起電力が印加
して電荷が充電されることによりゲートソース間電圧が
しきい値を超えるとドレインソース間が低インピーダン
ス状態に変化し始めるエンハンスメントモードの出力用
ＭＯＳＦＥＴ3 と、エンハンスメントモードの出力用Ｍ
ＯＳＦＥＴ3のゲートソース間に接続され受光素子2 に
よる光起電力の発生時に高インピーダンス状態になり光
起電力の消失時に低インピーダンス状態になることによ
りエンハンスメントモードの出力用ＭＯＳＦＥＴ3 にお
ける充放電を制御する制御手段100 と、を備えた半導体
リレーにおいて、電荷の放電経路に直列接続された電流
制限素子4 と、電流制限素子4 に並列接続され制御端子
にしきい値を超える電圧が印加されると放電方向が高イ
ンピーダンス状態に変化するスイッチング素子5と、が
設けられた構成にしてある。
Description
【０００１】
【産業上の利用分野】本発明は、光結合型の半導体リレ
ーに関するものである。
ーに関するものである。
【０００２】
【従来の技術】従来、この種の半導体リレーX として、
図８に示すものが存在する。このものは、入力信号に応
じて発光する第１の発光素子A と、第１の発光素子の光
を受光して光起電力を発生する第１の受光素子B と、第
１の受光素子B により発生された光起電力が印加して電
荷が充電されることによりゲートソース間電圧がしきい
値を超えるとドレインソース間が低インピーダンス状態
に変化し始める第１の出力用ＭＯＳＦＥＴC と、第１の
出力用ＭＯＳＦＥＴC のゲートソース間に接続され第１
の受光素子B による光起電力の発生時に高インピーダン
ス状態になり光起電力の消失時に低インピーダンス状態
になることにより第１の出力用ＭＯＳＦＥＴC における
充放電を制御する第１の制御手段D と、入力信号に応じ
て第１の発光素子B と略同時に発光する第２の発光素子
E と、第２の発光素子E の光を受光して光起電力を発生
する第２の受光素子F と、第２の受光素子F により発生
された光起電力が印加して電荷が充電されることにより
ゲートソース間電圧がしきい値を超えるとドレインソー
ス間が高インピーダンス状態に変化し始める第２の出力
用ＭＯＳＦＥＴG と、第２の出力用ＭＯＳＦＥＴG のゲ
ートソース間に接続され第２の受光素子F による光起電
力の発生時に高インピーダンス状態になり光起電力の消
失時に低インピーダンス状態になることにより第２の出
力用ＭＯＳＦＥＴG における充放電を制御する第２の制
御手段H と、を備えている。
図８に示すものが存在する。このものは、入力信号に応
じて発光する第１の発光素子A と、第１の発光素子の光
を受光して光起電力を発生する第１の受光素子B と、第
１の受光素子B により発生された光起電力が印加して電
荷が充電されることによりゲートソース間電圧がしきい
値を超えるとドレインソース間が低インピーダンス状態
に変化し始める第１の出力用ＭＯＳＦＥＴC と、第１の
出力用ＭＯＳＦＥＴC のゲートソース間に接続され第１
の受光素子B による光起電力の発生時に高インピーダン
ス状態になり光起電力の消失時に低インピーダンス状態
になることにより第１の出力用ＭＯＳＦＥＴC における
充放電を制御する第１の制御手段D と、入力信号に応じ
て第１の発光素子B と略同時に発光する第２の発光素子
E と、第２の発光素子E の光を受光して光起電力を発生
する第２の受光素子F と、第２の受光素子F により発生
された光起電力が印加して電荷が充電されることにより
ゲートソース間電圧がしきい値を超えるとドレインソー
ス間が高インピーダンス状態に変化し始める第２の出力
用ＭＯＳＦＥＴG と、第２の出力用ＭＯＳＦＥＴG のゲ
ートソース間に接続され第２の受光素子F による光起電
力の発生時に高インピーダンス状態になり光起電力の消
失時に低インピーダンス状態になることにより第２の出
力用ＭＯＳＦＥＴG における充放電を制御する第２の制
御手段H と、を備えている。
【０００３】詳しくは、第１の制御手段D は、第１の制
御用ＭＯＳＦＥＴD1及び第１のバイアス用抵抗D2からな
る。第１の制御用ＭＯＳＦＥＴD1は、そのドレインが第
１の出力用ＭＯＳＦＥＴC のゲートに、ソースが第１の
出力用ＭＯＳＦＥＴC のソースにそれぞれ接続されてい
る。第１のバイアス用抵抗D2は、その一端が第１の制御
用ＭＯＳＦＥＴD1のソースに、他端が第１の制御用ＭＯ
ＳＦＥＴD1のゲート及び第１の受光素子B にそれぞれ接
続されている。
御用ＭＯＳＦＥＴD1及び第１のバイアス用抵抗D2からな
る。第１の制御用ＭＯＳＦＥＴD1は、そのドレインが第
１の出力用ＭＯＳＦＥＴC のゲートに、ソースが第１の
出力用ＭＯＳＦＥＴC のソースにそれぞれ接続されてい
る。第１のバイアス用抵抗D2は、その一端が第１の制御
用ＭＯＳＦＥＴD1のソースに、他端が第１の制御用ＭＯ
ＳＦＥＴD1のゲート及び第１の受光素子B にそれぞれ接
続されている。
【０００４】詳しくは、第２の制御手段H は、第２の制
御用ＭＯＳＦＥＴH1及び第２のバイアス用抵抗H2からな
る。第２の制御用ＭＯＳＦＥＴH1は、そのドレインが第
２の出力用ＭＯＳＦＥＴG のソースに、ソースが第２の
出力用ＭＯＳＦＥＴG のゲートにそれぞれ接続されてい
る。第２のバイアス用抵抗H2は、その一端が第２の制御
用ＭＯＳＦＥＴH1のソースに、他端が第２の制御用ＭＯ
ＳＦＥＴH1のゲート及び第２の受光素子F にそれぞれ接
続されている。
御用ＭＯＳＦＥＴH1及び第２のバイアス用抵抗H2からな
る。第２の制御用ＭＯＳＦＥＴH1は、そのドレインが第
２の出力用ＭＯＳＦＥＴG のソースに、ソースが第２の
出力用ＭＯＳＦＥＴG のゲートにそれぞれ接続されてい
る。第２のバイアス用抵抗H2は、その一端が第２の制御
用ＭＯＳＦＥＴH1のソースに、他端が第２の制御用ＭＯ
ＳＦＥＴH1のゲート及び第２の受光素子F にそれぞれ接
続されている。
【０００５】このものは、図９に示すように、制御回路
J が接続されて、その制御回路J に制御されることによ
って、第１の出力用ＭＯＳＦＥＴC を常開側接点とし第
２の出力用ＭＯＳＦＥＴG を常閉側接点として、常開側
接点及び常閉側接点のいずれかが閉じた状態である、い
わゆるＭＢＢ（Make Before Break ）型の半導体リレー
とすることができる。
J が接続されて、その制御回路J に制御されることによ
って、第１の出力用ＭＯＳＦＥＴC を常開側接点とし第
２の出力用ＭＯＳＦＥＴG を常閉側接点として、常開側
接点及び常閉側接点のいずれかが閉じた状態である、い
わゆるＭＢＢ（Make Before Break ）型の半導体リレー
とすることができる。
【０００６】次に、制御回路J について説明する。この
制御回路J は、第１の発光素子A に直列接続された第１
の制御用抵抗R1と、第２の発光素子E に直列接続された
第２の制御用抵抗R2と、第１の発光素子A 及び第１の制
御用抵抗R1からなる直列回路に並列接続されたコンデン
サCoと、アノードが第２の制御用抵抗R2にカソードがコ
ンデンサCo及び第１の制御用抵抗R1にそれぞれ接続され
たダイオードDiと、コレクタが第１及び第２の発光素子
A,E のカソードにベースが第３の制御用抵抗R3を介して
入力端子にそれぞれ接続されるとともにエミッタが接地
されたトランジスタT と、を備えている。
制御回路J は、第１の発光素子A に直列接続された第１
の制御用抵抗R1と、第２の発光素子E に直列接続された
第２の制御用抵抗R2と、第１の発光素子A 及び第１の制
御用抵抗R1からなる直列回路に並列接続されたコンデン
サCoと、アノードが第２の制御用抵抗R2にカソードがコ
ンデンサCo及び第１の制御用抵抗R1にそれぞれ接続され
たダイオードDiと、コレクタが第１及び第２の発光素子
A,E のカソードにベースが第３の制御用抵抗R3を介して
入力端子にそれぞれ接続されるとともにエミッタが接地
されたトランジスタT と、を備えている。
【０００７】次に、図10(a) 乃至(c) に基づいて、この
ＭＢＢ型の半導体リレーの動作について説明する。トラ
ンジスタT への制御信号がＨｉｇｈレベルになって、ト
ランジスタT がオンになると、同図(a) に示すように、
第１及び第２の発光素子A,Eに通電されて、つまり第１
及び第２の発光素子A,E に入力信号が流れて、第１及び
第２の発光素子A,E がいずれも発光すると、同図(c) に
示すように、第１の出力用ＭＯＳＦＥＴC がオンになる
のと略同時に、同図(b) に示すように、第２の出力用Ｍ
ＯＳＦＥＴG がオフになる。また、トランジスタT がオ
ンになると、コンデンサCoに電荷が充電される。
ＭＢＢ型の半導体リレーの動作について説明する。トラ
ンジスタT への制御信号がＨｉｇｈレベルになって、ト
ランジスタT がオンになると、同図(a) に示すように、
第１及び第２の発光素子A,Eに通電されて、つまり第１
及び第２の発光素子A,E に入力信号が流れて、第１及び
第２の発光素子A,E がいずれも発光すると、同図(c) に
示すように、第１の出力用ＭＯＳＦＥＴC がオンになる
のと略同時に、同図(b) に示すように、第２の出力用Ｍ
ＯＳＦＥＴG がオフになる。また、トランジスタT がオ
ンになると、コンデンサCoに電荷が充電される。
【０００８】一方、トランジスタT への制御信号がＬｏ
ｗレベルになって、トランジスタTがオフになると、同
図(a) に示すように、入力信号が流れなくなると、第２
の発光素子E が直ぐに消灯するから、同図(b) に示すよ
うに、第２の出力用ＭＯＳＦＥＴG がオンになるが、第
１の発光素子A にはコンデンサCoからの放電電荷が暫く
の間流れるから、同図(c) に示すように、第１の出力用
ＭＯＳＦＥＴC が遅れてオフになる。つまり、常閉側接
点である第２の出力用ＭＯＳＦＥＴG がオンになってか
ら暫くして、常開側接点である第１の出力用ＭＯＳＦＥ
ＴC がオフになる。すなわち、従来例の半導体リレーX
が、ＭＢＢ型の半導体リレーとして動作する。
ｗレベルになって、トランジスタTがオフになると、同
図(a) に示すように、入力信号が流れなくなると、第２
の発光素子E が直ぐに消灯するから、同図(b) に示すよ
うに、第２の出力用ＭＯＳＦＥＴG がオンになるが、第
１の発光素子A にはコンデンサCoからの放電電荷が暫く
の間流れるから、同図(c) に示すように、第１の出力用
ＭＯＳＦＥＴC が遅れてオフになる。つまり、常閉側接
点である第２の出力用ＭＯＳＦＥＴG がオンになってか
ら暫くして、常開側接点である第１の出力用ＭＯＳＦＥ
ＴC がオフになる。すなわち、従来例の半導体リレーX
が、ＭＢＢ型の半導体リレーとして動作する。
【０００９】
【発明が解決しようとする課題】上記した従来の半導体
リレーにあっては、制御回路J が接続されることによっ
て、ＭＢＢ型の半導体リレーとして動作することができ
る。
リレーにあっては、制御回路J が接続されることによっ
て、ＭＢＢ型の半導体リレーとして動作することができ
る。
【００１０】しかしながら、制御回路J が接続されるこ
とによって、部品点数が多くなり、半導体基板上に実装
されるときに、実装面積が広くなってしまう。
とによって、部品点数が多くなり、半導体基板上に実装
されるときに、実装面積が広くなってしまう。
【００１１】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、実装面積を広くするこ
となく、ＭＢＢ型の動作をすることのできる半導体リレ
ーを提供することにある。
ので、その目的とするところは、実装面積を広くするこ
となく、ＭＢＢ型の動作をすることのできる半導体リレ
ーを提供することにある。
【００１２】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、入力信号に応じて発光
する発光素子と、発光素子の光を受光して光起電力を発
生する受光素子と、受光素子により発生された光起電力
が印加して電荷が充電されることによりゲートソース間
電圧がしきい値を超えるとドレインソース間が低インピ
ーダンス状態に変化し始めるエンハンスメントモードの
出力用ＭＯＳＦＥＴと、エンハンスメントモードの出力
用ＭＯＳＦＥＴのゲートソース間に接続され受光素子に
よる光起電力の発生時に高インピーダンス状態になり光
起電力の消失時に低インピーダンス状態になることによ
りエンハンスメントモードの出力用ＭＯＳＦＥＴにおけ
る充放電を制御する制御手段と、を備えた半導体リレー
において、前記電荷の放電経路に直列接続された電流制
限素子と、電流制限素子に並列接続され制御端子に前記
しきい値を超える電圧が印加されると放電方向が高イン
ピーダンス状態に変化するスイッチング素子と、が設け
られた構成にしてある。
ために、請求項１記載の発明は、入力信号に応じて発光
する発光素子と、発光素子の光を受光して光起電力を発
生する受光素子と、受光素子により発生された光起電力
が印加して電荷が充電されることによりゲートソース間
電圧がしきい値を超えるとドレインソース間が低インピ
ーダンス状態に変化し始めるエンハンスメントモードの
出力用ＭＯＳＦＥＴと、エンハンスメントモードの出力
用ＭＯＳＦＥＴのゲートソース間に接続され受光素子に
よる光起電力の発生時に高インピーダンス状態になり光
起電力の消失時に低インピーダンス状態になることによ
りエンハンスメントモードの出力用ＭＯＳＦＥＴにおけ
る充放電を制御する制御手段と、を備えた半導体リレー
において、前記電荷の放電経路に直列接続された電流制
限素子と、電流制限素子に並列接続され制御端子に前記
しきい値を超える電圧が印加されると放電方向が高イン
ピーダンス状態に変化するスイッチング素子と、が設け
られた構成にしてある。
【００１３】請求項２記載の発明は、請求項１記載の発
明において、前記スイッチング素子は、ディプレッショ
ンモードのＭＯＳＦＥＴからなる構成にしてある。
明において、前記スイッチング素子は、ディプレッショ
ンモードのＭＯＳＦＥＴからなる構成にしてある。
【００１４】請求項３記載の発明は、入力信号に応じて
発光する発光素子と、発光素子の光を受光して光起電力
を発生する受光素子と、受光素子により発生された光起
電力が印加して電荷が充電されることによりゲートソー
ス間電圧がしきい値を超えるとドレインソース間が高イ
ンピーダンス状態に変化し始めるディプレッションモー
ドの出力用ＭＯＳＦＥＴと、ディプレッションモードの
出力用ＭＯＳＦＥＴのゲートソース間に接続され受光素
子による光起電力の発生時に高インピーダンス状態にな
り光起電力の消失時に低インピーダンス状態になること
によりディプレッションモードの出力用ＭＯＳＦＥＴに
おける充放電を制御する制御手段と、を備えた半導体リ
レーにおいて、前記電荷の充電経路に直列接続された電
流制限素子と、電流制限素子に並列接続され制御端子に
前記しきい値を超える電圧が印加されると充電方向が低
インピーダンス状態に変化するスイッチング素子と、が
設けられた構成にしてある。
発光する発光素子と、発光素子の光を受光して光起電力
を発生する受光素子と、受光素子により発生された光起
電力が印加して電荷が充電されることによりゲートソー
ス間電圧がしきい値を超えるとドレインソース間が高イ
ンピーダンス状態に変化し始めるディプレッションモー
ドの出力用ＭＯＳＦＥＴと、ディプレッションモードの
出力用ＭＯＳＦＥＴのゲートソース間に接続され受光素
子による光起電力の発生時に高インピーダンス状態にな
り光起電力の消失時に低インピーダンス状態になること
によりディプレッションモードの出力用ＭＯＳＦＥＴに
おける充放電を制御する制御手段と、を備えた半導体リ
レーにおいて、前記電荷の充電経路に直列接続された電
流制限素子と、電流制限素子に並列接続され制御端子に
前記しきい値を超える電圧が印加されると充電方向が低
インピーダンス状態に変化するスイッチング素子と、が
設けられた構成にしてある。
【００１５】請求項４記載の発明は、請求項３記載の発
明において、前記スイッチング素子は、エンハンスメン
トモードのＭＯＳＦＥＴからなる構成にしてある。
明において、前記スイッチング素子は、エンハンスメン
トモードのＭＯＳＦＥＴからなる構成にしてある。
【００１６】請求項５記載の発明は、入力信号に応じて
発光する発光素子と、発光素子の光を受光して光起電力
を発生する第１の受光素子と、第１の受光素子により発
生された光起電力が印加して電荷が充電されることによ
りゲートソース間電圧がしきい値を超えるとドレインソ
ース間が低インピーダンス状態に変化し始める第１の出
力用ＭＯＳＦＥＴと、第１の出力用ＭＯＳＦＥＴのゲー
トソース間に接続され第１の受光素子による光起電力の
発生時に高インピーダンス状態になり光起電力の消失時
に低インピーダンス状態になることにより第１の出力用
ＭＯＳＦＥＴにおける充放電を制御する第１の制御手段
と、発光素子の光を受光して光起電力を発生する第２の
受光素子と、第２の受光素子により発生された光起電力
が印加して電荷が充電されることによりゲートソース間
電圧がしきい値を超えるとドレインソース間が高インピ
ーダンス状態に変化し始める第２の出力用ＭＯＳＦＥＴ
と、第２の出力用ＭＯＳＦＥＴのゲートソース間に接続
され第２の受光素子による光起電力の発生時に高インピ
ーダンス状態になり光起電力の消失時に低インピーダン
ス状態になることにより第２の出力用ＭＯＳＦＥＴにお
ける充放電を制御する第２の制御手段と、を備えた半導
体リレーにおいて、前記第１の受光素子による光起電力
の消失時における電荷の放電経路に直列接続された第１
の電流制限素子と、第１の電流制限素子に並列接続され
制御端子に前記しきい値を超える電圧が印加されると放
電方向が高インピーダンス状態に変化する第１のスイッ
チング素子と、前記第２の受光素子による光起電力の発
生時における電荷の充電経路に直列接続された第２の電
流制限素子と、第２の電流制限素子に並列接続され制御
端子に前記しきい値を超える電圧が印加されると充電方
向が低インピーダンス状態に変化する第２のスイッチン
グ素子と、が設けられた構成にしてある。
発光する発光素子と、発光素子の光を受光して光起電力
を発生する第１の受光素子と、第１の受光素子により発
生された光起電力が印加して電荷が充電されることによ
りゲートソース間電圧がしきい値を超えるとドレインソ
ース間が低インピーダンス状態に変化し始める第１の出
力用ＭＯＳＦＥＴと、第１の出力用ＭＯＳＦＥＴのゲー
トソース間に接続され第１の受光素子による光起電力の
発生時に高インピーダンス状態になり光起電力の消失時
に低インピーダンス状態になることにより第１の出力用
ＭＯＳＦＥＴにおける充放電を制御する第１の制御手段
と、発光素子の光を受光して光起電力を発生する第２の
受光素子と、第２の受光素子により発生された光起電力
が印加して電荷が充電されることによりゲートソース間
電圧がしきい値を超えるとドレインソース間が高インピ
ーダンス状態に変化し始める第２の出力用ＭＯＳＦＥＴ
と、第２の出力用ＭＯＳＦＥＴのゲートソース間に接続
され第２の受光素子による光起電力の発生時に高インピ
ーダンス状態になり光起電力の消失時に低インピーダン
ス状態になることにより第２の出力用ＭＯＳＦＥＴにお
ける充放電を制御する第２の制御手段と、を備えた半導
体リレーにおいて、前記第１の受光素子による光起電力
の消失時における電荷の放電経路に直列接続された第１
の電流制限素子と、第１の電流制限素子に並列接続され
制御端子に前記しきい値を超える電圧が印加されると放
電方向が高インピーダンス状態に変化する第１のスイッ
チング素子と、前記第２の受光素子による光起電力の発
生時における電荷の充電経路に直列接続された第２の電
流制限素子と、第２の電流制限素子に並列接続され制御
端子に前記しきい値を超える電圧が印加されると充電方
向が低インピーダンス状態に変化する第２のスイッチン
グ素子と、が設けられた構成にしてある。
【００１７】請求項６記載の発明は、請求項５記載の発
明において、前記第１のスイッチング素子は、ディプレ
ッションモードのＭＯＳＦＥＴからなる構成にしてあ
る。
明において、前記第１のスイッチング素子は、ディプレ
ッションモードのＭＯＳＦＥＴからなる構成にしてあ
る。
【００１８】請求項７記載の発明は、請求項５又は６の
いずれかに記載の発明において、前記第２のスイッチン
グ素子は、エンハンスメントモードのＭＯＳＦＥＴから
なる構成にしてある。
いずれかに記載の発明において、前記第２のスイッチン
グ素子は、エンハンスメントモードのＭＯＳＦＥＴから
なる構成にしてある。
【００１９】請求項８記載の発明は、請求項３乃至７の
いずれかに記載の発明において、前記電流制限素子又は
前記第２の電流制限素子は、前記発光素子の光を受光し
て前記起電力に基づく光電流よりも小さい光電流を流す
小光起電力を発生させる光起電力ダイードからなる構成
にしてある。
いずれかに記載の発明において、前記電流制限素子又は
前記第２の電流制限素子は、前記発光素子の光を受光し
て前記起電力に基づく光電流よりも小さい光電流を流す
小光起電力を発生させる光起電力ダイードからなる構成
にしてある。
【００２０】
【発明の実施の形態】本発明の第１実施形態を図１及び
図２に基づいて以下に説明する。この半導体リレーは、
発光ダイオード（発光素子）1 、フォトダイオードアレ
イ（受光素子）2 、出力用ＭＯＳＦＥＴ3 、電流制限素
子4 、スイッチング素子5 、制御用ＭＯＳＦＥＴ6 、制
御用抵抗7 を備えて構成されている。
図２に基づいて以下に説明する。この半導体リレーは、
発光ダイオード（発光素子）1 、フォトダイオードアレ
イ（受光素子）2 、出力用ＭＯＳＦＥＴ3 、電流制限素
子4 、スイッチング素子5 、制御用ＭＯＳＦＥＴ6 、制
御用抵抗7 を備えて構成されている。
【００２１】発光ダイオード（発光素子）1 は、入力端
子10a,10b の間に入力される入力信号に応じて光信号を
発光する。フォトダイオードアレイ（受光素子）2 は、
複数個のフォトダイオード2aが直列接続されてなり、発
光ダイオード1 からの光信号を受光して、光起電力を発
生する。
子10a,10b の間に入力される入力信号に応じて光信号を
発光する。フォトダイオードアレイ（受光素子）2 は、
複数個のフォトダイオード2aが直列接続されてなり、発
光ダイオード1 からの光信号を受光して、光起電力を発
生する。
【００２２】出力用ＭＯＳＦＥＴ3 は、Ｎチャネル型エ
ンハンスメントモードであって、そのゲートがフォトダ
イオードアレイ2 のアノードに接続され、ドレインが出
力端子10c に接続され、ソースが出力端子10d に接続さ
れている。
ンハンスメントモードであって、そのゲートがフォトダ
イオードアレイ2 のアノードに接続され、ドレインが出
力端子10c に接続され、ソースが出力端子10d に接続さ
れている。
【００２３】電流制限素子4 は、電流制限用抵抗4aであ
って、フォトダイオードアレイ2 のアノードと出力用Ｍ
ＯＳＦＥＴ3 のゲートとの間、つまり出力用ＭＯＳＦＥ
Ｔ3に充電された電荷の放電経路に直列接続されてい
る。
って、フォトダイオードアレイ2 のアノードと出力用Ｍ
ＯＳＦＥＴ3 のゲートとの間、つまり出力用ＭＯＳＦＥ
Ｔ3に充電された電荷の放電経路に直列接続されてい
る。
【００２４】スイッチング素子5 は、Ｎチャネル型ディ
プレッションモードのＭＯＳＦＥＴであって、電流制限
用抵抗4aに並列接続されており、その制御端子であるゲ
ートが出力用ＭＯＳＦＥＴ3 のソースに接続されてい
る。このスイッチング素子5 は、ゲートにしきい値電圧
を超えた電圧が印加されると高インピーダンス状態に変
化する。
プレッションモードのＭＯＳＦＥＴであって、電流制限
用抵抗4aに並列接続されており、その制御端子であるゲ
ートが出力用ＭＯＳＦＥＴ3 のソースに接続されてい
る。このスイッチング素子5 は、ゲートにしきい値電圧
を超えた電圧が印加されると高インピーダンス状態に変
化する。
【００２５】制御用ＭＯＳＦＥＴ6 は、Ｎチャネル型デ
ィプレッションモードであって、制御用抵抗7 と共に、
出力用ＭＯＳＦＥＴ3 における充放電を制御する制御手
段100 を構成する。この制御用ＭＯＳＦＥＴ6 は、ゲー
トが制御用抵抗7 を介してソースに接続されるとともに
フォトダイオードアレイ2 のカソードに接続され、ソー
スが出力用ＭＯＳＦＥＴ3 のソースに接続され、ドレイ
ンが電流制限用抵抗4aを介して出力用ＭＯＳＦＥＴ3 の
ゲートに接続されている。
ィプレッションモードであって、制御用抵抗7 と共に、
出力用ＭＯＳＦＥＴ3 における充放電を制御する制御手
段100 を構成する。この制御用ＭＯＳＦＥＴ6 は、ゲー
トが制御用抵抗7 を介してソースに接続されるとともに
フォトダイオードアレイ2 のカソードに接続され、ソー
スが出力用ＭＯＳＦＥＴ3 のソースに接続され、ドレイ
ンが電流制限用抵抗4aを介して出力用ＭＯＳＦＥＴ3 の
ゲートに接続されている。
【００２６】次に、図２(a) 及び(b) に基づいて動作を
説明する。同図(a) に示すように、発光ダイオード1 が
入力信号に応じて光信号を発光すると、フォトダイオー
ドアレイ2 が発光ダイオード1 の光信号を受光して光起
電力を発生する。このとき、スイッチング素子5 である
ディプレッションモードのＭＯＳＦＥＴに形成されてい
る、いわゆるボディダイオードが順方向になっているの
で、この光起電力によって、スイッチング素子5 を通っ
て電荷が出力用ＭＯＳＦＥＴ3 のゲートソース間に充電
されるとともに、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間及び制御用抵抗7 に電流が流れる。
説明する。同図(a) に示すように、発光ダイオード1 が
入力信号に応じて光信号を発光すると、フォトダイオー
ドアレイ2 が発光ダイオード1 の光信号を受光して光起
電力を発生する。このとき、スイッチング素子5 である
ディプレッションモードのＭＯＳＦＥＴに形成されてい
る、いわゆるボディダイオードが順方向になっているの
で、この光起電力によって、スイッチング素子5 を通っ
て電荷が出力用ＭＯＳＦＥＴ3 のゲートソース間に充電
されるとともに、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間及び制御用抵抗7 に電流が流れる。
【００２７】こうして、制御用抵抗7 に電流が流れる
と、制御用抵抗7 の両端に電位差が発生し、その電位差
によって制御用ＭＯＳＦＥＴ6 のドレインソース間が高
インピーダンス状態になって、出力用ＭＯＳＦＥＴ3 の
ゲートとソースとの間に電荷が効率良く充電されるよう
になり、ゲートソース間電圧がしきい値電圧を超える
と、出力用ＭＯＳＦＥＴ3 のドレインソース間が、高イ
ンピーダンス状態から低インピーダンス状態へ変化し、
同図(b) に示すように、出力信号が立ち上がる。
と、制御用抵抗7 の両端に電位差が発生し、その電位差
によって制御用ＭＯＳＦＥＴ6 のドレインソース間が高
インピーダンス状態になって、出力用ＭＯＳＦＥＴ3 の
ゲートとソースとの間に電荷が効率良く充電されるよう
になり、ゲートソース間電圧がしきい値電圧を超える
と、出力用ＭＯＳＦＥＴ3 のドレインソース間が、高イ
ンピーダンス状態から低インピーダンス状態へ変化し、
同図(b) に示すように、出力信号が立ち上がる。
【００２８】そして、同図(a) に示すように、発光ダイ
オード1 に入力信号が入力されなくなって発光しなくな
ると、フォトダイオードアレイ2 が光起電力を発生しな
くなる。そうすると、制御用抵抗7 の両端に電位差が発
生しなくなって、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間が高インピーダンス状態から低インピーダンス状態
に変化し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充
電された電荷は、出力用ＭＯＳＦＥＴ3 のゲートソース
間の電圧がしきい値電圧を超えているために、制御端子
に印加される電圧がしきい値電圧を超えて高インピーダ
ンス状態になっているスイッチング素子5 を通らずに、
通電が制限される電流制限用抵抗4aを通り、制御用ＭＯ
ＳＦＥＴ6 のドレインソース間を通って徐々に放電さ
れ、同図(b) に実線で示すように、出力用ＭＯＳＦＥＴ
3 のドレインソース間が低インピーダンス状態から高イ
ンピーダンス状態に変化し始め、出力信号が立ち下がり
始める。
オード1 に入力信号が入力されなくなって発光しなくな
ると、フォトダイオードアレイ2 が光起電力を発生しな
くなる。そうすると、制御用抵抗7 の両端に電位差が発
生しなくなって、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間が高インピーダンス状態から低インピーダンス状態
に変化し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充
電された電荷は、出力用ＭＯＳＦＥＴ3 のゲートソース
間の電圧がしきい値電圧を超えているために、制御端子
に印加される電圧がしきい値電圧を超えて高インピーダ
ンス状態になっているスイッチング素子5 を通らずに、
通電が制限される電流制限用抵抗4aを通り、制御用ＭＯ
ＳＦＥＴ6 のドレインソース間を通って徐々に放電さ
れ、同図(b) に実線で示すように、出力用ＭＯＳＦＥＴ
3 のドレインソース間が低インピーダンス状態から高イ
ンピーダンス状態に変化し始め、出力信号が立ち下がり
始める。
【００２９】やがて、出力用ＭＯＳＦＥＴ3 のゲートソ
ース間電圧がしきい値電圧以下になると、出力用ＭＯＳ
ＦＥＴ3 のゲートソース間に充電された電荷は、制御端
子に印加される電圧がしきい値電圧以下になって高イン
ピーダンス状態から低インピーダンス状態へ変化したス
イッチング素子5 を通り、速やかに放電される。
ース間電圧がしきい値電圧以下になると、出力用ＭＯＳ
ＦＥＴ3 のゲートソース間に充電された電荷は、制御端
子に印加される電圧がしきい値電圧以下になって高イン
ピーダンス状態から低インピーダンス状態へ変化したス
イッチング素子5 を通り、速やかに放電される。
【００３０】かかる半導体リレーにあっては、光起電力
の消失時に、エンハンスメントモードの出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電された電荷は、エンハン
スメントモードの出力用ＭＯＳＦＥＴ3 のゲートソース
間電圧がしきい値電圧以下になるまでは高インピーダン
スであるスイッチング素子5 を流れずに、スイッチング
素子5 に並列接続された電流制限素子4 である電流制限
用抵抗4aを通って徐々に放電されるから、入力信号が立
ち下がる時点Ｔ1 から、エンハンスメントモードの出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点Ｔ2 までの時間、いわゆるディレイ時
間Ｔ3 が長くなるので、エンハンスメントモードの出力
用ＭＯＳＦＥＴ3 を常開側接点として使用することによ
り、従来例のように制御回路を接続して実装面積を広く
することなく、いわゆるＢＢＭ（Break Before Make ）
型の動作である常閉側接点がオンになる時点より先に常
開側接点がオフになる図２(b) の破線の状態とは異なっ
て、常閉側接点がオンになる時点より遅れて常開側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
の消失時に、エンハンスメントモードの出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電された電荷は、エンハン
スメントモードの出力用ＭＯＳＦＥＴ3 のゲートソース
間電圧がしきい値電圧以下になるまでは高インピーダン
スであるスイッチング素子5 を流れずに、スイッチング
素子5 に並列接続された電流制限素子4 である電流制限
用抵抗4aを通って徐々に放電されるから、入力信号が立
ち下がる時点Ｔ1 から、エンハンスメントモードの出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点Ｔ2 までの時間、いわゆるディレイ時
間Ｔ3 が長くなるので、エンハンスメントモードの出力
用ＭＯＳＦＥＴ3 を常開側接点として使用することによ
り、従来例のように制御回路を接続して実装面積を広く
することなく、いわゆるＢＢＭ（Break Before Make ）
型の動作である常閉側接点がオンになる時点より先に常
開側接点がオフになる図２(b) の破線の状態とは異なっ
て、常閉側接点がオンになる時点より遅れて常開側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
【００３１】しかも、出力用ＭＯＳＦＥＴ3 のゲートソ
ース間電圧がしきい値電圧以下になってからは、低イン
ピーダンス状態になっているスイッチング素子5 を通っ
て放電されるので、出力信号の勾配 tan-1θは、スイッ
チング素子5 が接続されていないときの出力信号の勾配
tan-1φに比較して急になるから、立ち下がり時間まで
長くなってしまうということがなくなる。
ース間電圧がしきい値電圧以下になってからは、低イン
ピーダンス状態になっているスイッチング素子5 を通っ
て放電されるので、出力信号の勾配 tan-1θは、スイッ
チング素子5 が接続されていないときの出力信号の勾配
tan-1φに比較して急になるから、立ち下がり時間まで
長くなってしまうということがなくなる。
【００３２】また、スイッチング素子5 は、ディプレッ
ションモードのＭＯＳＦＥＴであるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
ションモードのＭＯＳＦＥＴであるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
【００３３】次に、本発明の第２実施形態を図３及び図
４に基づいて以下に説明する。なお、第１実施形態と実
質的に同一の機能を有する素子には同一の符号を付し、
第１実施形態と異なるところのみ記す。第１実施形態で
は、出力用ＭＯＳＦＥＴ3 はＮチャネル型エンハンスメ
ントモードであり、スイッチング素子5 はディプレッシ
ョンモードのＭＯＳＦＥＴであるが、本実施形態では、
出力用ＭＯＳＦＥＴ3はＮチャネル型ディプレッション
モードであり、スイッチング素子5 はエンハンスメント
モードのＭＯＳＦＥＴとなっている。
４に基づいて以下に説明する。なお、第１実施形態と実
質的に同一の機能を有する素子には同一の符号を付し、
第１実施形態と異なるところのみ記す。第１実施形態で
は、出力用ＭＯＳＦＥＴ3 はＮチャネル型エンハンスメ
ントモードであり、スイッチング素子5 はディプレッシ
ョンモードのＭＯＳＦＥＴであるが、本実施形態では、
出力用ＭＯＳＦＥＴ3はＮチャネル型ディプレッション
モードであり、スイッチング素子5 はエンハンスメント
モードのＭＯＳＦＥＴとなっている。
【００３４】詳しくは、出力用ＭＯＳＦＥＴ3 は、その
ゲートがスイッチング素子5 であるエンハンスメントモ
ードのＭＯＳＦＥＴのドレインに接続されている。
ゲートがスイッチング素子5 であるエンハンスメントモ
ードのＭＯＳＦＥＴのドレインに接続されている。
【００３５】スイッチング素子5 であるエンハンスメン
トモードのＭＯＳＦＥＴは、そのゲートが出力用ＭＯＳ
ＦＥＴ3 のソースに接続され、ソースが制御用ＭＯＳＦ
ＥＴ6 のソースに接続されている。
トモードのＭＯＳＦＥＴは、そのゲートが出力用ＭＯＳ
ＦＥＴ3 のソースに接続され、ソースが制御用ＭＯＳＦ
ＥＴ6 のソースに接続されている。
【００３６】次に、図４(a) 及び(b) に基づいて動作を
説明する。同図(a) に示すように、発光ダイオード1 が
入力信号に応じて光信号を発光すると、フォトダイオー
ドアレイ2 が発光ダイオード1 の光信号を受光して光起
電力を発生する。この光起電力によって、電荷は、出力
用ＭＯＳＦＥＴ3 のゲートソース間電圧がしきい値電圧
以下であるために、制御端子であるゲートにしきい値電
圧を超える電圧が印加されずに高インピーダンス状態と
なっているスイッチング素子5 を通らずに、通電が制限
される電流制限素子4 である電流制限用抵抗4aを通って
徐々に充電されるとともに、制御用ＭＯＳＦＥＴ6 のド
レインソース間及び制御用抵抗7 に電流が流れる。
説明する。同図(a) に示すように、発光ダイオード1 が
入力信号に応じて光信号を発光すると、フォトダイオー
ドアレイ2 が発光ダイオード1 の光信号を受光して光起
電力を発生する。この光起電力によって、電荷は、出力
用ＭＯＳＦＥＴ3 のゲートソース間電圧がしきい値電圧
以下であるために、制御端子であるゲートにしきい値電
圧を超える電圧が印加されずに高インピーダンス状態と
なっているスイッチング素子5 を通らずに、通電が制限
される電流制限素子4 である電流制限用抵抗4aを通って
徐々に充電されるとともに、制御用ＭＯＳＦＥＴ6 のド
レインソース間及び制御用抵抗7 に電流が流れる。
【００３７】こうして、制御用抵抗7 に電流が流れる
と、制御用抵抗7 の両端に電位差が発生し、その電位差
によって制御用ＭＯＳＦＥＴ6 のドレインソース間が高
インピーダンス状態になって、出力用ＭＯＳＦＥＴ3 の
ゲートとソースとの間に電荷が、それまでよりは効率良
く充電されるようになる。
と、制御用抵抗7 の両端に電位差が発生し、その電位差
によって制御用ＭＯＳＦＥＴ6 のドレインソース間が高
インピーダンス状態になって、出力用ＭＯＳＦＥＴ3 の
ゲートとソースとの間に電荷が、それまでよりは効率良
く充電されるようになる。
【００３８】やがて、出力用ＭＯＳＦＥＴ3 のゲートソ
ース間電圧がしきい値電圧を超えると、出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電される電荷は、制御端子
に印加される電圧がしきい値電圧を超えて高インピーダ
ンス状態から低インピーダンス状態へ変化したスイッチ
ング素子5 を通り、出力用ＭＯＳＦＥＴ3 のゲートソー
ス間に速やかに充電されて、出力用ＭＯＳＦＥＴ3 のド
レインソース間が、低インピーダンス状態から高インピ
ーダンス状態へ変化し始めて、同図(b) に実線で示すよ
うに、出力信号が立ち下がり始める。
ース間電圧がしきい値電圧を超えると、出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電される電荷は、制御端子
に印加される電圧がしきい値電圧を超えて高インピーダ
ンス状態から低インピーダンス状態へ変化したスイッチ
ング素子5 を通り、出力用ＭＯＳＦＥＴ3 のゲートソー
ス間に速やかに充電されて、出力用ＭＯＳＦＥＴ3 のド
レインソース間が、低インピーダンス状態から高インピ
ーダンス状態へ変化し始めて、同図(b) に実線で示すよ
うに、出力信号が立ち下がり始める。
【００３９】そして、同図(a) に示すように、発光ダイ
オード1 に入力信号が入力されなくなって発光しなくな
ると、フォトダイオードアレイ2 が光起電力を発生しな
くなる。そうすると、制御用抵抗7 の両端に電位差が発
生しなくなって、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間が高インピーダンス状態から低インピーダンス状態
へ変化し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充
電された電荷は、スイッチング素子であるエンハンスメ
ントモードのＭＯＳＦＥＴに形成されている、いわゆる
ボディダイオードを通り、制御用ＭＯＳＦＥＴ6 のドレ
インソース間を通って速やかに放電され、同図(b) に示
すように、出力用ＭＯＳＦＥＴ3 のドレインソース間が
低インピーダンス状態から高インピーダンス状態に変化
して、出力信号が立ち上がる。
オード1 に入力信号が入力されなくなって発光しなくな
ると、フォトダイオードアレイ2 が光起電力を発生しな
くなる。そうすると、制御用抵抗7 の両端に電位差が発
生しなくなって、制御用ＭＯＳＦＥＴ6 のドレインソー
ス間が高インピーダンス状態から低インピーダンス状態
へ変化し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充
電された電荷は、スイッチング素子であるエンハンスメ
ントモードのＭＯＳＦＥＴに形成されている、いわゆる
ボディダイオードを通り、制御用ＭＯＳＦＥＴ6 のドレ
インソース間を通って速やかに放電され、同図(b) に示
すように、出力用ＭＯＳＦＥＴ3 のドレインソース間が
低インピーダンス状態から高インピーダンス状態に変化
して、出力信号が立ち上がる。
【００４０】かかる半導体リレーにあっては、光起電力
の発生時に、ディプレッションモードの出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電される電荷は、ディプレ
ッションモードの出力用ＭＯＳＦＥＴ3 のゲートソース
間電圧がしきい値電圧を超えるまでは高インピーダンス
であるスイッチング素子5 を流れずに、スイッチング素
子5 に並列接続された電流制限用抵抗4aを通って徐々に
充電されるので、入力信号が立ち上がる時点Ｔ4 から、
ディプレッションモードの出力用ＭＯＳＦＥＴ3 のドレ
インソース間が低インピーダンス状態から高インピーダ
ンス状態になって出力信号が立ち下がり始める時点Ｔ5
までの時間、いわゆるディレイ時間Ｔ6が長くなるか
ら、ディプレッションモードの出力用ＭＯＳＦＥＴ3 を
常閉側接点として使用することにより、従来例のように
制御回路を接続して実装面積を広くすることなく、いわ
ゆるＢＢＭ型の動作である常開側接点がオンになる時点
より先に常閉側接点がオフになる図４(b) の破線の状態
とは異なって、常開側接点がオンになる時点より遅れて
常閉側接点がオフになる、いわゆるＭＢＢ型の動作をす
ることができる。
の発生時に、ディプレッションモードの出力用ＭＯＳＦ
ＥＴ3 のゲートソース間に充電される電荷は、ディプレ
ッションモードの出力用ＭＯＳＦＥＴ3 のゲートソース
間電圧がしきい値電圧を超えるまでは高インピーダンス
であるスイッチング素子5 を流れずに、スイッチング素
子5 に並列接続された電流制限用抵抗4aを通って徐々に
充電されるので、入力信号が立ち上がる時点Ｔ4 から、
ディプレッションモードの出力用ＭＯＳＦＥＴ3 のドレ
インソース間が低インピーダンス状態から高インピーダ
ンス状態になって出力信号が立ち下がり始める時点Ｔ5
までの時間、いわゆるディレイ時間Ｔ6が長くなるか
ら、ディプレッションモードの出力用ＭＯＳＦＥＴ3 を
常閉側接点として使用することにより、従来例のように
制御回路を接続して実装面積を広くすることなく、いわ
ゆるＢＢＭ型の動作である常開側接点がオンになる時点
より先に常閉側接点がオフになる図４(b) の破線の状態
とは異なって、常開側接点がオンになる時点より遅れて
常閉側接点がオフになる、いわゆるＭＢＢ型の動作をす
ることができる。
【００４１】しかも、出力用ＭＯＳＦＥＴ3 のゲートソ
ース間電圧がしきい値を超えてからは、低インピーダン
ス状態になっているスイッチング素子5 を通って充電さ
れるので、出力信号の勾配 tan-1θは、スイッチング素
子5 が接続されていないときの出力信号の勾配 tan-1φ
に比較して急になるから、立ち下がり時間まで長くなっ
てしまうということがなくなる。
ース間電圧がしきい値を超えてからは、低インピーダン
ス状態になっているスイッチング素子5 を通って充電さ
れるので、出力信号の勾配 tan-1θは、スイッチング素
子5 が接続されていないときの出力信号の勾配 tan-1φ
に比較して急になるから、立ち下がり時間まで長くなっ
てしまうということがなくなる。
【００４２】また、スイッチング素子5 は、エンハンス
メントモードのＭＯＳＦＥＴであるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
メントモードのＭＯＳＦＥＴであるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
【００４３】次に、本発明の第３実施形態を図５に基づ
いて以下に説明する。この第３実施形態の半導体リレー
は、第１実施形態の半導体リレーからなる第１の半導体
リレー部10及び第２実施形態の半導体リレーからなる第
２の半導体リレー部20を備えている。
いて以下に説明する。この第３実施形態の半導体リレー
は、第１実施形態の半導体リレーからなる第１の半導体
リレー部10及び第２実施形態の半導体リレーからなる第
２の半導体リレー部20を備えている。
【００４４】詳しくは、第１の半導体リレー部10は、第
１実施形態の半導体リレーにおける各素子、つまり、発
光ダイオード1 、フォトダイオードアレイ2 、出力用Ｍ
ＯＳＦＥＴ3 、電流制限素子4 である電流制限用抵抗4
a、スイッチング素子5 、制御用ＭＯＳＦＥＴ6 、制御
用抵抗7 にそれぞれ対応する、第１の発光ダイオード1
1、第１のフォトダイオードアレイ21、第１の出力用Ｍ
ＯＳＦＥＴ31、第１の電流制限素子41である第１の電流
制限用抵抗41a 、第１のスイッチング素子51、第１の制
御用ＭＯＳＦＥＴ61、第１の制御用抵抗71を備え、第１
の制御用ＭＯＳＦＥＴ61及び第１の制御用抵抗71によ
り、第１の制御手段101 が構成されている。
１実施形態の半導体リレーにおける各素子、つまり、発
光ダイオード1 、フォトダイオードアレイ2 、出力用Ｍ
ＯＳＦＥＴ3 、電流制限素子4 である電流制限用抵抗4
a、スイッチング素子5 、制御用ＭＯＳＦＥＴ6 、制御
用抵抗7 にそれぞれ対応する、第１の発光ダイオード1
1、第１のフォトダイオードアレイ21、第１の出力用Ｍ
ＯＳＦＥＴ31、第１の電流制限素子41である第１の電流
制限用抵抗41a 、第１のスイッチング素子51、第１の制
御用ＭＯＳＦＥＴ61、第１の制御用抵抗71を備え、第１
の制御用ＭＯＳＦＥＴ61及び第１の制御用抵抗71によ
り、第１の制御手段101 が構成されている。
【００４５】第２の半導体リレー部20は、第２実施形態
の半導体リレーにおける各素子、つまり、発光ダイオー
ド1 、フォトダイオードアレイ2 、出力用ＭＯＳＦＥＴ
3 、電流制限用抵抗4a、スイッチング素子5 、制御用Ｍ
ＯＳＦＥＴ6 、制御用抵抗7にそれぞれ対応する、第２
の発光ダイオード12、第２のフォトダイオードアレイ2
2、第２の出力用ＭＯＳＦＥＴ32、第２の電流制限素子4
2である第２の電流制限用抵抗42a 、第２のスイッチン
グ素子52、第２の制御用ＭＯＳＦＥＴ62、第２の制御用
抵抗72を備え、第２の制御用ＭＯＳＦＥＴ62及び第２の
制御用抵抗72により、第２の制御手段102 が構成されて
いる。
の半導体リレーにおける各素子、つまり、発光ダイオー
ド1 、フォトダイオードアレイ2 、出力用ＭＯＳＦＥＴ
3 、電流制限用抵抗4a、スイッチング素子5 、制御用Ｍ
ＯＳＦＥＴ6 、制御用抵抗7にそれぞれ対応する、第２
の発光ダイオード12、第２のフォトダイオードアレイ2
2、第２の出力用ＭＯＳＦＥＴ32、第２の電流制限素子4
2である第２の電流制限用抵抗42a 、第２のスイッチン
グ素子52、第２の制御用ＭＯＳＦＥＴ62、第２の制御用
抵抗72を備え、第２の制御用ＭＯＳＦＥＴ62及び第２の
制御用抵抗72により、第２の制御手段102 が構成されて
いる。
【００４６】詳しくは、第１の出力用ＭＯＳＦＥＴ31
は、そのドレインが出力端子10e に接続され、ソースが
出力端子10f に接続されている。第２の出力用ＭＯＳＦ
ＥＴ32は、そのドレインが出力端子10g に接続され、ソ
ースが出力端子10h に接続されている。
は、そのドレインが出力端子10e に接続され、ソースが
出力端子10f に接続されている。第２の出力用ＭＯＳＦ
ＥＴ32は、そのドレインが出力端子10g に接続され、ソ
ースが出力端子10h に接続されている。
【００４７】なお、第１及び第２の発光ダイオード11,1
2 は、並列接続されて、同一の入力信号が入力されるよ
うになっているので、第１の半導体リレー部10が、第１
実施形態の半導体リレーと同様に動作すると同時に、第
２の半導体リレー部20が、第２実施形態の半導体リレー
と同様に動作する。
2 は、並列接続されて、同一の入力信号が入力されるよ
うになっているので、第１の半導体リレー部10が、第１
実施形態の半導体リレーと同様に動作すると同時に、第
２の半導体リレー部20が、第２実施形態の半導体リレー
と同様に動作する。
【００４８】かかる半導体リレーにあっては、光起電力
の発生時に、第２の出力用ＭＯＳＦＥＴ32のゲートソー
ス間に充電される電荷は、第２の出力用ＭＯＳＦＥＴ32
のゲートソース間電圧がしきい値電圧以下になるまでは
高インピーダンスである第２のスイッチング素子52を流
れずに、第２のスイッチング素子52に並列接続された第
２の電流制限用抵抗42a を通って徐々に充電されるの
で、入力信号が立ち上がる時点Ｔ4 から、第２の出力用
ＭＯＳＦＥＴ32のドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点Ｔ5 までの時間、いわゆるディレイ時
間Ｔ6 が長くなるから、第２の出力用ＭＯＳＦＥＴ32を
常閉側接点として使用することにより、従来例のように
制御回路を接続して実装面積を広くすることなく、第１
の出力用ＭＯＳＦＥＴ31からなる常開側接点がオンにな
る時点より遅れて常閉側接点がオフになる、いわゆるＭ
ＢＢ型の動作をすることができる。
の発生時に、第２の出力用ＭＯＳＦＥＴ32のゲートソー
ス間に充電される電荷は、第２の出力用ＭＯＳＦＥＴ32
のゲートソース間電圧がしきい値電圧以下になるまでは
高インピーダンスである第２のスイッチング素子52を流
れずに、第２のスイッチング素子52に並列接続された第
２の電流制限用抵抗42a を通って徐々に充電されるの
で、入力信号が立ち上がる時点Ｔ4 から、第２の出力用
ＭＯＳＦＥＴ32のドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点Ｔ5 までの時間、いわゆるディレイ時
間Ｔ6 が長くなるから、第２の出力用ＭＯＳＦＥＴ32を
常閉側接点として使用することにより、従来例のように
制御回路を接続して実装面積を広くすることなく、第１
の出力用ＭＯＳＦＥＴ31からなる常開側接点がオンにな
る時点より遅れて常閉側接点がオフになる、いわゆるＭ
ＢＢ型の動作をすることができる。
【００４９】また、光起電力の消失時に、第１の出力用
ＭＯＳＦＥＴ31のゲートソース間に充電された電荷は、
第１の出力用ＭＯＳＦＥＴ31のゲートソース間電圧がし
きい値電圧になるまでは高インピーダンスである第１の
スイッチング素子51を流れずに、第１のスイッチング素
子51に並列接続された第１の電流制限用抵抗41a を通っ
て徐々に放電されるから、入力信号が立ち下がる時点Ｔ
1 から、第１の出力用ＭＯＳＦＥＴ31のドレインソース
間が低インピーダンス状態から高インピーダンス状態に
なって出力信号が立ち下がり始める時点Ｔ2 までの時
間、いわゆるディレイ時間Ｔ3 が長くなるので、第１の
出力用ＭＯＳＦＥＴ31を常開側接点として使用すること
により、従来例のように制御回路を接続して実装面積を
広くすることなく、第２の出力用ＭＯＳＦＥＴ32からな
る常閉側接点がオンになる時点よりも遅れて常開側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
ＭＯＳＦＥＴ31のゲートソース間に充電された電荷は、
第１の出力用ＭＯＳＦＥＴ31のゲートソース間電圧がし
きい値電圧になるまでは高インピーダンスである第１の
スイッチング素子51を流れずに、第１のスイッチング素
子51に並列接続された第１の電流制限用抵抗41a を通っ
て徐々に放電されるから、入力信号が立ち下がる時点Ｔ
1 から、第１の出力用ＭＯＳＦＥＴ31のドレインソース
間が低インピーダンス状態から高インピーダンス状態に
なって出力信号が立ち下がり始める時点Ｔ2 までの時
間、いわゆるディレイ時間Ｔ3 が長くなるので、第１の
出力用ＭＯＳＦＥＴ31を常開側接点として使用すること
により、従来例のように制御回路を接続して実装面積を
広くすることなく、第２の出力用ＭＯＳＦＥＴ32からな
る常閉側接点がオンになる時点よりも遅れて常開側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
【００５０】また、第１のスイッチング素子51がディプ
レッションモードのＭＯＳＦＥＴであるとともに、第２
のスイッチング素子52がエンハスメントモードのＭＯＳ
ＦＥＴであるから、例えば、ＪＦＥＴ等の他の素子に比
較して、製作がやり易くなる。
レッションモードのＭＯＳＦＥＴであるとともに、第２
のスイッチング素子52がエンハスメントモードのＭＯＳ
ＦＥＴであるから、例えば、ＪＦＥＴ等の他の素子に比
較して、製作がやり易くなる。
【００５１】次に、本発明の第４実施形態を図６に基づ
いて以下に説明する。なお、第２実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第２実施
形態と異なるところのみ記す。第２実施形態では、電流
制限素子4 は、電流制限用抵抗4aであるが、本実施形態
では、光起電力ダイード4bからなる構成となっている。
いて以下に説明する。なお、第２実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第２実施
形態と異なるところのみ記す。第２実施形態では、電流
制限素子4 は、電流制限用抵抗4aであるが、本実施形態
では、光起電力ダイード4bからなる構成となっている。
【００５２】詳しくは、光起電力ダイード4bは、フォト
ダイオードアレイ2 よりもセルサイズを小さくすること
によって、発光ダイオード1 の光を受光して、フォトダ
イオードアレイ2 の起電力に基づく光電流よりも小さい
光電流を流す小光起電力を発生させる。なお、光起電力
ダイード4bの一部を遮光膜等で覆うことにより、前述し
た小光起電力を発生させる構成にしてもよい。
ダイオードアレイ2 よりもセルサイズを小さくすること
によって、発光ダイオード1 の光を受光して、フォトダ
イオードアレイ2 の起電力に基づく光電流よりも小さい
光電流を流す小光起電力を発生させる。なお、光起電力
ダイード4bの一部を遮光膜等で覆うことにより、前述し
た小光起電力を発生させる構成にしてもよい。
【００５３】かかる半導体リレーにあっては、第２実施
形態の効果に加えて、電流制限素子4 は、半導体基板上
に設けたときには比較的大きな面積を占有してしまうこ
とになる電流制限用抵抗4aではなく、発光ダイオード1
の光を受光して起電力に基づく光電流よりも小さい光電
流を流す光小起電力を発生させる光起電力ダイオード4b
であるから、第２実施形態よりも製作がやり易くなる。
形態の効果に加えて、電流制限素子4 は、半導体基板上
に設けたときには比較的大きな面積を占有してしまうこ
とになる電流制限用抵抗4aではなく、発光ダイオード1
の光を受光して起電力に基づく光電流よりも小さい光電
流を流す光小起電力を発生させる光起電力ダイオード4b
であるから、第２実施形態よりも製作がやり易くなる。
【００５４】次に、本発明の第５実施形態を図７に基づ
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第３実施
形態と異なるところのみ記す。第３実施形態では、第２
の電流制限素子42は、電流制限用抵抗42a であるが、本
実施形態では、第４実施形態における光起電力ダイード
42b なる構成となっている。
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第３実施
形態と異なるところのみ記す。第３実施形態では、第２
の電流制限素子42は、電流制限用抵抗42a であるが、本
実施形態では、第４実施形態における光起電力ダイード
42b なる構成となっている。
【００５５】かかる半導体リレーにあっては、第３実施
形態の効果に加えて、第２の電流制限素子42は、半導体
基板上に設けたときには比較的大きな面積を占有してし
まうことになる電流制限用抵抗42a ではなく、発光ダイ
オード1 の光を受光して起電力に基づく光電流よりも小
さい光電流を流す光小起電力を発生させる光起電力ダイ
オード42b であるから、第３実施形態よりも製作がやり
易くなる。
形態の効果に加えて、第２の電流制限素子42は、半導体
基板上に設けたときには比較的大きな面積を占有してし
まうことになる電流制限用抵抗42a ではなく、発光ダイ
オード1 の光を受光して起電力に基づく光電流よりも小
さい光電流を流す光小起電力を発生させる光起電力ダイ
オード42b であるから、第３実施形態よりも製作がやり
易くなる。
【００５６】なお、第１実施形態では、スイッチング素
子5 がディプレッションモードのＭＯＳＦＥＴである
が、例えば、十分に製作がやり易いときは、ＪＦＥＴ等
の異なる素子でもよい。
子5 がディプレッションモードのＭＯＳＦＥＴである
が、例えば、十分に製作がやり易いときは、ＪＦＥＴ等
の異なる素子でもよい。
【００５７】また、第２及び第４実施形態では、スイッ
チング素子5 がエンハスメントモードのＭＯＳＦＥＴで
あるが、例えば、十分に製作がやり易いときは、ＪＦＥ
Ｔ等の異なる素子でもよい。
チング素子5 がエンハスメントモードのＭＯＳＦＥＴで
あるが、例えば、十分に製作がやり易いときは、ＪＦＥ
Ｔ等の異なる素子でもよい。
【００５８】また、第３及び第５実施形態では、第１の
スイッチング素子51がディプレッションモードのＭＯＳ
ＦＥＴであるとともに、第２のスイッチング素子52がエ
ンハスメントモードのＭＯＳＦＥＴであるが、例えば、
十分に製作がやり易いときは、いずれか一方又は両方と
も、スイッチング素子がＪＦＥＴ等の異なる素子でもよ
い。
スイッチング素子51がディプレッションモードのＭＯＳ
ＦＥＴであるとともに、第２のスイッチング素子52がエ
ンハスメントモードのＭＯＳＦＥＴであるが、例えば、
十分に製作がやり易いときは、いずれか一方又は両方と
も、スイッチング素子がＪＦＥＴ等の異なる素子でもよ
い。
【００５９】また、第３及び第５実施形態では、発光素
子として、第１及び第２の発光ダイオード11,12 が接続
されているが、１つの発光ダイオ−ドのみ接続して、そ
の発光ダイオ−ドの光を第１及び第２のフォトダイオー
ドアレイ21,22 に受光させてもよい。
子として、第１及び第２の発光ダイオード11,12 が接続
されているが、１つの発光ダイオ−ドのみ接続して、そ
の発光ダイオ−ドの光を第１及び第２のフォトダイオー
ドアレイ21,22 に受光させてもよい。
【００６０】また、第１乃至第５実施形態では、電流制
限素子として、電流制限用抵抗又は光起電力ダイオード
が接続されているが、電流制限用抵抗又は光起電力ダイ
オードに限るものではなく、定電流回路等でもよい。
限素子として、電流制限用抵抗又は光起電力ダイオード
が接続されているが、電流制限用抵抗又は光起電力ダイ
オードに限るものではなく、定電流回路等でもよい。
【００６１】
【発明の効果】請求項１記載の発明は、光起電力の消失
時に、エンハンスメントモードの出力用ＭＯＳＦＥＴの
ゲートソース間に充電された電荷は、エンハンスメント
モードの出力用ＭＯＳＦＥＴのゲートソース間電圧がし
きい値以下になるまでは高インピーダンスであるスイッ
チング素子を流れずに、スイッチング素子に並列接続さ
れた抵抗を通って徐々に放電されるから、入力信号が立
ち下がる時点から、エンハンスメントモードの出力用Ｍ
ＯＳＦＥＴのドレインソース間が低インピーダンス状態
から高インピーダンス状態になって出力信号が立ち下が
り始める時点までの時間、いわゆるディレイ時間が長く
なるので、エンハンスメントモードの出力用ＭＯＳＦＥ
Ｔを常開側接点として使用することにより、従来例のよ
うに制御回路を接続して実装面積を広くすることなく、
常閉側接点がオンになる時点より遅れて常開側接点がオ
フになる、いわゆるＭＢＢ型の動作をすることができ
る。
時に、エンハンスメントモードの出力用ＭＯＳＦＥＴの
ゲートソース間に充電された電荷は、エンハンスメント
モードの出力用ＭＯＳＦＥＴのゲートソース間電圧がし
きい値以下になるまでは高インピーダンスであるスイッ
チング素子を流れずに、スイッチング素子に並列接続さ
れた抵抗を通って徐々に放電されるから、入力信号が立
ち下がる時点から、エンハンスメントモードの出力用Ｍ
ＯＳＦＥＴのドレインソース間が低インピーダンス状態
から高インピーダンス状態になって出力信号が立ち下が
り始める時点までの時間、いわゆるディレイ時間が長く
なるので、エンハンスメントモードの出力用ＭＯＳＦＥ
Ｔを常開側接点として使用することにより、従来例のよ
うに制御回路を接続して実装面積を広くすることなく、
常閉側接点がオンになる時点より遅れて常開側接点がオ
フになる、いわゆるＭＢＢ型の動作をすることができ
る。
【００６２】請求項２記載の発明は、請求項１記載の発
明の効果に加えて、スイッチング素子は、ディプレッシ
ョンモードのＭＯＳＦＥＴからなるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
明の効果に加えて、スイッチング素子は、ディプレッシ
ョンモードのＭＯＳＦＥＴからなるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
【００６３】請求項３記載の発明は、光起電力の発生時
に、ディプレッションモードの出力用ＭＯＳＦＥＴのゲ
ートソース間に充電される電荷は、ディプレッションモ
ードの出力用ＭＯＳＦＥＴのゲートソース間電圧がしき
い値を超えるまでは高インピーダンスであるスイッチン
グ素子を流れずに、スイッチング素子に並列接続された
電流制限素子を通って徐々に充電されるので、入力信号
が立ち上がる時点から、ディプレッションモードの出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点までの時間、いわゆるディレイ時間が
長くなるから、ディプレッションモードの出力用ＭＯＳ
ＦＥＴを常閉側接点として使用することにより、従来例
のように制御回路を接続して実装面積を広くすることな
く、常開側接点がオンになる時点より遅れて常閉側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
に、ディプレッションモードの出力用ＭＯＳＦＥＴのゲ
ートソース間に充電される電荷は、ディプレッションモ
ードの出力用ＭＯＳＦＥＴのゲートソース間電圧がしき
い値を超えるまでは高インピーダンスであるスイッチン
グ素子を流れずに、スイッチング素子に並列接続された
電流制限素子を通って徐々に充電されるので、入力信号
が立ち上がる時点から、ディプレッションモードの出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点までの時間、いわゆるディレイ時間が
長くなるから、ディプレッションモードの出力用ＭＯＳ
ＦＥＴを常閉側接点として使用することにより、従来例
のように制御回路を接続して実装面積を広くすることな
く、常開側接点がオンになる時点より遅れて常閉側接点
がオフになる、いわゆるＭＢＢ型の動作をすることがで
きる。
【００６４】請求項４記載の発明は、請求項３記載の発
明の効果に加えて、スイッチング素子は、エンハンスメ
ントモードのＭＯＳＦＥＴからなるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
明の効果に加えて、スイッチング素子は、エンハンスメ
ントモードのＭＯＳＦＥＴからなるから、例えば、ＪＦ
ＥＴ等の他の素子に比較して、製作がやり易くなる。
【００６５】請求項５記載の発明は、光起電力の発生時
に、第２の出力用ＭＯＳＦＥＴのゲートソース間に充電
される電荷は、第２の出力用ＭＯＳＦＥＴのゲートソー
ス間電圧がしきい値以下になるまでは高インピーダンス
である第２のスイッチング素子を流れずに、第２のスイ
ッチング素子に並列接続された第２の電流制限素子を通
って徐々に充電されるので、入力信号が立ち上がる時点
から、第２の出力用ＭＯＳＦＥＴのドレインソース間が
低インピーダンス状態から高インピーダンス状態になっ
て出力信号が立ち下がり始める時点までの時間、いわゆ
るディレイ時間が長くなるから、第２の出力用ＭＯＳＦ
ＥＴを常閉側接点として使用することにより、従来例の
ように制御回路を接続して実装面積を広くすることな
く、第１の出力用ＭＯＳＦＥＴからなる常開側接点がオ
ンになる時点より遅れて常閉側接点がオフになる、いわ
ゆるＭＢＢ型の動作をすることができる。
に、第２の出力用ＭＯＳＦＥＴのゲートソース間に充電
される電荷は、第２の出力用ＭＯＳＦＥＴのゲートソー
ス間電圧がしきい値以下になるまでは高インピーダンス
である第２のスイッチング素子を流れずに、第２のスイ
ッチング素子に並列接続された第２の電流制限素子を通
って徐々に充電されるので、入力信号が立ち上がる時点
から、第２の出力用ＭＯＳＦＥＴのドレインソース間が
低インピーダンス状態から高インピーダンス状態になっ
て出力信号が立ち下がり始める時点までの時間、いわゆ
るディレイ時間が長くなるから、第２の出力用ＭＯＳＦ
ＥＴを常閉側接点として使用することにより、従来例の
ように制御回路を接続して実装面積を広くすることな
く、第１の出力用ＭＯＳＦＥＴからなる常開側接点がオ
ンになる時点より遅れて常閉側接点がオフになる、いわ
ゆるＭＢＢ型の動作をすることができる。
【００６６】また、光起電力の消失時に、第１の出力用
ＭＯＳＦＥＴのゲートソース間に充電された電荷は、第
１の出力用ＭＯＳＦＥＴのゲートソース間電圧がしきい
値以下になるまでは高インピーダンスである第１のスイ
ッチング素子を流れずに、第１のスイッチング素子に並
列接続された第１の電流制限素子を通って徐々に放電さ
れるから、入力信号が立ち下がる時点から、第１の出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点までの時間、いわゆるディレイ時間が
長くなるので、第１の出力用ＭＯＳＦＥＴを常開側接点
として使用することにより、従来例のように制御回路を
接続して実装面積を広くすることなく、第２の出力用Ｍ
ＯＳＦＥＴからなる常閉側接点がオンになる時点より遅
れて常開側接点がオフになる、いわゆるＭＢＢ型の動作
をすることができる。
ＭＯＳＦＥＴのゲートソース間に充電された電荷は、第
１の出力用ＭＯＳＦＥＴのゲートソース間電圧がしきい
値以下になるまでは高インピーダンスである第１のスイ
ッチング素子を流れずに、第１のスイッチング素子に並
列接続された第１の電流制限素子を通って徐々に放電さ
れるから、入力信号が立ち下がる時点から、第１の出力
用ＭＯＳＦＥＴのドレインソース間が低インピーダンス
状態から高インピーダンス状態になって出力信号が立ち
下がり始める時点までの時間、いわゆるディレイ時間が
長くなるので、第１の出力用ＭＯＳＦＥＴを常開側接点
として使用することにより、従来例のように制御回路を
接続して実装面積を広くすることなく、第２の出力用Ｍ
ＯＳＦＥＴからなる常閉側接点がオンになる時点より遅
れて常開側接点がオフになる、いわゆるＭＢＢ型の動作
をすることができる。
【００６７】請求項６記載の発明は、請求項５記載の発
明の効果に加えて、第１のスイッチング素子は、ディプ
レッションモードのＭＯＳＦＥＴからなるから、例え
ば、ＪＦＥＴ等の他の素子に比較して、製作がやり易く
なる。
明の効果に加えて、第１のスイッチング素子は、ディプ
レッションモードのＭＯＳＦＥＴからなるから、例え
ば、ＪＦＥＴ等の他の素子に比較して、製作がやり易く
なる。
【００６８】請求項７記載の発明は、請求項５記載の発
明の効果に加えて、第２のスイッチング素子は、エンハ
ンスメントモードのＭＯＳＦＥＴからなるから、例え
ば、ＪＦＥＴ等の他の素子に比較して、製作がやり易く
なる。又は、請求項６記載の発明よりも、一段と、製作
がやり易くなる。
明の効果に加えて、第２のスイッチング素子は、エンハ
ンスメントモードのＭＯＳＦＥＴからなるから、例え
ば、ＪＦＥＴ等の他の素子に比較して、製作がやり易く
なる。又は、請求項６記載の発明よりも、一段と、製作
がやり易くなる。
【００６９】請求項８記載の発明は、請求項２乃至７の
いずれかに記載の発明の効果に加えて、電流制限素子又
は第２の電流制限素子は、半導体基板上に設けたときに
は比較的大きな面積を占有してしまうことになる抵抗
や、複数個の素子を必要として構成が比較的複雑な定電
流回路ではなく、発光素子の光を受光して起電力に基づ
く光電流よりも小さい光電流を流す小起電力を発生させ
る光起電力ダイオードであるから、製作がやり易くな
る。
いずれかに記載の発明の効果に加えて、電流制限素子又
は第２の電流制限素子は、半導体基板上に設けたときに
は比較的大きな面積を占有してしまうことになる抵抗
や、複数個の素子を必要として構成が比較的複雑な定電
流回路ではなく、発光素子の光を受光して起電力に基づ
く光電流よりも小さい光電流を流す小起電力を発生させ
る光起電力ダイオードであるから、製作がやり易くな
る。
【図１】本発明の第１実施形態の回路図である。
【図２】同上の動作説明図である。
【図３】本発明の第２実施形態の回路図である。
【図４】同上の動作説明図である。
【図５】本発明の第３実施形態の回路図である。
【図６】本発明の第４実施形態の回路図である。
【図７】本発明の第５実施形態の回路図である。
【図８】従来例の回路図である。
【図９】同上に制御回路を接続した状態を示す回路図で
ある。
ある。
【図１０】同上が制御回路に制御された状態の動作説明
図である。
図である。
1 発光素子 2 受光素子 3 出力用ＭＯＳＦＥＴ 4 電流制限素子 4b 光起電力ダイオード 5 スイッチング素子 11 第１の発光素子 12 第２の発光素子 21 第１の受光素子 22 第２の受光素子 31 第１の出力用ＭＯＳＦＥＴ 32 第２の出力用ＭＯＳＦＥＴ 41 第１の電流制限素子 42 第２の電流制限素子 42b 光起電力ダイオード 51 第１のスイッチング素子 52 第２のスイッチング素子 100 制御手段 101 第１の制御手段 102 第２の制御手段
Claims (8)
- 【請求項１】 入力信号に応じて発光する発光素子と、
発光素子の光を受光して光起電力を発生する受光素子
と、受光素子により発生された光起電力が印加して電荷
が充電されることによりゲートソース間電圧がしきい値
を超えるとドレインソース間が低インピーダンス状態に
変化し始めるエンハンスメントモードの出力用ＭＯＳＦ
ＥＴと、エンハンスメントモードの出力用ＭＯＳＦＥＴ
のゲートソース間に接続され受光素子による光起電力の
発生時に高インピーダンス状態になり光起電力の消失時
に低インピーダンス状態になることによりエンハンスメ
ントモードの出力用ＭＯＳＦＥＴにおける充放電を制御
する制御手段と、を備えた半導体リレーにおいて、 前記電荷の放電経路に直列接続された電流制限素子と、
電流制限素子に並列接続され制御端子に前記しきい値を
超える電圧が印加されると放電方向が高インピーダンス
状態に変化するスイッチング素子と、が設けられたこと
を特徴とする半導体リレー。 - 【請求項２】 前記スイッチング素子は、ディプレッシ
ョンモードのＭＯＳＦＥＴからなることを特徴とする請
求項１記載の半導体リレー。 - 【請求項３】 入力信号に応じて発光する発光素子と、
発光素子の光を受光して光起電力を発生する受光素子
と、受光素子により発生された光起電力が印加して電荷
が充電されることによりゲートソース間電圧がしきい値
を超えるとドレインソース間が高インピーダンス状態に
変化し始めるディプレッションモードの出力用ＭＯＳＦ
ＥＴと、ディプレッションモードの出力用ＭＯＳＦＥＴ
のゲートソース間に接続され受光素子による光起電力の
発生時に高インピーダンス状態になり光起電力の消失時
に低インピーダンス状態になることによりディプレッシ
ョンモードの出力用ＭＯＳＦＥＴにおける充放電を制御
する制御手段と、を備えた半導体リレーにおいて、 前記電荷の充電経路に直列接続された電流制限素子と、
電流制限素子に並列接続され制御端子に前記しきい値を
超える電圧が印加されると充電方向が低インピーダンス
状態に変化するスイッチング素子と、が設けられたこと
を特徴とする半導体リレー。 - 【請求項４】 前記スイッチング素子は、エンハンスメ
ントモードのＭＯＳＦＥＴからなることを特徴とする請
求項３記載の半導体リレー。 - 【請求項５】 入力信号に応じて発光する発光素子と、
発光素子の光を受光して光起電力を発生する第１の受光
素子と、第１の受光素子により発生された光起電力が印
加して電荷が充電されることによりゲートソース間電圧
がしきい値を超えるとドレインソース間が低インピーダ
ンス状態に変化し始める第１の出力用ＭＯＳＦＥＴと、
第１の出力用ＭＯＳＦＥＴのゲートソース間に接続され
第１の受光素子による光起電力の発生時に高インピーダ
ンス状態になり光起電力の消失時に低インピーダンス状
態になることにより第１の出力用ＭＯＳＦＥＴにおける
充放電を制御する第１の制御手段と、発光素子の光を受
光して光起電力を発生する第２の受光素子と、第２の受
光素子により発生された光起電力が印加して電荷が充電
されることによりゲートソース間電圧がしきい値を超え
るとドレインソース間が高インピーダンス状態に変化し
始める第２の出力用ＭＯＳＦＥＴと、第２の出力用ＭＯ
ＳＦＥＴのゲートソース間に接続され第２の受光素子に
よる光起電力の発生時に高インピーダンス状態になり光
起電力の消失時に低インピーダンス状態になることによ
り第２の出力用ＭＯＳＦＥＴにおける充放電を制御する
第２の制御手段と、を備えた半導体リレーにおいて、 前記第１の受光素子による光起電力の消失時における電
荷の放電経路に直列接続された第１の電流制限素子と、
第１の電流制限素子に並列接続され制御端子に前記しき
い値を超える電圧が印加されると放電方向が高インピー
ダンス状態に変化する第１のスイッチング素子と、前記
第２の受光素子による光起電力の発生時における電荷の
充電経路に直列接続された第２の電流制限素子と、第２
の電流制限素子に並列接続され制御端子に前記しきい値
を超える電圧が印加されると充電方向が低インピーダン
ス状態に変化する第２のスイッチング素子と、が設けら
れたことを特徴とする半導体リレー。 - 【請求項６】 前記第１のスイッチング素子は、ディプ
レッションモードのＭＯＳＦＥＴからなることを特徴と
する請求項５記載の半導体リレー。 - 【請求項７】 前記第２のスイッチング素子は、エンハ
ンスメントモードのＭＯＳＦＥＴからなることを特徴と
する請求項５又は６のいずれかに記載の半導体リレー。 - 【請求項８】 前記電流制限素子又は前記第２の電流制
限素子は、前記発光素子の光を受光して前記起電力に基
づく光電流よりも小さい光電流を流す小光起電力を発生
させる光起電力ダイードからなることを特徴とする請求
項３乃至７のいずれかに記載の半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119189A JPH10308529A (ja) | 1997-05-09 | 1997-05-09 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119189A JPH10308529A (ja) | 1997-05-09 | 1997-05-09 | 半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308529A true JPH10308529A (ja) | 1998-11-17 |
Family
ID=14755127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9119189A Pending JPH10308529A (ja) | 1997-05-09 | 1997-05-09 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10308529A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015212147A (ja) * | 2015-08-13 | 2015-11-26 | トヨタ自動車株式会社 | 車両用電源装置 |
| US9744926B2 (en) | 2013-01-24 | 2017-08-29 | Toyota Jidosha Kabushiki Kaisha | Vehicular power supply apparatus |
| CN108682700A (zh) * | 2018-06-04 | 2018-10-19 | 浙江宝利特新能源股份有限公司 | 一种mbb多主栅电池片叠片组件及光伏组件 |
| CN108807575A (zh) * | 2018-06-04 | 2018-11-13 | 浙江宝利特新能源股份有限公司 | 一种mbb多主栅电池片叠片组件的制备方法 |
-
1997
- 1997-05-09 JP JP9119189A patent/JPH10308529A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9744926B2 (en) | 2013-01-24 | 2017-08-29 | Toyota Jidosha Kabushiki Kaisha | Vehicular power supply apparatus |
| JP2015212147A (ja) * | 2015-08-13 | 2015-11-26 | トヨタ自動車株式会社 | 車両用電源装置 |
| CN108682700A (zh) * | 2018-06-04 | 2018-10-19 | 浙江宝利特新能源股份有限公司 | 一种mbb多主栅电池片叠片组件及光伏组件 |
| CN108807575A (zh) * | 2018-06-04 | 2018-11-13 | 浙江宝利特新能源股份有限公司 | 一种mbb多主栅电池片叠片组件的制备方法 |
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