JPH11163706A - 半導体リレー - Google Patents
半導体リレーInfo
- Publication number
- JPH11163706A JPH11163706A JP9327738A JP32773897A JPH11163706A JP H11163706 A JPH11163706 A JP H11163706A JP 9327738 A JP9327738 A JP 9327738A JP 32773897 A JP32773897 A JP 32773897A JP H11163706 A JPH11163706 A JP H11163706A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- source
- gate
- light
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 出力用ＭＯＳＦＥＴが損傷しないようにす
る。 【解決手段】 入力信号に応じて発光する発光素子1
と、発光素子1 の光を受光して光起電力を発生する受光
素子2 と、受光素子2 により発生された光起電力がゲー
トソース間に印加して電荷が充電されることによりドレ
インソース間が導通状態に変化する出力用ＭＯＳＦＥＴ
3 と、出力用ＭＯＳＦＥＴ3 のゲートソース間に接続さ
れ受光素子2 による光起電力の発生及び消失に連動して
導通状態が変化する制御用トランジスタ10を含み出力用
ＭＯＳＦＥＴ3 の電荷の充放電を制御する制御手段60
と、一端が出力用ＭＯＳＦＥＴ3 のソースに接続された
過電流検知用抵抗5 と、過電流検知用抵抗5 の両端電圧
がしきい値を超えると出力用ＭＯＳＦＥＴ3 のゲートソ
ース間に充電された電荷が放電される状態を保持する放
電保持回路50と、を備えた構成にしてある。
る。 【解決手段】 入力信号に応じて発光する発光素子1
と、発光素子1 の光を受光して光起電力を発生する受光
素子2 と、受光素子2 により発生された光起電力がゲー
トソース間に印加して電荷が充電されることによりドレ
インソース間が導通状態に変化する出力用ＭＯＳＦＥＴ
3 と、出力用ＭＯＳＦＥＴ3 のゲートソース間に接続さ
れ受光素子2 による光起電力の発生及び消失に連動して
導通状態が変化する制御用トランジスタ10を含み出力用
ＭＯＳＦＥＴ3 の電荷の充放電を制御する制御手段60
と、一端が出力用ＭＯＳＦＥＴ3 のソースに接続された
過電流検知用抵抗5 と、過電流検知用抵抗5 の両端電圧
がしきい値を超えると出力用ＭＯＳＦＥＴ3 のゲートソ
ース間に充電された電荷が放電される状態を保持する放
電保持回路50と、を備えた構成にしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、過電流保護機能を
有した半導体リレーに関するものである。
有した半導体リレーに関するものである。
【０００２】
【従来の技術】従来、この種の半導体リレーとして、図
４に示すものが存在する。このものは、入力信号に応じ
て発光する発光素子A と、発光素子A の光を受光して光
起電力を発生する受光素子B と、受光素子B により発生
された光起電力が印加して電荷が充電されることにより
ドレインソース間が導通状態に変化する出力用ＭＯＳＦ
ＥＴC と、出力用ＭＯＳＦＥＴC のゲートソース間に接
続され受光素子B による光起電力の発生及び消失に連動
して導通状態が変化する制御用トランジスタD1を含み出
力用ＭＯＳＦＥＴC の電荷の充放電を制御する制御手段
D と、出力用ＭＯＳＦＥＴC のソースに接続された過電
流検知用抵抗E と、コレクタが出力用ＭＯＳＦＥＴC に
接続されるとともにベースエミッタ間が過電流検知用抵
抗E に並列接続されたバイポーラトランジスタF と、を
備えている。
４に示すものが存在する。このものは、入力信号に応じ
て発光する発光素子A と、発光素子A の光を受光して光
起電力を発生する受光素子B と、受光素子B により発生
された光起電力が印加して電荷が充電されることにより
ドレインソース間が導通状態に変化する出力用ＭＯＳＦ
ＥＴC と、出力用ＭＯＳＦＥＴC のゲートソース間に接
続され受光素子B による光起電力の発生及び消失に連動
して導通状態が変化する制御用トランジスタD1を含み出
力用ＭＯＳＦＥＴC の電荷の充放電を制御する制御手段
D と、出力用ＭＯＳＦＥＴC のソースに接続された過電
流検知用抵抗E と、コレクタが出力用ＭＯＳＦＥＴC に
接続されるとともにベースエミッタ間が過電流検知用抵
抗E に並列接続されたバイポーラトランジスタF と、を
備えている。
【０００３】次に、動作を説明する。発光素子A が入力
信号に応じて発光すると、受光素子B が発光素子A の光
を受光して光起電力を発生する。そうすると、出力用Ｍ
ＯＳＦＥＴC は、そのゲートとソースとの間に光起電力
が印加されて充電され、ドレインとソースとの間が遮断
状態から導通状態に変化して、ドレイン電流が流れる。
信号に応じて発光すると、受光素子B が発光素子A の光
を受光して光起電力を発生する。そうすると、出力用Ｍ
ＯＳＦＥＴC は、そのゲートとソースとの間に光起電力
が印加されて充電され、ドレインとソースとの間が遮断
状態から導通状態に変化して、ドレイン電流が流れる。
【０００４】このドレイン電流が所定電流を超えて流れ
ると、出力用ＭＯＳＦＥＴC のソースに接続された過電
流検知用抵抗E の両端電圧が大きくなり、その過電流検
知用抵抗E にベースエミッタ間が接続されたバイポーラ
トランジスタF のベース電流が流れて、バイポーラトラ
ンジスタF のコレクタ電流が流れるようになる。こうし
て、バイポーラトランジスタF のコレクタ電流が流れる
と、出力用ＭＯＳＦＥＴC に充電された電荷が放電され
て、出力用ＭＯＳＦＥＴC のドレイン電流が所定電流に
抑えられる。
ると、出力用ＭＯＳＦＥＴC のソースに接続された過電
流検知用抵抗E の両端電圧が大きくなり、その過電流検
知用抵抗E にベースエミッタ間が接続されたバイポーラ
トランジスタF のベース電流が流れて、バイポーラトラ
ンジスタF のコレクタ電流が流れるようになる。こうし
て、バイポーラトランジスタF のコレクタ電流が流れる
と、出力用ＭＯＳＦＥＴC に充電された電荷が放電され
て、出力用ＭＯＳＦＥＴC のドレイン電流が所定電流に
抑えられる。
【０００５】
【発明が解決しようとする課題】上記した従来の半導体
リレーにあっては、出力用ＭＯＳＦＥＴC のドレイン電
流が所定電流を超えて流れると、前述したように、出力
用ＭＯＳＦＥＴC のドレイン電流が所定電流に抑えられ
るから、出力用ＭＯＳＦＥＴC に所定電流を超えたドレ
イン電流が流れ続けるのを防止することができる。
リレーにあっては、出力用ＭＯＳＦＥＴC のドレイン電
流が所定電流を超えて流れると、前述したように、出力
用ＭＯＳＦＥＴC のドレイン電流が所定電流に抑えられ
るから、出力用ＭＯＳＦＥＴC に所定電流を超えたドレ
イン電流が流れ続けるのを防止することができる。
【０００６】しかしながら、所定電流に抑えられた出力
用ＭＯＳＦＥＴC のドレイン電流が長時間流れ続ける
と、出力用ＭＯＳＦＥＴC が損傷する恐れがある。
用ＭＯＳＦＥＴC のドレイン電流が長時間流れ続ける
と、出力用ＭＯＳＦＥＴC が損傷する恐れがある。
【０００７】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、出力用ＭＯＳＦＥＴが
損傷することのない半導体リレーを提供することにあ
る。
ので、その目的とするところは、出力用ＭＯＳＦＥＴが
損傷することのない半導体リレーを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、入力信号に応じて発光
する発光素子と、発光素子の光を受光して光起電力を発
生する受光素子と、受光素子により発生された光起電力
がゲートソース間に印加して電荷が充電されることによ
りドレインソース間が導通状態に変化する出力用ＭＯＳ
ＦＥＴと、出力用ＭＯＳＦＥＴのゲートソース間に接続
され受光素子による光起電力の発生及び消失に連動して
導通状態が変化する制御用トランジスタを含み出力用Ｍ
ＯＳＦＥＴの電荷の充放電を制御する制御手段と、一端
が出力用ＭＯＳＦＥＴのソースに接続された過電流検知
用抵抗と、過電流検知用抵抗の両端電圧がしきい値を超
えると出力用ＭＯＳＦＥＴのゲートソース間に充電され
た電荷が放電される状態を保持する放電保持回路と、を
備えた構成にしてある。
ために、請求項１記載の発明は、入力信号に応じて発光
する発光素子と、発光素子の光を受光して光起電力を発
生する受光素子と、受光素子により発生された光起電力
がゲートソース間に印加して電荷が充電されることによ
りドレインソース間が導通状態に変化する出力用ＭＯＳ
ＦＥＴと、出力用ＭＯＳＦＥＴのゲートソース間に接続
され受光素子による光起電力の発生及び消失に連動して
導通状態が変化する制御用トランジスタを含み出力用Ｍ
ＯＳＦＥＴの電荷の充放電を制御する制御手段と、一端
が出力用ＭＯＳＦＥＴのソースに接続された過電流検知
用抵抗と、過電流検知用抵抗の両端電圧がしきい値を超
えると出力用ＭＯＳＦＥＴのゲートソース間に充電され
た電荷が放電される状態を保持する放電保持回路と、を
備えた構成にしてある。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記放電保持回路は、エンハンスメント型
の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのド
レイン側に接続された低インピーダンス要素からなり受
光素子のアノードカソード間に接続されるとともに出力
用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、
ゲートが第１のＭＯＳＦＥＴのドレインに接続されると
ともにドレインが第１のＭＯＳＦＥＴのゲートに接続さ
れたエンハンスメント型の第２のＭＯＳＦＥＴ及びその
第２のＭＯＳＦＥＴのドレイン側に接続された高インピ
ーダンス要素からなり第１の直列回路に並列接続された
第２の直列回路と、過電流検知用抵抗の両端電圧がしき
い値を超えると第２のＭＯＳＦＥＴのゲートソース間に
充電された電荷を放電させるトランジスタと、からなる
構成にしてある。
明において、前記放電保持回路は、エンハンスメント型
の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのド
レイン側に接続された低インピーダンス要素からなり受
光素子のアノードカソード間に接続されるとともに出力
用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、
ゲートが第１のＭＯＳＦＥＴのドレインに接続されると
ともにドレインが第１のＭＯＳＦＥＴのゲートに接続さ
れたエンハンスメント型の第２のＭＯＳＦＥＴ及びその
第２のＭＯＳＦＥＴのドレイン側に接続された高インピ
ーダンス要素からなり第１の直列回路に並列接続された
第２の直列回路と、過電流検知用抵抗の両端電圧がしき
い値を超えると第２のＭＯＳＦＥＴのゲートソース間に
充電された電荷を放電させるトランジスタと、からなる
構成にしてある。
【００１０】請求項３記載の発明は、請求項２記載の発
明において、前記低インピーダンス要素又は前記高イン
ピーダンス要素の少なくとも一方は、インピーダンス用
ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴの
ゲートソース間に接続されたインピーダンス用抵抗から
なる構成にしてある。
明において、前記低インピーダンス要素又は前記高イン
ピーダンス要素の少なくとも一方は、インピーダンス用
ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴの
ゲートソース間に接続されたインピーダンス用抵抗から
なる構成にしてある。
【００１１】請求項４記載の発明は、入力信号に応じて
発光する発光素子と、発光素子の光を受光して光起電力
をアノードカソード間に発生する受光素子と、受光素子
により発生された光起電力がゲートソース間に印加して
電荷が充電されることによりドレインソース間が導通状
態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥ
Ｔのソースに接続された過電流検知用抵抗と、エンハン
スメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳ
ＦＥＴのドレイン側に接続された低インピーダンス要素
からなり受光素子のアノードカソード間に接続されると
ともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直
列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接
続されるとともにドレインが第１のＭＯＳＦＥＴのゲー
トに接続されたエンハンスメント型の第２のＭＯＳＦＥ
Ｔ及びその第２のＭＯＳＦＥＴのドレイン側に接続され
た高インピーダンス要素からなり第１の直列回路に並列
接続された第２の直列回路と、過電流検知用抵抗の両端
電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲート
ソース間に充電された電荷を放電させるトランジスタ
と、一端が受光素子のカソードに接続されるとともに他
端が第２のＭＯＳＦＥＴのゲートに接続されたバイパス
抵抗と、を備えた構成にしてある。
発光する発光素子と、発光素子の光を受光して光起電力
をアノードカソード間に発生する受光素子と、受光素子
により発生された光起電力がゲートソース間に印加して
電荷が充電されることによりドレインソース間が導通状
態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥ
Ｔのソースに接続された過電流検知用抵抗と、エンハン
スメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳ
ＦＥＴのドレイン側に接続された低インピーダンス要素
からなり受光素子のアノードカソード間に接続されると
ともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直
列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接
続されるとともにドレインが第１のＭＯＳＦＥＴのゲー
トに接続されたエンハンスメント型の第２のＭＯＳＦＥ
Ｔ及びその第２のＭＯＳＦＥＴのドレイン側に接続され
た高インピーダンス要素からなり第１の直列回路に並列
接続された第２の直列回路と、過電流検知用抵抗の両端
電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲート
ソース間に充電された電荷を放電させるトランジスタ
と、一端が受光素子のカソードに接続されるとともに他
端が第２のＭＯＳＦＥＴのゲートに接続されたバイパス
抵抗と、を備えた構成にしてある。
【００１２】請求項５記載の発明は、請求項４記載の発
明において、前記低インピーダンス要素又は前記高イン
ピーダンス要素の少なくとも一方は、インピーダンス用
ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴの
ゲートソース間に接続されたインピーダンス用抵抗から
なる構成にしてある。
明において、前記低インピーダンス要素又は前記高イン
ピーダンス要素の少なくとも一方は、インピーダンス用
ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴの
ゲートソース間に接続されたインピーダンス用抵抗から
なる構成にしてある。
【００１３】
【発明の実施の形態】本発明の第１実施形態を図１に基
づいて以下に説明する。この半導体リレーは、発光ダイ
オード（発光素子）1 、フォトダイオードアレイ（受光
素子）2 、出力用ＭＯＳＦＥＴ3,3 、ＮＰＮバイポーラ
トランジスタ4,4 、過電流検知用抵抗5,5 、第１のＭＯ
ＳＦＥＴ6 、第２のＭＯＳＦＥＴ7 、低抵抗（低インピ
ーダンス要素）8 、高インピーダンス要素9 、制御用Ｍ
ＯＳＦＥＴ10、制御用抵抗11を備えて構成されている。
づいて以下に説明する。この半導体リレーは、発光ダイ
オード（発光素子）1 、フォトダイオードアレイ（受光
素子）2 、出力用ＭＯＳＦＥＴ3,3 、ＮＰＮバイポーラ
トランジスタ4,4 、過電流検知用抵抗5,5 、第１のＭＯ
ＳＦＥＴ6 、第２のＭＯＳＦＥＴ7 、低抵抗（低インピ
ーダンス要素）8 、高インピーダンス要素9 、制御用Ｍ
ＯＳＦＥＴ10、制御用抵抗11を備えて構成されている。
【００１４】発光ダイオード（発光素子）1 は、入力端
子20a,20b の間に入力される入力信号に応じて光信号を
発光する。フォトダイオードアレイ（受光素子）2 は、
複数個のフォトダイオード2aが直列接続されてなり、発
光ダイオード1 からの光信号を受光して光起電力を発生
する。
子20a,20b の間に入力される入力信号に応じて光信号を
発光する。フォトダイオードアレイ（受光素子）2 は、
複数個のフォトダイオード2aが直列接続されてなり、発
光ダイオード1 からの光信号を受光して光起電力を発生
する。
【００１５】出力用ＭＯＳＦＥＴ3,3 は、いずれもｎチ
ャネル・エンハンスメント型であって、それぞれのゲー
トがフォトダイオードアレイ2 のアノードに接続され、
それぞれのドレインが交流用出力端子20c に接続され、
いずれのソースも過電流検知用抵抗5 を介して直流用出
力端子に接続されている。
ャネル・エンハンスメント型であって、それぞれのゲー
トがフォトダイオードアレイ2 のアノードに接続され、
それぞれのドレインが交流用出力端子20c に接続され、
いずれのソースも過電流検知用抵抗5 を介して直流用出
力端子に接続されている。
【００１６】ＮＰＮバイポーラトランジスタ4,4 は、そ
れぞれのベースが過電流検知用抵抗5,5 の一端に、それ
ぞれのエミッタが過電流検知用抵抗5,5 の他端に、それ
ぞれのコレクタが第２のＭＯＳＦＥＴのゲートに接続さ
れている。
れぞれのベースが過電流検知用抵抗5,5 の一端に、それ
ぞれのエミッタが過電流検知用抵抗5,5 の他端に、それ
ぞれのコレクタが第２のＭＯＳＦＥＴのゲートに接続さ
れている。
【００１７】過電流検知用抵抗5,5 は、それぞれの一端
が出力用ＭＯＳＦＥＴ3,3 のソースに接続されるととも
に、それぞれの他端が制御用抵抗11の一端に接続されて
いる。
が出力用ＭＯＳＦＥＴ3,3 のソースに接続されるととも
に、それぞれの他端が制御用抵抗11の一端に接続されて
いる。
【００１８】第１のＭＯＳＦＥＴ6 は、エンハンスメン
ト型であって、そのドレインが低抵抗（低インピーダン
ス要素）8 の一端に接続されて、低抵抗8 と共に第１の
直列回路をなし、ゲートが第２のＭＯＳＦＥＴ7 のドレ
インに接続され、ソースが過電流検知用抵抗5,5 の他端
に接続されている。第２のＭＯＳＦＥＴ7 は、エンハン
スメント型であって、そのドレインが、高インピーダン
ス要素9 をなす高抵抗9aの一端に接続されて、高抵抗9a
と共に第２の直列回路40をなし、ゲートが第１のＭＯＳ
ＦＥＴ6 のドレインに接続されるとともにＮＰＮバイポ
ーラトランジスタ4,4 のコレクタに接続され、ソースが
第１のＭＯＳＦＥＴ6 のソースに接続されている。
ト型であって、そのドレインが低抵抗（低インピーダン
ス要素）8 の一端に接続されて、低抵抗8 と共に第１の
直列回路をなし、ゲートが第２のＭＯＳＦＥＴ7 のドレ
インに接続され、ソースが過電流検知用抵抗5,5 の他端
に接続されている。第２のＭＯＳＦＥＴ7 は、エンハン
スメント型であって、そのドレインが、高インピーダン
ス要素9 をなす高抵抗9aの一端に接続されて、高抵抗9a
と共に第２の直列回路40をなし、ゲートが第１のＭＯＳ
ＦＥＴ6 のドレインに接続されるとともにＮＰＮバイポ
ーラトランジスタ4,4 のコレクタに接続され、ソースが
第１のＭＯＳＦＥＴ6 のソースに接続されている。
【００１９】低抵抗8 は、その他端がフォトダイオード
アレイ2 に接続されることにより、第１のＭＯＳＦＥＴ
6 と共になす第１の直列回路30が、フォトダイオードア
レイ2 のアノードカソード間に接続されることとなる。
アレイ2 に接続されることにより、第１のＭＯＳＦＥＴ
6 と共になす第１の直列回路30が、フォトダイオードア
レイ2 のアノードカソード間に接続されることとなる。
【００２０】高インピーダンス要素9 は、高抵抗9aから
なり、その他端が低抵抗8 の他端に接続されることによ
り、第２のＭＯＳＦＥＴ7 と共になす第２の直列回路40
が、第１のＭＯＳＦＥＴ6 及び低抵抗8 によりなる第１
の直列回路30に並列接続されている。この第２の直列回
路40は、第１の直列回路30及びＮＰＮバイポーラトラン
ジスタ4,4 と共に、過電流検知用抵抗5,5 の両端電圧が
しきい値を超えると出力用ＭＯＳＦＥＴ3,3 のゲートソ
ース間に充電された電荷が放電される状態を保持する放
電保持回路50を構成している。
なり、その他端が低抵抗8 の他端に接続されることによ
り、第２のＭＯＳＦＥＴ7 と共になす第２の直列回路40
が、第１のＭＯＳＦＥＴ6 及び低抵抗8 によりなる第１
の直列回路30に並列接続されている。この第２の直列回
路40は、第１の直列回路30及びＮＰＮバイポーラトラン
ジスタ4,4 と共に、過電流検知用抵抗5,5 の両端電圧が
しきい値を超えると出力用ＭＯＳＦＥＴ3,3 のゲートソ
ース間に充電された電荷が放電される状態を保持する放
電保持回路50を構成している。
【００２１】制御用ＭＯＳＦＥＴ10は、ｎチャネル・デ
ィプレッション型であって、制御用抵抗11と共に、出力
用ＭＯＳＦＥＴ3,3 の電荷の充放電を制御する制御手段
60を構成する。この制御用ＭＯＳＦＥＴ10は、そのゲー
ト及びソースが制御用抵抗11を介して接続されるととも
に、ドレインが出力用ＭＯＳＦＥＴ3,3 のゲートに接続
されている。
ィプレッション型であって、制御用抵抗11と共に、出力
用ＭＯＳＦＥＴ3,3 の電荷の充放電を制御する制御手段
60を構成する。この制御用ＭＯＳＦＥＴ10は、そのゲー
ト及びソースが制御用抵抗11を介して接続されるととも
に、ドレインが出力用ＭＯＳＦＥＴ3,3 のゲートに接続
されている。
【００２２】次に、動作を説明する。発光ダイオード1
が入力信号に応じて光信号を発光すると、フォトダイオ
ードアレイ2 が発光ダイオード1 の光信号を受光して光
起電力を発生する。この光起電力によって、出力用ＭＯ
ＳＦＥＴ3 のゲートソース間に電荷が充電されるととも
に、制御用ＭＯＳＦＥＴ10のドレインソース間に電流が
流れる。こうして、制御用抵抗11に電流が流れると、制
御用抵抗11の両端に電位差が発生し、その電位差によっ
て制御用ＭＯＳＦＥＴ10のドレインとソースとの間が遮
断される。
が入力信号に応じて光信号を発光すると、フォトダイオ
ードアレイ2 が発光ダイオード1 の光信号を受光して光
起電力を発生する。この光起電力によって、出力用ＭＯ
ＳＦＥＴ3 のゲートソース間に電荷が充電されるととも
に、制御用ＭＯＳＦＥＴ10のドレインソース間に電流が
流れる。こうして、制御用抵抗11に電流が流れると、制
御用抵抗11の両端に電位差が発生し、その電位差によっ
て制御用ＭＯＳＦＥＴ10のドレインとソースとの間が遮
断される。
【００２３】また、フォトダイオードアレイ2 が起電力
を発生することにより、第２のＭＯＳＦＥＴ7 のゲート
ソース間が低抵抗8 を介して充電されてゆくとともに、
第１のＭＯＳＦＥＴ6 のゲートソース間も高抵抗9aを介
して充電されてゆくようになる。こうして、第１及び第
２のＭＯＳＦＥＴ6,7 は、いずれもゲートソース間が充
電されてゆくのであるが、低抵抗8 を介してゲートソー
ス間が充電されてゆく第２のＭＯＳＦＥＴ7 は、高抵抗
9aを介してゲートソース間が充電されてゆく第１のＭＯ
ＳＦＥＴ6 よりも充電速度が速いので、第２のＭＯＳＦ
ＥＴ7 が含まれる第２の直列回路40が、第１のＭＯＳＦ
ＥＴ6 が含まれる第１の直列回路30よりも早く導通状態
となる。このとき、第１のＭＯＳＦＥＴ6 は、そのゲー
トソース間に充電された電荷を放電するので、第１のＭ
ＯＳＦＥＴ6 の含まれる第１の直列回路30が遮断状態と
なり、第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路
40が高インピーダンス状態となる。
を発生することにより、第２のＭＯＳＦＥＴ7 のゲート
ソース間が低抵抗8 を介して充電されてゆくとともに、
第１のＭＯＳＦＥＴ6 のゲートソース間も高抵抗9aを介
して充電されてゆくようになる。こうして、第１及び第
２のＭＯＳＦＥＴ6,7 は、いずれもゲートソース間が充
電されてゆくのであるが、低抵抗8 を介してゲートソー
ス間が充電されてゆく第２のＭＯＳＦＥＴ7 は、高抵抗
9aを介してゲートソース間が充電されてゆく第１のＭＯ
ＳＦＥＴ6 よりも充電速度が速いので、第２のＭＯＳＦ
ＥＴ7 が含まれる第２の直列回路40が、第１のＭＯＳＦ
ＥＴ6 が含まれる第１の直列回路30よりも早く導通状態
となる。このとき、第１のＭＯＳＦＥＴ6 は、そのゲー
トソース間に充電された電荷を放電するので、第１のＭ
ＯＳＦＥＴ6 の含まれる第１の直列回路30が遮断状態と
なり、第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路
40が高インピーダンス状態となる。
【００２４】結果として、出力用ＭＯＳＦＥＴ3 のゲー
トソース間に電荷が効率良く充電されるようになり、出
力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断状態か
ら導通状態へと移行する。つまり、出力用ＭＯＳＦＥＴ
3 のドレイン電流が流れることとなる。
トソース間に電荷が効率良く充電されるようになり、出
力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断状態か
ら導通状態へと移行する。つまり、出力用ＭＯＳＦＥＴ
3 のドレイン電流が流れることとなる。
【００２５】そして、発光ダイオード1 に入力信号が入
力されなくなって発光しなくなると、フォトダイオード
アレイ2 が光起電力を発生しなくなる。そうすると、制
御用抵抗11の両端に電位差が発生しなくなって、制御用
ＭＯＳＦＥＴ10のドレインソース間が導通状態へと変化
し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が、制御用ＭＯＳＦＥＴ10のドレインソース間及
び制御用抵抗11を通って速やかに放電され、出力用ＭＯ
ＳＦＥＴ3 のドレインソース間が遮断状態へと移行す
る。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流
れなくなる。
力されなくなって発光しなくなると、フォトダイオード
アレイ2 が光起電力を発生しなくなる。そうすると、制
御用抵抗11の両端に電位差が発生しなくなって、制御用
ＭＯＳＦＥＴ10のドレインソース間が導通状態へと変化
し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が、制御用ＭＯＳＦＥＴ10のドレインソース間及
び制御用抵抗11を通って速やかに放電され、出力用ＭＯ
ＳＦＥＴ3 のドレインソース間が遮断状態へと移行す
る。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流
れなくなる。
【００２６】このとき、第２のＭＯＳＦＥＴ7 のゲート
ソース間に充電された電荷も、制御用ＭＯＳＦＥＴ10の
ドレインソース間及び制御用抵抗11を通って速やかに放
電され、第２のＭＯＳＦＥＴ7 のドレインソース間が遮
断状態となる。
ソース間に充電された電荷も、制御用ＭＯＳＦＥＴ10の
ドレインソース間及び制御用抵抗11を通って速やかに放
電され、第２のＭＯＳＦＥＴ7 のドレインソース間が遮
断状態となる。
【００２７】また、出力用ＭＯＳＦＥＴ3 のドレイン電
流が所定電流を越えて流れると、出力用ＭＯＳＦＥＴ3
のソースに接続された過電流検知用抵抗5 の両端電圧、
すなわち、ＮＰＮバイポーラトランジスタ4 のベースエ
ミッタ間の電圧が増大して、しきい値を超えるようにな
り、ＮＰＮバイポーラトランジスタ4 のエミッタコレク
タ間にコレクタ電流が流れるようになる。こうして、Ｎ
ＰＮバイポーラトランジスタ4 のコレクタ電流が流れる
と、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が放電される。
流が所定電流を越えて流れると、出力用ＭＯＳＦＥＴ3
のソースに接続された過電流検知用抵抗5 の両端電圧、
すなわち、ＮＰＮバイポーラトランジスタ4 のベースエ
ミッタ間の電圧が増大して、しきい値を超えるようにな
り、ＮＰＮバイポーラトランジスタ4 のエミッタコレク
タ間にコレクタ電流が流れるようになる。こうして、Ｎ
ＰＮバイポーラトランジスタ4 のコレクタ電流が流れる
と、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が放電される。
【００２８】このとき、第２のＭＯＳＦＥＴ7 のゲート
ソース間に充電された電荷も放電されて、第２のＭＯＳ
ＦＥＴ7 のドレインソース間が遮断状態となり、フォト
ダイオードアレイ2 の起電力による電流の一部によっ
て、第１の直列回路30に含まれる第１のＭＯＳＦＥＴ6
のゲートソース間が高抵抗9aを介して充電されて、第１
のＭＯＳＦＥＴ6 のドレインソース間が導通状態とな
り、第１の直列回路30が低インピーダンス状態となっ
て、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が第１の直列回路30を通ることによっても放電さ
れ、出力用ＭＯＳＦＥＴ3 のドレイン電流が完全に遮断
される。さらに、フォトダイオードアレイ2 の起電力に
よる電流の大部分が、この第１の直列回路30を通ること
によって、出力用ＭＯＳＦＥＴ3 のゲートソース間に電
荷が充電されなくなり、出力用ＭＯＳＦＥＴ3 は、遮断
状態が保持される。
ソース間に充電された電荷も放電されて、第２のＭＯＳ
ＦＥＴ7 のドレインソース間が遮断状態となり、フォト
ダイオードアレイ2 の起電力による電流の一部によっ
て、第１の直列回路30に含まれる第１のＭＯＳＦＥＴ6
のゲートソース間が高抵抗9aを介して充電されて、第１
のＭＯＳＦＥＴ6 のドレインソース間が導通状態とな
り、第１の直列回路30が低インピーダンス状態となっ
て、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷が第１の直列回路30を通ることによっても放電さ
れ、出力用ＭＯＳＦＥＴ3 のドレイン電流が完全に遮断
される。さらに、フォトダイオードアレイ2 の起電力に
よる電流の大部分が、この第１の直列回路30を通ること
によって、出力用ＭＯＳＦＥＴ3 のゲートソース間に電
荷が充電されなくなり、出力用ＭＯＳＦＥＴ3 は、遮断
状態が保持される。
【００２９】かかる半導体リレーにあっては、過電流検
知用抵抗5 に所定電流を超えた電流が流れると、過電流
検知用抵抗5 の両端電圧がしきい値を超えるので、ＮＰ
Ｎバイポーラトランジスタ4 が、第２のＭＯＳＦＥＴ7
のゲートソース間に充電された電荷を放電させて、第２
のＭＯＳＦＥＴ7 のドレインソース間が遮断状態となっ
て第２の直列回路40が遮断状態となり、第１のＭＯＳＦ
ＥＴ6 のゲートソース間が充電されてドレインソース間
が導通状態となって第１の直列回路30が導通状態とな
り、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷を放電するので、フォトダイオードアレイ2 の起
電力による大部分の電流が流れるようになって、出力用
ＭＯＳＦＥＴ3 のゲートソース間に充電されなくなるか
ら、出力用ＭＯＳＦＥＴ3 は、遮断状態のままとなっ
て、ドレイン電流が流れなくなるので、過電流によって
損傷しなくなる。
知用抵抗5 に所定電流を超えた電流が流れると、過電流
検知用抵抗5 の両端電圧がしきい値を超えるので、ＮＰ
Ｎバイポーラトランジスタ4 が、第２のＭＯＳＦＥＴ7
のゲートソース間に充電された電荷を放電させて、第２
のＭＯＳＦＥＴ7 のドレインソース間が遮断状態となっ
て第２の直列回路40が遮断状態となり、第１のＭＯＳＦ
ＥＴ6 のゲートソース間が充電されてドレインソース間
が導通状態となって第１の直列回路30が導通状態とな
り、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電され
た電荷を放電するので、フォトダイオードアレイ2 の起
電力による大部分の電流が流れるようになって、出力用
ＭＯＳＦＥＴ3 のゲートソース間に充電されなくなるか
ら、出力用ＭＯＳＦＥＴ3 は、遮断状態のままとなっ
て、ドレイン電流が流れなくなるので、過電流によって
損傷しなくなる。
【００３０】次に、本発明の第２実施形態を図２に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態とは異なるところのみ記す。第１実施形態では、高
インピーダンス要素9 は、高抵抗9aからなるのに対し、
本実施形態では、インピーダンス用ＭＯＳＦＥＴ12及び
そのインピーダンス用ＭＯＳＦＥＴ12のゲートソース間
に接続されたインピーダンス用抵抗13からなる。
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態とは異なるところのみ記す。第１実施形態では、高
インピーダンス要素9 は、高抵抗9aからなるのに対し、
本実施形態では、インピーダンス用ＭＯＳＦＥＴ12及び
そのインピーダンス用ＭＯＳＦＥＴ12のゲートソース間
に接続されたインピーダンス用抵抗13からなる。
【００３１】詳しくは、インピーダンス用ＭＯＳＦＥＴ
12は、そのドレインが低抵抗8 の他端に接続され、ゲー
トが第１のＭＯＳＦＥＴ6 のゲートに接続されている。
これらのインピーダンス用ＭＯＳＦＥＴ12及びインピー
ダンス用抵抗13は、インピーダンス用抵抗13の一端が第
２のＭＯＳＦＥＴ7 のドレインに接続されることによ
り、第２のＭＯＳＦＥＴ7 と共に第２の直列回路40を構
成している。
12は、そのドレインが低抵抗8 の他端に接続され、ゲー
トが第１のＭＯＳＦＥＴ6 のゲートに接続されている。
これらのインピーダンス用ＭＯＳＦＥＴ12及びインピー
ダンス用抵抗13は、インピーダンス用抵抗13の一端が第
２のＭＯＳＦＥＴ7 のドレインに接続されることによ
り、第２のＭＯＳＦＥＴ7 と共に第２の直列回路40を構
成している。
【００３２】かかる半導体リレーにあっては、インピー
ダンス用抵抗13を電流が流れることにより発生する電位
差は、インピーダンス用ＭＯＳＦＥＴ12のゲートソース
間の電位差になって、インピーダンス用ＭＯＳＦＥＴ12
のドレインソース間の導通状態をフィードバックするか
ら、インピーダンス用ＭＯＳＦＥＴ12のドレインソース
間に略定電流が流れるようになり、高インピーダンス要
素9 そのものを高抵抗9aでなすときと同様に、第１実施
形態の効果を奏することができる。
ダンス用抵抗13を電流が流れることにより発生する電位
差は、インピーダンス用ＭＯＳＦＥＴ12のゲートソース
間の電位差になって、インピーダンス用ＭＯＳＦＥＴ12
のドレインソース間の導通状態をフィードバックするか
ら、インピーダンス用ＭＯＳＦＥＴ12のドレインソース
間に略定電流が流れるようになり、高インピーダンス要
素9 そのものを高抵抗9aでなすときと同様に、第１実施
形態の効果を奏することができる。
【００３３】しかも、インピーダンス用抵抗13は、イン
ピーダンス用ＭＯＳＦＥＴ12のしきい値を適宜設定する
ことにより、高インピーダンス要素9 そのものをなした
高抵抗9aよりも、抵抗値を小さくすることができ、ひい
ては、シリコン基板上に高インピーダンス要素9 を形成
するときには、そのデバイスチップを小型化することが
できる。
ピーダンス用ＭＯＳＦＥＴ12のしきい値を適宜設定する
ことにより、高インピーダンス要素9 そのものをなした
高抵抗9aよりも、抵抗値を小さくすることができ、ひい
ては、シリコン基板上に高インピーダンス要素9 を形成
するときには、そのデバイスチップを小型化することが
できる。
【００３４】次に、本発明の第３実施形態を図３に基づ
いて以下に説明する。なお、第２実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第２実施
形態とは異なるところのみ記す。第２実施形態では、制
御手段60が設けられているのに対し、本実施形態では、
バイパス抵抗14が設けられた構成となっている。
いて以下に説明する。なお、第２実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第２実施
形態とは異なるところのみ記す。第２実施形態では、制
御手段60が設けられているのに対し、本実施形態では、
バイパス抵抗14が設けられた構成となっている。
【００３５】詳しくは、バイパス抵抗14は、その一端が
フォトダイオードアレイ2 のカソードに接続されるとと
もに、他端が第２のＭＯＳＦＥＴ7 のゲートに接続され
ている。このバイパス抵抗14は、出力用ＭＯＳＦＥＴ3
のドレインソース間が導通状態になっているときに、フ
ォトダイオードアレイ2 の起電力による電流が第１の直
列回路30の低抵抗8 及びバイパス抵抗14を通って定常的
に多く漏洩しないよう、また、半導体リレーとしての復
帰時間が長くならないよう、第１実施形態における高抵
抗9aと同程度の抵抗値を有するのが望ましい。
フォトダイオードアレイ2 のカソードに接続されるとと
もに、他端が第２のＭＯＳＦＥＴ7 のゲートに接続され
ている。このバイパス抵抗14は、出力用ＭＯＳＦＥＴ3
のドレインソース間が導通状態になっているときに、フ
ォトダイオードアレイ2 の起電力による電流が第１の直
列回路30の低抵抗8 及びバイパス抵抗14を通って定常的
に多く漏洩しないよう、また、半導体リレーとしての復
帰時間が長くならないよう、第１実施形態における高抵
抗9aと同程度の抵抗値を有するのが望ましい。
【００３６】次に、動作を説明する。発光ダイオード1
が入力信号に応じて光信号を発光すると、第２実施形態
と同様に、フォトダイオードアレイ2 が発光ダイオード
1 の光信号を受光して光起電力を発生することにより、
第２のＭＯＳＦＥＴ7 のゲートソース間が低抵抗8 を介
して充電されてゆくとともに、第１のＭＯＳＦＥＴのゲ
ートソース間も、インピーダンス用ＭＯＳＦＥＴ12及び
インピーダンス用抵抗13を介して充電され、やがて、第
２実施形態と同様に、第２のＭＯＳＦＥＴ7 の含まれる
第２の直列回路40が、第１のＭＯＳＦＥＴ6 の含まれる
第１の直列回路30よりも早く導通状態となり、その後、
第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路40が高
インピーダンス状態となるので、フォトダイオードアレ
イ2 による光起電力によって、出力用ＭＯＳＦＥＴ3 の
ゲートソース間に電荷が効率良く充電されるようにな
り、出力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断
状態から導通状態へと移行する。つまり、出力用ＭＯＳ
ＦＥＴ3 のドレイン電流が流れることとなる。
が入力信号に応じて光信号を発光すると、第２実施形態
と同様に、フォトダイオードアレイ2 が発光ダイオード
1 の光信号を受光して光起電力を発生することにより、
第２のＭＯＳＦＥＴ7 のゲートソース間が低抵抗8 を介
して充電されてゆくとともに、第１のＭＯＳＦＥＴのゲ
ートソース間も、インピーダンス用ＭＯＳＦＥＴ12及び
インピーダンス用抵抗13を介して充電され、やがて、第
２実施形態と同様に、第２のＭＯＳＦＥＴ7 の含まれる
第２の直列回路40が、第１のＭＯＳＦＥＴ6 の含まれる
第１の直列回路30よりも早く導通状態となり、その後、
第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路40が高
インピーダンス状態となるので、フォトダイオードアレ
イ2 による光起電力によって、出力用ＭＯＳＦＥＴ3 の
ゲートソース間に電荷が効率良く充電されるようにな
り、出力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断
状態から導通状態へと移行する。つまり、出力用ＭＯＳ
ＦＥＴ3 のドレイン電流が流れることとなる。
【００３７】そして、発光ダイオード1 に入力信号が入
力されなくなって発光しなくなると、フォトダイオード
アレイ2 が光起電力を発生しなくなる。そうすると、出
力用ＭＯＳＦＥＴ3 のゲートソース間に充電されていた
電荷は、最初は、第２の直列回路40を通って放電される
とともに、第１の直列回路30の低抵抗8 及びバイパス抵
抗14を通って放電される。そして、出力用ＭＯＳＦＥＴ
3 のゲートソース間電圧が第２のＭＯＳＦＥＴ7 のしき
い値程度まで低下すると、それ以降は、第１の直列回路
30の低抵抗8 及びバイパス抵抗14を通ることによっての
み放電される。こうして、出力用ＭＯＳＦＥＴ3 のゲー
トソース間に充電された電荷が放電され、出力用ＭＯＳ
ＦＥＴ3 のドレインソース間が遮断状態となる。つま
り、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れなくな
る。
力されなくなって発光しなくなると、フォトダイオード
アレイ2 が光起電力を発生しなくなる。そうすると、出
力用ＭＯＳＦＥＴ3 のゲートソース間に充電されていた
電荷は、最初は、第２の直列回路40を通って放電される
とともに、第１の直列回路30の低抵抗8 及びバイパス抵
抗14を通って放電される。そして、出力用ＭＯＳＦＥＴ
3 のゲートソース間電圧が第２のＭＯＳＦＥＴ7 のしき
い値程度まで低下すると、それ以降は、第１の直列回路
30の低抵抗8 及びバイパス抵抗14を通ることによっての
み放電される。こうして、出力用ＭＯＳＦＥＴ3 のゲー
トソース間に充電された電荷が放電され、出力用ＭＯＳ
ＦＥＴ3 のドレインソース間が遮断状態となる。つま
り、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れなくな
る。
【００３８】また、出力用ＭＯＳＦＥＴ3 のドレインソ
ース間に所定電流を越えてドレイン電流が流れると、第
２実施形態と同様に、出力用ＭＯＳＦＥＴ3 のドレイン
ソース間が遮断状態となる。その後、遮断された出力用
ＭＯＳＦＥＴ3 のドレインソース間を再び導通状態とす
るためには、入力信号の入力を中止して、第１及び第２
のゲートソース間に充電された電荷を放電した後に、再
度、入力信号の入力を行えばよい。
ース間に所定電流を越えてドレイン電流が流れると、第
２実施形態と同様に、出力用ＭＯＳＦＥＴ3 のドレイン
ソース間が遮断状態となる。その後、遮断された出力用
ＭＯＳＦＥＴ3 のドレインソース間を再び導通状態とす
るためには、入力信号の入力を中止して、第１及び第２
のゲートソース間に充電された電荷を放電した後に、再
度、入力信号の入力を行えばよい。
【００３９】かかる半導体リレーにあっては、第２実施
形態と同様の効果を奏することができる。
形態と同様の効果を奏することができる。
【００４０】なお、第１乃至第３実施形態では、放電保
持回路には、ＮＰＮバイポーラトランジスタ4 が設けら
れているが、このＮＰＮバイポーラトランジスタ4 をエ
ンハンスメント型ＭＯＳＦＥＴに置換しても、同様の効
果を奏することができる。
持回路には、ＮＰＮバイポーラトランジスタ4 が設けら
れているが、このＮＰＮバイポーラトランジスタ4 をエ
ンハンスメント型ＭＯＳＦＥＴに置換しても、同様の効
果を奏することができる。
【００４１】また、第１乃至第３実施形態では、出力用
ＭＯＳＦＥＴ3 、ＮＰＮバイポーラトランジスタ4 及び
過電流検知用抵抗5 がそれぞれ対をなして設けられてい
るが、１つずつ設けられたものでも、同様の効果を奏す
ることができる。
ＭＯＳＦＥＴ3 、ＮＰＮバイポーラトランジスタ4 及び
過電流検知用抵抗5 がそれぞれ対をなして設けられてい
るが、１つずつ設けられたものでも、同様の効果を奏す
ることができる。
【００４２】また、第３実施形態では、高インピーダン
ス要素9 は、インピーダンス用ＭＯＳＦＥＴ12及びその
インピーダンス用ＭＯＳＦＥＴ12のゲートソース間に接
続されたインピーダンス用抵抗13からなるが、第１実施
形態のように、高抵抗9aからなる構成にしても、出力用
ＭＯＳＦＥＴ3 が過電流によって損傷しなくなるという
効果を奏することができる。
ス要素9 は、インピーダンス用ＭＯＳＦＥＴ12及びその
インピーダンス用ＭＯＳＦＥＴ12のゲートソース間に接
続されたインピーダンス用抵抗13からなるが、第１実施
形態のように、高抵抗9aからなる構成にしても、出力用
ＭＯＳＦＥＴ3 が過電流によって損傷しなくなるという
効果を奏することができる。
【００４３】なお、第２及び第３実施形態では、高イン
ピーダンス要素9 のみが、インピーダンス用ＭＯＳＦＥ
Ｔ12及びそのインピーダンス用ＭＯＳＦＥＴ12のゲート
ソース間に接続されたインピーダンス用抵抗13からなる
構成となっているが、低インピーダンス要素を、インピ
ーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯ
ＳＦＥＴのゲートソース間に接続されたインピーダンス
用抵抗からなる構成にしてもよい。
ピーダンス要素9 のみが、インピーダンス用ＭＯＳＦＥ
Ｔ12及びそのインピーダンス用ＭＯＳＦＥＴ12のゲート
ソース間に接続されたインピーダンス用抵抗13からなる
構成となっているが、低インピーダンス要素を、インピ
ーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯ
ＳＦＥＴのゲートソース間に接続されたインピーダンス
用抵抗からなる構成にしてもよい。
【００４４】
【発明の効果】請求項１記載の発明は、過電流検知用抵
抗に所定電流を超えた電流が流れると、過電流検知用抵
抗の両端電圧がしきい値を超えるので、放電保持回路
が、出力用ＭＯＳＦＥＴのゲートソース間に充電された
電荷が放電される状態を保持するようになり、出力用Ｍ
ＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流
が流れなくなるので、過電流によって損傷しなくなる。
抗に所定電流を超えた電流が流れると、過電流検知用抵
抗の両端電圧がしきい値を超えるので、放電保持回路
が、出力用ＭＯＳＦＥＴのゲートソース間に充電された
電荷が放電される状態を保持するようになり、出力用Ｍ
ＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流
が流れなくなるので、過電流によって損傷しなくなる。
【００４５】請求項２記載の発明は、過電流検知用抵抗
に所定電流を超えた電流が流れると、過電流検知用抵抗
の両端電圧がしきい値を超えるので、トタンジスタが、
第２のＭＯＳＦＥＴのゲートソース間に充電された電荷
を放電させて、第２のＭＯＳＦＥＴのドレインソース間
が遮断状態となって第２の直列回路が遮断状態となり、
第１のＭＯＳＦＥＴのゲートソース間が充電されてドレ
インソース間が導通状態となって第１の直列回路が導通
状態となるので、出力用ＭＯＳＦＥＴのゲートソース間
に充電された電荷を放電するとともに、受光素子の起電
力による大部分の電流が流れるようになって、出力用Ｍ
ＯＳＦＥＴのゲートソース間に充電されなくなるから、
出力用ＭＯＳＦＥＴは、遮断状態のままとなって、ドレ
イン電流が流れなくなるので、過電流によって損傷しな
くなる。
に所定電流を超えた電流が流れると、過電流検知用抵抗
の両端電圧がしきい値を超えるので、トタンジスタが、
第２のＭＯＳＦＥＴのゲートソース間に充電された電荷
を放電させて、第２のＭＯＳＦＥＴのドレインソース間
が遮断状態となって第２の直列回路が遮断状態となり、
第１のＭＯＳＦＥＴのゲートソース間が充電されてドレ
インソース間が導通状態となって第１の直列回路が導通
状態となるので、出力用ＭＯＳＦＥＴのゲートソース間
に充電された電荷を放電するとともに、受光素子の起電
力による大部分の電流が流れるようになって、出力用Ｍ
ＯＳＦＥＴのゲートソース間に充電されなくなるから、
出力用ＭＯＳＦＥＴは、遮断状態のままとなって、ドレ
イン電流が流れなくなるので、過電流によって損傷しな
くなる。
【００４６】請求項３記載の発明は、インピーダンス用
抵抗を電流が流れることにより発生する電位差は、イン
ピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差に
なって、インピーダンス用ＭＯＳＦＥＴのドレインソー
ス間の導通状態をフィードバックするから、インピーダ
ンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流
れるようになり、低インピーダンス要素又は高インピー
ダンス要素そのものを抵抗でなすときと同様に、請求項
２記載の効果を奏することができる。しかも、インピー
ダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしき
い値を適宜設定することにより、低インピーダンス要素
又は高インピーダンス要素そのものをなした抵抗より
も、抵抗値を小さくすることができ、ひいては、シリコ
ン基板上に低インピーダンス要素又は高インピーダンス
要素を形成するときには、そのデバイスチップを小型化
することができる。
抵抗を電流が流れることにより発生する電位差は、イン
ピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差に
なって、インピーダンス用ＭＯＳＦＥＴのドレインソー
ス間の導通状態をフィードバックするから、インピーダ
ンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流
れるようになり、低インピーダンス要素又は高インピー
ダンス要素そのものを抵抗でなすときと同様に、請求項
２記載の効果を奏することができる。しかも、インピー
ダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしき
い値を適宜設定することにより、低インピーダンス要素
又は高インピーダンス要素そのものをなした抵抗より
も、抵抗値を小さくすることができ、ひいては、シリコ
ン基板上に低インピーダンス要素又は高インピーダンス
要素を形成するときには、そのデバイスチップを小型化
することができる。
【００４７】請求項４記載の発明は、過電流検知用抵抗
に所定電流を超えた電流が流れると、過電流検知用抵抗
の両端電圧がしきい値を超えるので、トタンジスタが、
第２のＭＯＳＦＥＴのゲートソース間に充電された電荷
を放電させて、第２のＭＯＳＦＥＴのドレインソース間
が遮断状態となって第２の直列回路が遮断状態となり、
第１のＭＯＳＦＥＴのゲートソース間が充電されてドレ
インソース間が導通状態となって第１の直列回路が導通
状態となるので、出力用ＭＯＳＦＥＴのゲートソース間
に充電された電荷を放電して、受光素子の起電力による
大部分の電流が流れるようになって、出力用ＭＯＳＦＥ
Ｔのゲートソース間に充電されなくなるから、出力用Ｍ
ＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流
が流れなくなるので、過電流によって損傷しなくなる。
に所定電流を超えた電流が流れると、過電流検知用抵抗
の両端電圧がしきい値を超えるので、トタンジスタが、
第２のＭＯＳＦＥＴのゲートソース間に充電された電荷
を放電させて、第２のＭＯＳＦＥＴのドレインソース間
が遮断状態となって第２の直列回路が遮断状態となり、
第１のＭＯＳＦＥＴのゲートソース間が充電されてドレ
インソース間が導通状態となって第１の直列回路が導通
状態となるので、出力用ＭＯＳＦＥＴのゲートソース間
に充電された電荷を放電して、受光素子の起電力による
大部分の電流が流れるようになって、出力用ＭＯＳＦＥ
Ｔのゲートソース間に充電されなくなるから、出力用Ｍ
ＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流
が流れなくなるので、過電流によって損傷しなくなる。
【００４８】請求項５記載の発明は、インピーダンス用
抵抗を電流が流れることにより発生する電位差は、イン
ピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差に
なって、インピーダンス用ＭＯＳＦＥＴのドレインソー
ス間の導通状態をフィードバックするから、インピーダ
ンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流
れるようになり、低インピーダンス要素又は高インピー
ダンス要素そのものを抵抗でなすときと同様に、請求項
４記載の効果を奏することができる。しかも、インピー
ダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしき
い値を適宜設定することにより、低インピーダンス要素
又は高インピーダンス要素そのものをなした抵抗より
も、抵抗値を小さくすることができ、ひいては、シリコ
ン基板上に低インピーダンス要素又は高インピーダンス
要素を形成するときには、そのデバイスチップを小型化
することができる。
抵抗を電流が流れることにより発生する電位差は、イン
ピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差に
なって、インピーダンス用ＭＯＳＦＥＴのドレインソー
ス間の導通状態をフィードバックするから、インピーダ
ンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流
れるようになり、低インピーダンス要素又は高インピー
ダンス要素そのものを抵抗でなすときと同様に、請求項
４記載の効果を奏することができる。しかも、インピー
ダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしき
い値を適宜設定することにより、低インピーダンス要素
又は高インピーダンス要素そのものをなした抵抗より
も、抵抗値を小さくすることができ、ひいては、シリコ
ン基板上に低インピーダンス要素又は高インピーダンス
要素を形成するときには、そのデバイスチップを小型化
することができる。
【図１】本発明の第１実施形態の回路図である。
【図２】本発明の第２実施形態の回路図である。
【図３】本発明の第３実施形態の回路図である。
【図４】従来例の回路図である。
1 発光ダイオード（発光素子） 2 受光素子（フォトダイオードアレイ） 3 出力用ＭＯＳＦＥＴ 4 ＮＰＮバイポーラトランジスタ 5 過電流検知用抵抗 6 第１のＭＯＳＦＥＴ 7 第２のＭＯＳＦＥＴ 8 低インピーダンス要素 9 高インピーダンス要素 10 制御用ＭＯＳＦＥＴ（制御用トランジスタ） 12 インピーダンス用ＭＯＳＦＥＴ 13 インピーダンス用抵抗 14 バイパス抵抗 30 第１の直列回路 40 第２の直列回路 50 放電保持回路 60 制御手段
Claims (5)
- 【請求項１】 入力信号に応じて発光する発光素子と、
発光素子の光を受光して光起電力を発生する受光素子
と、受光素子により発生された光起電力がゲートソース
間に印加して電荷が充電されることによりドレインソー
ス間が導通状態に変化する出力用ＭＯＳＦＥＴと、出力
用ＭＯＳＦＥＴのゲートソース間に接続され受光素子に
よる光起電力の発生及び消失に連動して導通状態が変化
する制御用トランジスタを含み出力用ＭＯＳＦＥＴの電
荷の充放電を制御する制御手段と、一端が出力用ＭＯＳ
ＦＥＴのソースに接続された過電流検知用抵抗と、過電
流検知用抵抗の両端電圧がしきい値を超えると出力用Ｍ
ＯＳＦＥＴのゲートソース間に充電された電荷が放電さ
れる状態を保持する放電保持回路と、を備えたことを特
徴とする半導体リレー。 - 【請求項２】 前記放電保持回路は、エンハンスメント
型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴの
ドレイン側に接続された低インピーダンス要素からなり
受光素子のアノードカソード間に接続されるとともに出
力用ＭＯＳＦＥＴの放電回路をなした第１の直列回路
と、ゲートが第１のＭＯＳＦＥＴのドレインに接続され
るとともにドレインが第１のＭＯＳＦＥＴのゲートに接
続されたエンハンスメント型の第２のＭＯＳＦＥＴ及び
その第２のＭＯＳＦＥＴのドレイン側に接続された高イ
ンピーダンス要素からなり第１の直列回路に並列接続さ
れた第２の直列回路と、過電流検知用抵抗の両端電圧が
しきい値を超えると第２のＭＯＳＦＥＴのゲートソース
間に充電された電荷を放電させるトランジスタと、から
なることを特徴とする請求項１記載の半導体リレー。 - 【請求項３】 前記低インピーダンス要素又は前記高イ
ンピーダンス要素の少なくとも一方は、インピーダンス
用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴ
のゲートソース間に接続されたインピーダンス用抵抗か
らなることを特徴とする請求項２記載の半導体リレー。 - 【請求項４】 入力信号に応じて発光する発光素子と、
発光素子の光を受光して光起電力をアノードカソード間
に発生する受光素子と、受光素子により発生された光起
電力がゲートソース間に印加して電荷が充電されること
によりドレインソース間が導通状態に変化する出力用Ｍ
ＯＳＦＥＴと、出力用ＭＯＳＦＥＴのソースに接続され
た過電流検知用抵抗と、エンハンスメント型の第１のＭ
ＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのドレイン側に
接続された低インピーダンス要素からなり受光素子のア
ノードカソード間に接続されるとともに出力用ＭＯＳＦ
ＥＴの放電回路をなした第１の直列回路と、ゲートが第
１のＭＯＳＦＥＴのドレインに接続されるとともにドレ
インが第１のＭＯＳＦＥＴのゲートに接続されたエンハ
ンスメント型の第２のＭＯＳＦＥＴ及びその第２のＭＯ
ＳＦＥＴのドレイン側に接続された高インピーダンス要
素からなり第１の直列回路に並列接続された第２の直列
回路と、過電流検知用抵抗の両端電圧がしきい値を超え
ると第２のＭＯＳＦＥＴのゲートソース間に充電された
電荷を放電させるトランジスタと、一端が受光素子のカ
ソードに接続されるとともに他端が第２のＭＯＳＦＥＴ
のゲートに接続されたバイパス抵抗と、を備えたことを
特徴とする半導体リレー。 - 【請求項５】 前記低インピーダンス要素又は前記高イ
ンピーダンス要素の少なくとも一方は、インピーダンス
用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴ
のゲートソース間に接続されたインピーダンス用抵抗か
らなることを特徴とする請求項４記載の半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32773897A JP3637749B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32773897A JP3637749B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163706A true JPH11163706A (ja) | 1999-06-18 |
| JP3637749B2 JP3637749B2 (ja) | 2005-04-13 |
Family
ID=18202440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32773897A Expired - Fee Related JP3637749B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637749B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1087527A2 (en) * | 1999-09-27 | 2001-03-28 | Matsushita Electric Works, Ltd. | Light responsive semiconductor switch with shortened load protection |
| EP3118994A1 (de) * | 2015-07-13 | 2017-01-18 | Siemens Aktiengesellschaft | Schaltmittel zum schalten einer last und ausgabebaugruppe für die industrielle automatisierung |
-
1997
- 1997-11-28 JP JP32773897A patent/JP3637749B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1087527A2 (en) * | 1999-09-27 | 2001-03-28 | Matsushita Electric Works, Ltd. | Light responsive semiconductor switch with shortened load protection |
| US6339236B1 (en) | 1999-09-27 | 2002-01-15 | Matsushita Electric Works, Ltd. | Light responsive semiconductor switch with shorted load protection |
| EP1087527A3 (en) * | 1999-09-27 | 2004-01-28 | Matsushita Electric Works, Ltd. | Light responsive semiconductor switch with shortened load protection |
| EP3118994A1 (de) * | 2015-07-13 | 2017-01-18 | Siemens Aktiengesellschaft | Schaltmittel zum schalten einer last und ausgabebaugruppe für die industrielle automatisierung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3637749B2 (ja) | 2005-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920004919B1 (ko) | 반도체 집적회로 장치 | |
| US4777387A (en) | Fast turn-off circuit for photovoltaic driven MOSFET | |
| JP2009147022A (ja) | 光半導体リレー | |
| JPH11163706A (ja) | 半導体リレー | |
| JP3498694B2 (ja) | 光応答型半導体スイッチ | |
| JP2521663B2 (ja) | 半導体リレ−回路 | |
| JP2000252514A (ja) | 半導体リレー | |
| JPH10308529A (ja) | 半導体リレー | |
| JPH06181431A (ja) | ソリッドステートリレー | |
| CN114597881B (zh) | 一种晶圆级降低漏电的esd结构 | |
| JP3564235B2 (ja) | 半導体リレー回路 | |
| JP3086905B2 (ja) | 光結合型半導体リレー | |
| JP2743874B2 (ja) | ソリッドステートリレー | |
| JPH1154784A (ja) | 半導体リレー | |
| JPH1117215A (ja) | 半導体リレー | |
| JP2919108B2 (ja) | 光結合型リレー回路 | |
| JP2002076866A (ja) | 半導体リレー | |
| JP2932782B2 (ja) | 半導体リレー回路 | |
| JP2002050952A (ja) | 半導体リレー及びその製造方法 | |
| JP2731655B2 (ja) | 光結合型リレー回路 | |
| JP2001345685A (ja) | 半導体装置及びこれを備えた半導体リレー | |
| JPH10215159A (ja) | 半導体リレー | |
| JP2000049582A (ja) | 半導体リレー | |
| JP2002353797A (ja) | 半導体リレー | |
| JP3451810B2 (ja) | 光結合型半導体リレー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050103 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |