JP2919108B2 - 光結合型リレー回路 - Google Patents
光結合型リレー回路Info
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- JP2919108B2 JP2919108B2 JP3094207A JP9420791A JP2919108B2 JP 2919108 B2 JP2919108 B2 JP 2919108B2 JP 3094207 A JP3094207 A JP 3094207A JP 9420791 A JP9420791 A JP 9420791A JP 2919108 B2 JP2919108 B2 JP 2919108B2
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Description
【０００１】
【産業上の利用分野】本発明は、光結合方式を用いて入
出力間を絶縁した光結合型リレー回路に関するものであ
る。
出力間を絶縁した光結合型リレー回路に関するものであ
る。
【０００２】
【従来の技術】図３は従来の光結合型リレー回路の回路
図である。この回路にあっては、入力端子１ａ，１ｂ間
に接続された発光ダイオード２が発生する光信号を、フ
ォトダイオードアレイ３が受光して光起電力を発生し、
この光起電力を抵抗８を介して出力用ＭＯＳＦＥＴ１０
のゲート・ソース間に印加するものである。出力用ＭＯ
ＳＦＥＴ１０のゲート及びソースには、ノーマリ・オン
型のＪ−ＦＥＴよりなる第１の制御用トランジスタ４の
ソース及びドレインがそれぞれ接続されており、このト
ランジスタ４のゲート・ソース間は抵抗８の両端に接続
されている。また、出力用ＭＯＳＦＥＴ１０のゲート・
ソース間の電荷の蓄積時間の短縮のために、ドレイン・
ゲート間にダイオード９とバイポーラトランジスタ５の
直列接続より成る高速化回路が接続されている。
図である。この回路にあっては、入力端子１ａ，１ｂ間
に接続された発光ダイオード２が発生する光信号を、フ
ォトダイオードアレイ３が受光して光起電力を発生し、
この光起電力を抵抗８を介して出力用ＭＯＳＦＥＴ１０
のゲート・ソース間に印加するものである。出力用ＭＯ
ＳＦＥＴ１０のゲート及びソースには、ノーマリ・オン
型のＪ−ＦＥＴよりなる第１の制御用トランジスタ４の
ソース及びドレインがそれぞれ接続されており、このト
ランジスタ４のゲート・ソース間は抵抗８の両端に接続
されている。また、出力用ＭＯＳＦＥＴ１０のゲート・
ソース間の電荷の蓄積時間の短縮のために、ドレイン・
ゲート間にダイオード９とバイポーラトランジスタ５の
直列接続より成る高速化回路が接続されている。
【０００３】以下、図３に示す回路の動作について説明
する。発光ダイオード２に入力信号が印加されて、フォ
トダイオードアレイ３に光起電力が発生すると、抵抗８
とノーマリ・オン型の第１の制御用トランジスタ４を介
して光電流が流れ、抵抗８の両端に電圧が発生する。こ
の電圧により、第１の制御用トランジスタ４が高抵抗状
態にバイアスされるので、出力用ＭＯＳＦＥＴ１０のゲ
ート・ソース間にフォトダイオードアレイ３の光起電力
が印加されて、出力用ＭＯＳＦＥＴ１０がオン状態とな
る。このとき、抵抗８の両端に生じた電圧により短絡状
態となったバイポーラトランジスタ５を介して出力用Ｍ
ＯＳＦＥＴ１０のドレインからゲートへ電荷が流れ込
み、出力用ＭＯＳＦＥＴ１０のオン時間を大幅に短縮す
る。
する。発光ダイオード２に入力信号が印加されて、フォ
トダイオードアレイ３に光起電力が発生すると、抵抗８
とノーマリ・オン型の第１の制御用トランジスタ４を介
して光電流が流れ、抵抗８の両端に電圧が発生する。こ
の電圧により、第１の制御用トランジスタ４が高抵抗状
態にバイアスされるので、出力用ＭＯＳＦＥＴ１０のゲ
ート・ソース間にフォトダイオードアレイ３の光起電力
が印加されて、出力用ＭＯＳＦＥＴ１０がオン状態とな
る。このとき、抵抗８の両端に生じた電圧により短絡状
態となったバイポーラトランジスタ５を介して出力用Ｍ
ＯＳＦＥＴ１０のドレインからゲートへ電荷が流れ込
み、出力用ＭＯＳＦＥＴ１０のオン時間を大幅に短縮す
る。
【０００４】発光ダイオード２への入力信号が遮断され
ると、フォトダイオードアレイ３の光起電力が消失し、
抵抗８の両端電圧が消失するので、ノーマリ・オン型の
第１の制御用トランジスタ４は短絡状態となり、第２の
制御用トランジスタとしてのバイポーラトランジスタ５
は開放状態となるので、出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間の蓄積電荷は第１の制御用トランジスタ４
を介して放電され、出力用ＭＯＳＦＥＴ１０はオフ状態
となる。
ると、フォトダイオードアレイ３の光起電力が消失し、
抵抗８の両端電圧が消失するので、ノーマリ・オン型の
第１の制御用トランジスタ４は短絡状態となり、第２の
制御用トランジスタとしてのバイポーラトランジスタ５
は開放状態となるので、出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間の蓄積電荷は第１の制御用トランジスタ４
を介して放電され、出力用ＭＯＳＦＥＴ１０はオフ状態
となる。
【０００５】
【発明が解決しようとする課題】一般に、半導体リレー
回路には、スイッチング速度の高速性が要求される。図
３に示す従来回路においては、出力用ＭＯＳＦＥＴ１０
のドレイン・ゲート間にダイオード９と、バイポーラト
ランジスタ５の直列接続より成る高速化回路が接続され
ており、半導体リレーのターンオン時における出力用Ｍ
ＯＳＦＥＴ１０のゲート・ソース間容量の蓄積時間を短
縮している。ところが、出力用ＭＯＳＦＥＴ１０がオフ
であるときに、バイポーラトランジスタ５のベースにノ
イズ等による信号が入力されると、バイポーラトランジ
スタ５の抵抗が下がることにより、出力用ＭＯＳＦＥＴ
１０のドレイン側からゲート側へ電荷が流れ込み、出力
用ＭＯＳＦＥＴ１０がオンしてしまうという問題があっ
た。
回路には、スイッチング速度の高速性が要求される。図
３に示す従来回路においては、出力用ＭＯＳＦＥＴ１０
のドレイン・ゲート間にダイオード９と、バイポーラト
ランジスタ５の直列接続より成る高速化回路が接続され
ており、半導体リレーのターンオン時における出力用Ｍ
ＯＳＦＥＴ１０のゲート・ソース間容量の蓄積時間を短
縮している。ところが、出力用ＭＯＳＦＥＴ１０がオフ
であるときに、バイポーラトランジスタ５のベースにノ
イズ等による信号が入力されると、バイポーラトランジ
スタ５の抵抗が下がることにより、出力用ＭＯＳＦＥＴ
１０のドレイン側からゲート側へ電荷が流れ込み、出力
用ＭＯＳＦＥＴ１０がオンしてしまうという問題があっ
た。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、出力用ＭＯＳＦＥ
Ｔのドレイン・ゲート間に高速化回路を接続した光結合
型リレー回路において、高速化回路の耐ノイズ性を高め
ることにある。
のであり、その目的とするところは、出力用ＭＯＳＦＥ
Ｔのドレイン・ゲート間に高速化回路を接続した光結合
型リレー回路において、高速化回路の耐ノイズ性を高め
ることにある。
【０００７】
【課題を解決するための手段】本発明の光結合型リレー
回路にあっては、上記の課題を解決するために、図１に
示すように、入力信号に応答して光信号を発生する発光
ダイオード２と、発光ダイオード２の光信号を受光する
ように配置されたフォトダイオードアレイ３と、フォト
ダイオードアレイ３の光起電力をゲート・ソース間に印
加されてドレイン・ソース間の導通状態と非導通状態と
が切り替わる出力用ＭＯＳＦＥＴ１０と、一端を出力用
ＭＯＳＦＥＴ１０のゲートに接続された第１のインピー
ダンス要素（抵抗８）と、第１のインピーダンス要素の
他端に一端を接続され、他端をフォトダイオードアレイ
３側に接続された第２のインピーダンス要素（抵抗７）
と、一対の制御出力端を出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間に接続され、制御入力端を第２のインピー
ダンス要素の前記他端に接続され、光信号の発生時には
前記一対の制御出力端を介して通電されるフォトダイオ
ードアレイ３の光電流により第１及び第２のインピーダ
ンス要素に発生する電圧により高抵抗状態にバイアスさ
れ、光信号の消失時には出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間の蓄積電荷の放電経路を構成するノーマリ
・オン型の第１の制御用トランジスタ４と、第１のイン
ピーダンス要素の前記一端にエミッタを、第１のインピ
ーダンス要素の前記他端にベースを接続され、コレクタ
を出力用ＭＯＳＦＥＴ１０のドレイン側に接続されたバ
イポーラトランジスタよりなる第２の制御用トランジス
タ５と、出力用ＭＯＳＦＥＴ１０のドレインと第２の制
御用トランジスタ５のコレクタの間に接続された逆流阻
止用のダイオード９と、一対の制御出力端を第１のイン
ピーダンス要素と並列に接続され、制御入力端を第２の
インピーダンス要素の前記他端に接続されて、第２のイ
ンピーダンス要素の両端に生じる電圧により高抵抗状態
にバイアスされるノーマリ・オン型の第３の制御用トラ
ンジスタ６とから成ることを特徴とするものである。
回路にあっては、上記の課題を解決するために、図１に
示すように、入力信号に応答して光信号を発生する発光
ダイオード２と、発光ダイオード２の光信号を受光する
ように配置されたフォトダイオードアレイ３と、フォト
ダイオードアレイ３の光起電力をゲート・ソース間に印
加されてドレイン・ソース間の導通状態と非導通状態と
が切り替わる出力用ＭＯＳＦＥＴ１０と、一端を出力用
ＭＯＳＦＥＴ１０のゲートに接続された第１のインピー
ダンス要素（抵抗８）と、第１のインピーダンス要素の
他端に一端を接続され、他端をフォトダイオードアレイ
３側に接続された第２のインピーダンス要素（抵抗７）
と、一対の制御出力端を出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間に接続され、制御入力端を第２のインピー
ダンス要素の前記他端に接続され、光信号の発生時には
前記一対の制御出力端を介して通電されるフォトダイオ
ードアレイ３の光電流により第１及び第２のインピーダ
ンス要素に発生する電圧により高抵抗状態にバイアスさ
れ、光信号の消失時には出力用ＭＯＳＦＥＴ１０のゲー
ト・ソース間の蓄積電荷の放電経路を構成するノーマリ
・オン型の第１の制御用トランジスタ４と、第１のイン
ピーダンス要素の前記一端にエミッタを、第１のインピ
ーダンス要素の前記他端にベースを接続され、コレクタ
を出力用ＭＯＳＦＥＴ１０のドレイン側に接続されたバ
イポーラトランジスタよりなる第２の制御用トランジス
タ５と、出力用ＭＯＳＦＥＴ１０のドレインと第２の制
御用トランジスタ５のコレクタの間に接続された逆流阻
止用のダイオード９と、一対の制御出力端を第１のイン
ピーダンス要素と並列に接続され、制御入力端を第２の
インピーダンス要素の前記他端に接続されて、第２のイ
ンピーダンス要素の両端に生じる電圧により高抵抗状態
にバイアスされるノーマリ・オン型の第３の制御用トラ
ンジスタ６とから成ることを特徴とするものである。
【０００８】なお、第２の制御用トランジスタとして、
図１のバイポーラトランジスタ５に代えて、図２に示す
ように、ＭＯＳＦＥＴ１２を接続しても構わない。
図１のバイポーラトランジスタ５に代えて、図２に示す
ように、ＭＯＳＦＥＴ１２を接続しても構わない。
【０００９】
【作用】図１に示す回路では、出力用ＭＯＳＦＥＴ１０
のドレイン・ゲート間に接続される第２の制御用トラン
ジスタとしてのバイポーラトランジスタ５を制御する抵
抗８と並列にノーマリ・オン型の第３の制御用トランジ
スタ６を接続し、その制御を抵抗８と直列に接続した抵
抗７で行うようにしたため、フォトダイオードアレイ３
が光電流を発生しない限り、第２の制御用トランジスタ
としてのバイポーラトランジスタ５を制御する抵抗８の
両端が短絡された状態となり、耐ノイズ性を高めること
ができる。
のドレイン・ゲート間に接続される第２の制御用トラン
ジスタとしてのバイポーラトランジスタ５を制御する抵
抗８と並列にノーマリ・オン型の第３の制御用トランジ
スタ６を接続し、その制御を抵抗８と直列に接続した抵
抗７で行うようにしたため、フォトダイオードアレイ３
が光電流を発生しない限り、第２の制御用トランジスタ
としてのバイポーラトランジスタ５を制御する抵抗８の
両端が短絡された状態となり、耐ノイズ性を高めること
ができる。
【００１０】
【実施例】図１は本発明の一実施例の回路図である。発
光ダイオード２は入力端子１ａ，１ｂ間に接続されてい
る。発光ダイオード２は、フォトダイオードアレイ３と
光結合されている。フォトダイオードアレイ３の正極
は、抵抗７，８の直列回路を介して出力用ＭＯＳＦＥＴ
１０のゲートに、負極は出力用ＭＯＳＦＥＴ１０のソー
スにそれぞれ接続されている。出力用ＭＯＳＦＥＴ１０
のゲートには、デプレッションモードのＪ−ＦＥＴより
なるノーマリ・オン型の第１の制御用トランジスタ４の
ドレインが接続され、第１の制御用トランジスタ４のソ
ースは、出力用ＭＯＳＦＥＴ１０のソースに、第１の制
御用トランジスタ４のゲートはフォトダイオードアレイ
３の正極に接続されている。出力用ＭＯＳＦＥＴ１０の
ドレインは出力端子１１ａに、ソースは出力端子１１ｂ
に接続されている。また、出力用ＭＯＳＦＥＴ１０のド
レインには、ダイオード９のアノードが、ダイオード９
のカソードには、第２の制御用トランジスタとしてのバ
イポーラトランジスタ５のコレクタが接続されている。
バイポーラトランジスタ５のエミッタは、出力用ＭＯＳ
ＦＥＴ１０のゲートに、バイポーラトランジスタ５のベ
ースは、抵抗７，８の接続点に接続されている。さら
に、バイポーラトランジスタ５のエミッタには、ノーマ
リ・オン型の第３の制御用トランジスタ６のソースが、
バイポーラトランジスタ５のベースには第３の制御用ト
ランジスタ６のドレインが接続されている。第３の制御
用トランジスタ６のゲートは、フォトダイオードアレイ
３の正極に接続されている。
光ダイオード２は入力端子１ａ，１ｂ間に接続されてい
る。発光ダイオード２は、フォトダイオードアレイ３と
光結合されている。フォトダイオードアレイ３の正極
は、抵抗７，８の直列回路を介して出力用ＭＯＳＦＥＴ
１０のゲートに、負極は出力用ＭＯＳＦＥＴ１０のソー
スにそれぞれ接続されている。出力用ＭＯＳＦＥＴ１０
のゲートには、デプレッションモードのＪ−ＦＥＴより
なるノーマリ・オン型の第１の制御用トランジスタ４の
ドレインが接続され、第１の制御用トランジスタ４のソ
ースは、出力用ＭＯＳＦＥＴ１０のソースに、第１の制
御用トランジスタ４のゲートはフォトダイオードアレイ
３の正極に接続されている。出力用ＭＯＳＦＥＴ１０の
ドレインは出力端子１１ａに、ソースは出力端子１１ｂ
に接続されている。また、出力用ＭＯＳＦＥＴ１０のド
レインには、ダイオード９のアノードが、ダイオード９
のカソードには、第２の制御用トランジスタとしてのバ
イポーラトランジスタ５のコレクタが接続されている。
バイポーラトランジスタ５のエミッタは、出力用ＭＯＳ
ＦＥＴ１０のゲートに、バイポーラトランジスタ５のベ
ースは、抵抗７，８の接続点に接続されている。さら
に、バイポーラトランジスタ５のエミッタには、ノーマ
リ・オン型の第３の制御用トランジスタ６のソースが、
バイポーラトランジスタ５のベースには第３の制御用ト
ランジスタ６のドレインが接続されている。第３の制御
用トランジスタ６のゲートは、フォトダイオードアレイ
３の正極に接続されている。
【００１１】以下、本実施例の動作について説明する。
入力端子１ａ，１ｂ間に入力信号が通電されると、発光
ダイオード２が光信号を発生し、この光信号をフォトダ
イオードアレイ３が受光し、光起電力を発生する。この
光起電力によって抵抗７，８、及び抵抗８に並列接続さ
れたノーマリ・オン型の第３の制御用トランジスタ６、
並びにノーマリ・オン型の第１の制御用トランジスタ４
を介して光電流が流れる。この光電流によって、抵抗７
の両端間に電圧が生じ、この電圧によって、ノーマリ・
オン型の第３の制御用トランジスタ６が開放状態に至
る。第３の制御用トランジスタ６が開放状態になったこ
とにより抵抗８の両端間に電圧が生じ、抵抗７，８の両
端間に生じた電圧により、ノーマリ・オン型の第１の制
御用トランジスタ４が高抵抗状態にバイアスされるの
で、出力用ＭＯＳＦＥＴ１０のゲート・ソース間にフォ
トダイオードアレイ３の光起電力が印加される。一方、
抵抗８の両端間に生じた電圧によって第２の制御用トラ
ンジスタとしてのバイポーラトランジスタ５が短絡状態
となり、出力用ＭＯＳＦＥＴ１０のドレイン側からゲー
ト側へ電荷が流れ込み、フォトダイオードアレイ３から
の光起電力と合わせて急速に出力用ＭＯＳＦＥＴ１０の
ゲート・ソース間容量が充電され、出力用ＭＯＳＦＥＴ
１０がオン状態に至る。
入力端子１ａ，１ｂ間に入力信号が通電されると、発光
ダイオード２が光信号を発生し、この光信号をフォトダ
イオードアレイ３が受光し、光起電力を発生する。この
光起電力によって抵抗７，８、及び抵抗８に並列接続さ
れたノーマリ・オン型の第３の制御用トランジスタ６、
並びにノーマリ・オン型の第１の制御用トランジスタ４
を介して光電流が流れる。この光電流によって、抵抗７
の両端間に電圧が生じ、この電圧によって、ノーマリ・
オン型の第３の制御用トランジスタ６が開放状態に至
る。第３の制御用トランジスタ６が開放状態になったこ
とにより抵抗８の両端間に電圧が生じ、抵抗７，８の両
端間に生じた電圧により、ノーマリ・オン型の第１の制
御用トランジスタ４が高抵抗状態にバイアスされるの
で、出力用ＭＯＳＦＥＴ１０のゲート・ソース間にフォ
トダイオードアレイ３の光起電力が印加される。一方、
抵抗８の両端間に生じた電圧によって第２の制御用トラ
ンジスタとしてのバイポーラトランジスタ５が短絡状態
となり、出力用ＭＯＳＦＥＴ１０のドレイン側からゲー
ト側へ電荷が流れ込み、フォトダイオードアレイ３から
の光起電力と合わせて急速に出力用ＭＯＳＦＥＴ１０の
ゲート・ソース間容量が充電され、出力用ＭＯＳＦＥＴ
１０がオン状態に至る。
【００１２】入力端子１ａ，１ｂ間への入力信号が遮断
されると、フォトダイオードアレイ３の端子間の光起電
力が消失する。これによって、抵抗７，８の両端間に電
位差が無くなり、第１の制御用トランジスタ４は短絡状
態、第３の制御用トランジスタ６は短絡状態、第２の制
御用トランジスタとしてのバイポーラトランジスタ５は
開放状態となる。これにより、短絡状態となった第１の
制御用トランジスタ４を介して出力用ＭＯＳＦＥＴ１０
のゲート・ソース間の電荷が放電され、半導体リレーが
オフ状態に至る。
されると、フォトダイオードアレイ３の端子間の光起電
力が消失する。これによって、抵抗７，８の両端間に電
位差が無くなり、第１の制御用トランジスタ４は短絡状
態、第３の制御用トランジスタ６は短絡状態、第２の制
御用トランジスタとしてのバイポーラトランジスタ５は
開放状態となる。これにより、短絡状態となった第１の
制御用トランジスタ４を介して出力用ＭＯＳＦＥＴ１０
のゲート・ソース間の電荷が放電され、半導体リレーが
オフ状態に至る。
【００１３】図２は本発明の他の実施例の回路図であ
る。本実施例では、図１に示した回路において、第２の
制御用トランジスタとして用いられているバイポーラト
ランジスタ５に代えて、ＭＯＳＦＥＴ１２を使用したも
のであり、動作原理は図１に示した回路と同様である。
る。本実施例では、図１に示した回路において、第２の
制御用トランジスタとして用いられているバイポーラト
ランジスタ５に代えて、ＭＯＳＦＥＴ１２を使用したも
のであり、動作原理は図１に示した回路と同様である。
【００１４】
【発明の効果】本発明にあっては、光結合型のリレー回
路において、出力用ＭＯＳＦＥＴのドレイン・ゲート間
に接続された第２の制御用トランジスタを制御する電圧
を発生するインピーダンス要素と並列にノーマリ・オン
型の第３の制御用トランジスタを接続したため、出力用
ＭＯＳＦＥＴ駆動用のフォトダイオードアレイが光電流
を発生しない限り、第２の制御用トランジスタは駆動さ
れず、ノイズ等による出力用ＭＯＳＦＥＴのドレイン側
からゲート側への電荷の流れ込みを防ぐことができ、こ
れによって、リレーの耐ノイズ性を高めることができる
という効果がある。
路において、出力用ＭＯＳＦＥＴのドレイン・ゲート間
に接続された第２の制御用トランジスタを制御する電圧
を発生するインピーダンス要素と並列にノーマリ・オン
型の第３の制御用トランジスタを接続したため、出力用
ＭＯＳＦＥＴ駆動用のフォトダイオードアレイが光電流
を発生しない限り、第２の制御用トランジスタは駆動さ
れず、ノイズ等による出力用ＭＯＳＦＥＴのドレイン側
からゲート側への電荷の流れ込みを防ぐことができ、こ
れによって、リレーの耐ノイズ性を高めることができる
という効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例の回路図である。
１ａ，１ｂ 入力端子 ２ 発光ダイオード ３ フォトダイオードアレイ ４ 第１の制御用トランジスタ ５ 第２の制御用トランジスタ（バイポーラトラン
ジスタ） ６ 第３の制御用トランジスタ ７ 抵抗 ８ 抵抗 ９ ダイオード １０ 出力用ＭＯＳＦＥＴ １１ａ 出力端子 １１ｂ 出力端子 １２ 第２の制御用トランジスタ（ＭＯＳＦＥＴ）
ジスタ） ６ 第３の制御用トランジスタ ７ 抵抗 ８ 抵抗 ９ ダイオード １０ 出力用ＭＯＳＦＥＴ １１ａ 出力端子 １１ｂ 出力端子 １２ 第２の制御用トランジスタ（ＭＯＳＦＥＴ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−88419（ＪＰ，Ａ) 特開 昭64−74025（ＪＰ，Ａ) 特開 平１−129528（ＪＰ，Ａ) 特開 昭63−95727（ＪＰ，Ａ) 特開 平４−159811（ＪＰ，Ａ) 特開 昭63−276139（ＪＰ，Ａ) 特開 平１−272318（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/78 - 17/98 H01L 31/12
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、 発光ダイオードの光信号を受光するように配置されたフ
ォトダイオードアレイと、 フォトダイオードアレイの光起電力をゲート・ソース間
に印加されてドレイン・ソース間の導通状態と非導通状
態とが切り替わる出力用ＭＯＳＦＥＴと、一端を出力用ＭＯＳＦＥＴのゲートに接続された第１の
インピーダンス要素と、 第１のインピーダンス要素の他端に一端を接続され、他
端をフォトダイオードアレイ側に接続された第２のイン
ピーダンス要素と、 一対の制御出力端を出力用ＭＯＳＦＥＴのゲート・ソー
ス間に接続され、制御入力端を第２のインピーダンス要
素の前記他端に接続され、光信号の発生時には前記一対
の制御出力端を介して通電されるフォトダイオードアレ
イの光電流により第１及び第２のインピーダンス要素に
発生する電圧により高抵抗状態にバイアスされ、光信号
の消失時には出力用ＭＯＳＦＥＴのゲート・ソース間の
蓄積電荷の放電経路を構成するノーマリ・オン型の第１
の制御用トランジスタと、 第１のインピーダンス要素の前記一端にエミッタを、第
１のインピーダンス要素の前記他端にベースを接続さ
れ、コレクタを出力用ＭＯＳＦＥＴのドレイン側に接続
されたバイポーラトランジスタよりなる第２の制御用ト
ランジスタと、出力用ＭＯＳＦＥＴのドレインと第２の
制御用トランジスタのコレクタの間に接続された逆流阻
止用のダイオードと、 一対の制御出力端を第１のインピーダンス要素と並列に
接続され、制御入力端を第２のインピーダンス要素の前
記他端に接続されて、第２のインピーダンス要素の両端
に生じる電圧により高抵抗状態にバイアスされるノーマ
リ・オン型の第３の制御用トランジスタとから成ること
を特徴とする光結合型リレー回路。 - 【請求項２】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置されたフォトダイオードアレイと、 フォトダイオードアレイの光起電力をゲート・ソース間
に印加されてドレイ ン・ソース間の導通状態と非導通状
態とが切り替わる出力用ＭＯＳＦＥＴと、 一端を出力用ＭＯＳＦＥＴのゲートに接続された第１の
インピーダンス要素と、 第１のインピーダンス要素の他端に一端を接続され、他
端をフォトダイオードアレイ側に接続された第２のイン
ピーダンス要素と、 一対の制御出力端を出力用ＭＯＳＦＥＴのゲート・ソー
ス間に接続され、制御入力端を第２のインピーダンス要
素の前記他端に接続され、光信号の発生時には前記一対
の制御出力端を介して通電されるフォトダイオードアレ
イの光電流により第１及び第２のインピーダンス要素に
発生する電圧により高抵抗状態にバイアスされ、光信号
の消失時には出力用ＭＯＳＦＥＴのゲート・ソース間の
蓄積電荷の放電経路を構成するノーマリ・オン型の第１
の制御用トランジスタと、 第１のインピーダンス要素の前記一端にソースを、第１
のインピーダンス要素の前記他端にゲートを接続され、
ドレインを出力用ＭＯＳＦＥＴのドレイン側に接続され
たエンハンスメントモードのＭＯＳＦＥＴよりなる第２
の制御用トランジスタと、 出力用ＭＯＳＦＥＴのドレインと第２の制御用トランジ
スタのドレインの間に接続された逆流阻止用のダイオー
ドと、 一対の制御出力端を第１のインピーダンス要素と並列に
接続され、制御入力端を第２のインピーダンス要素の前
記他端に接続されて、第２のインピーダンス要素の両端
に生じる電圧により高抵抗状態にバイアスされるノーマ
リ・オン型の第３の制御用トランジスタとから成ること
を特徴とする 光結合型リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094207A JP2919108B2 (ja) | 1991-04-24 | 1991-04-24 | 光結合型リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094207A JP2919108B2 (ja) | 1991-04-24 | 1991-04-24 | 光結合型リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04324713A JPH04324713A (ja) | 1992-11-13 |
| JP2919108B2 true JP2919108B2 (ja) | 1999-07-12 |
Family
ID=14103863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094207A Expired - Lifetime JP2919108B2 (ja) | 1991-04-24 | 1991-04-24 | 光結合型リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919108B2 (ja) |
-
1991
- 1991-04-24 JP JP3094207A patent/JP2919108B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04324713A (ja) | 1992-11-13 |
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