JPH0998079A - 半導体リレー - Google Patents
半導体リレーInfo
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- JPH0998079A JPH0998079A JP25253595A JP25253595A JPH0998079A JP H0998079 A JPH0998079 A JP H0998079A JP 25253595 A JP25253595 A JP 25253595A JP 25253595 A JP25253595 A JP 25253595A JP H0998079 A JPH0998079 A JP H0998079A
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Abstract
(57)【要約】
【課題】 スイッチング動作時にディレイ時間を長くせ
ずに立ち上がり時間を緩やかにして、電気的ノイズの発
生を抑制する。 【解決手段】 入力信号に応答して光信号を発生する発
光素子1 と、光信号を受光して光起電力を発生する光起
電力ダイオードアレイ2 と、光起電力ダイオードアレイ
2 と直列的に接続された抵抗5 と、光起電力を抵抗5 を
介してゲート・ソース間に印加されてオフ状態からオン
状態に変化する出力用ＭＯＳＦＥＴ3 と、光起電力ダイ
オードアレイ2 と抵抗5 との接続点に制御電極を接続さ
れて光起電力の発生時に抵抗5 の両端に生じる電圧でオ
フ状態になるようバイアスされる駆動用ＭＯＳＦＥＴ4
と、光起電力ダイオードアレイ2 を出力用ＭＯＳＦＥＴ
3 のゲートに接続する抵抗6 と、出力用ＭＯＳＦＥＴ3
のソースに制御電極を接続して抵抗6 の両端間に接続さ
れたディプレッションモードのＭＯＳＦＥＴ7 と、を備
えた構成にしてある。
ずに立ち上がり時間を緩やかにして、電気的ノイズの発
生を抑制する。 【解決手段】 入力信号に応答して光信号を発生する発
光素子1 と、光信号を受光して光起電力を発生する光起
電力ダイオードアレイ2 と、光起電力ダイオードアレイ
2 と直列的に接続された抵抗5 と、光起電力を抵抗5 を
介してゲート・ソース間に印加されてオフ状態からオン
状態に変化する出力用ＭＯＳＦＥＴ3 と、光起電力ダイ
オードアレイ2 と抵抗5 との接続点に制御電極を接続さ
れて光起電力の発生時に抵抗5 の両端に生じる電圧でオ
フ状態になるようバイアスされる駆動用ＭＯＳＦＥＴ4
と、光起電力ダイオードアレイ2 を出力用ＭＯＳＦＥＴ
3 のゲートに接続する抵抗6 と、出力用ＭＯＳＦＥＴ3
のソースに制御電極を接続して抵抗6 の両端間に接続さ
れたディプレッションモードのＭＯＳＦＥＴ7 と、を備
えた構成にしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力間を光結合
により絶縁した半導体リレーに関する。
により絶縁した半導体リレーに関する。
【０００２】
【従来の技術】従来、この種の半導体リレーとして図11
に示す構成のものが存在する。このものは、入力信号に
応答して光信号を発生する発光素子1 と、前記光信号を
受光して光起電力を発生する光起電力ダイオードアレイ
2 と、前記光起電力ダイオードアレイ2 と直列的に接続
された抵抗（インピーダンス要素）5 と、前記光起電力
を抵抗5 を介してゲート・ソース間に印加されてオフ状
態 (高インピーダンス状態) からオン状態 (低インピー
ダンス状態) に変化するエンハンスメントモードの出力
用ＭＯＳＦＥＴ3 と、前記光起電力ダイオードアレイ2
と前記抵抗5 との接続点に制御電極を接続されて前記光
起電力の発生時に前記抵抗5 の両端に生じる電圧によっ
てオフ状態 (高インピーダンス状態) になるようバイア
スされるディプレッションモードの駆動用ＭＯＳＦＥＴ
(常閉型の駆動用トランジスタ)4と、前記駆動用ＭＯＳ
ＦＥＴ4 を前記出力用ＭＯＳＦＥＴ3 のゲート・ソース
間に接続する抵抗6 と、を備えている。
に示す構成のものが存在する。このものは、入力信号に
応答して光信号を発生する発光素子1 と、前記光信号を
受光して光起電力を発生する光起電力ダイオードアレイ
2 と、前記光起電力ダイオードアレイ2 と直列的に接続
された抵抗（インピーダンス要素）5 と、前記光起電力
を抵抗5 を介してゲート・ソース間に印加されてオフ状
態 (高インピーダンス状態) からオン状態 (低インピー
ダンス状態) に変化するエンハンスメントモードの出力
用ＭＯＳＦＥＴ3 と、前記光起電力ダイオードアレイ2
と前記抵抗5 との接続点に制御電極を接続されて前記光
起電力の発生時に前記抵抗5 の両端に生じる電圧によっ
てオフ状態 (高インピーダンス状態) になるようバイア
スされるディプレッションモードの駆動用ＭＯＳＦＥＴ
(常閉型の駆動用トランジスタ)4と、前記駆動用ＭＯＳ
ＦＥＴ4 を前記出力用ＭＯＳＦＥＴ3 のゲート・ソース
間に接続する抵抗6 と、を備えている。
【０００３】以下に動作について説明する。リレー入力
端子1a,1b 間に入力電流が流れると、発光ダイオード1
が光信号を発生し、この光信号により光起電力ダイオー
ドアレイ2 の両端に起電力が発生する。この起電力は抵
抗6 を介して出力用ＭＯＳＦＥＴ3 のゲート・ソース間
に印加されると同時に、駆動用ＭＯＳＦＥＴ4 を介して
流れる電流がインピーダンス要素として抵抗5 を介して
流れる。このため、抵抗5 の端子間電圧により、駆動用
ＭＯＳＦＥＴ4 のゲートは負にバイアスされ、駆動用Ｍ
ＯＳＦＥＴ4 が瞬時にオフ状態となり、出力用ＭＯＳＦ
ＥＴ3 のゲート静電容量が充電され、リレー出力端子3
a,3b 間はオフ状態からオン状態に変化する。
端子1a,1b 間に入力電流が流れると、発光ダイオード1
が光信号を発生し、この光信号により光起電力ダイオー
ドアレイ2 の両端に起電力が発生する。この起電力は抵
抗6 を介して出力用ＭＯＳＦＥＴ3 のゲート・ソース間
に印加されると同時に、駆動用ＭＯＳＦＥＴ4 を介して
流れる電流がインピーダンス要素として抵抗5 を介して
流れる。このため、抵抗5 の端子間電圧により、駆動用
ＭＯＳＦＥＴ4 のゲートは負にバイアスされ、駆動用Ｍ
ＯＳＦＥＴ4 が瞬時にオフ状態となり、出力用ＭＯＳＦ
ＥＴ3 のゲート静電容量が充電され、リレー出力端子3
a,3b 間はオフ状態からオン状態に変化する。
【０００４】次に、リレー入力端子1a,1b 間の入力電流
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなるから、抵抗5 を介して流れる電流が無く
なって駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無くな
るので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。そし
て、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積され
た電荷は駆動用ＭＯＳＦＥＴ4 を介して放電されて、リ
レー出力端子3a,3b 間はオフ状態に戻る。
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなるから、抵抗5 を介して流れる電流が無く
なって駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無くな
るので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。そし
て、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積され
た電荷は駆動用ＭＯＳＦＥＴ4 を介して放電されて、リ
レー出力端子3a,3b 間はオフ状態に戻る。
【０００５】
【発明が解決しようとする課題】上記した従来の半導体
リレーにあっては、駆動用ＭＯＳＦＥＴ4 がオフ状態及
びオン状態となって出力用ＭＯＳＦＥＴ3 のゲート静電
容量がそれぞれ充電及び放電されることになるが、仮
に、駆動用ＭＯＳＦＥＴ4 を出力用ＭＯＳＦＥＴ3のゲ
ート・ソース間に接続する抵抗6 がなければ、急速に充
放電が行われるために、入力信号に応答した出力信号の
立ち上がり及び立ち下がりの勾配が急峻になり、リレー
出力端子3a,3b 間に容量性負荷又は誘導性負荷が接続さ
れているような場合、スイッチング動作時に突入電流又
は逆起電圧が発生して、電気的ノイズの発生原因となる
可能性があるのに対して、本従来例では上記抵抗6 が接
続されているから、充放電がこの抵抗6 を介して行われ
るようになるため、出力信号の立ち上がり及び立ち下が
りの勾配が緩やかになり、電気的ノイズの発生が抑制さ
れる。
リレーにあっては、駆動用ＭＯＳＦＥＴ4 がオフ状態及
びオン状態となって出力用ＭＯＳＦＥＴ3 のゲート静電
容量がそれぞれ充電及び放電されることになるが、仮
に、駆動用ＭＯＳＦＥＴ4 を出力用ＭＯＳＦＥＴ3のゲ
ート・ソース間に接続する抵抗6 がなければ、急速に充
放電が行われるために、入力信号に応答した出力信号の
立ち上がり及び立ち下がりの勾配が急峻になり、リレー
出力端子3a,3b 間に容量性負荷又は誘導性負荷が接続さ
れているような場合、スイッチング動作時に突入電流又
は逆起電圧が発生して、電気的ノイズの発生原因となる
可能性があるのに対して、本従来例では上記抵抗6 が接
続されているから、充放電がこの抵抗6 を介して行われ
るようになるため、出力信号の立ち上がり及び立ち下が
りの勾配が緩やかになり、電気的ノイズの発生が抑制さ
れる。
【０００６】しかしながら、充放電電流は、流れ始めか
ら上記抵抗6 を介して流れるために、入力信号の立ち上
がり及び立ち下がりから出力信号の立ち上がり及び立ち
下がりまでのそれぞれのディレイ時間も長くなり、ひい
ては、出力信号の立ち上がり及び立ち下がりが完了する
までの動作時間及び復帰時間が必要以上に長くなること
がある。
ら上記抵抗6 を介して流れるために、入力信号の立ち上
がり及び立ち下がりから出力信号の立ち上がり及び立ち
下がりまでのそれぞれのディレイ時間も長くなり、ひい
ては、出力信号の立ち上がり及び立ち下がりが完了する
までの動作時間及び復帰時間が必要以上に長くなること
がある。
【０００７】また、上記抵抗6 には、充放電の両方の電
流が流れるため、出力信号の立ち上がり時間及び立ち下
がり時間をそれぞれ独立して調整できない。
流が流れるため、出力信号の立ち上がり時間及び立ち下
がり時間をそれぞれ独立して調整できない。
【０００８】本発明は、上記事由に鑑みてなしたもの
で、その第１の目的とするところは、スイッチング動作
時にディレイ時間を長くせずに、立ち上がり及び立ち下
がりを緩やかにし、また第２の目的とするところは、立
ち上がり時間及び立ち下がり時間をそれぞれ独立して調
整できるようにして、電気的ノイズの発生を抑制する半
導体リレーを提供することにある。
で、その第１の目的とするところは、スイッチング動作
時にディレイ時間を長くせずに、立ち上がり及び立ち下
がりを緩やかにし、また第２の目的とするところは、立
ち上がり時間及び立ち下がり時間をそれぞれ独立して調
整できるようにして、電気的ノイズの発生を抑制する半
導体リレーを提供することにある。
【０００９】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載のものは、入力信号に応答して光
信号を発生する発光素子と、前記光信号を受光して光起
電力を発生する光起電力ダイオードアレイと、前記光起
電力ダイオードアレイと直列的に接続されたインピーダ
ンス要素と、前記光起電力をインピーダンス要素を介し
てゲート・ソース間に印加されて第１のインピーダンス
状態から第２のインピーダンス状態に変化する出力用Ｍ
ＯＳＦＥＴと、前記光起電力ダイオードアレイと前記イ
ンピーダンス要素との接続点に制御電極を接続されて前
記光起電力の発生時に前記インピーダンス要素の両端に
生じる電圧によって高インピーダンス状態になるようバ
イアスされる常閉型の駆動用トランジスタと、前記光起
電力ダイオードアレイを前記出力用ＭＯＳＦＥＴのゲー
トに接続する抵抗と、前記出力用ＭＯＳＦＥＴのソース
に制御電極を接続して前記抵抗の両端間に接続されたデ
ィプレッションモードのＭＯＳＦＥＴと、を備えた構成
にしてある。
ために、請求項１記載のものは、入力信号に応答して光
信号を発生する発光素子と、前記光信号を受光して光起
電力を発生する光起電力ダイオードアレイと、前記光起
電力ダイオードアレイと直列的に接続されたインピーダ
ンス要素と、前記光起電力をインピーダンス要素を介し
てゲート・ソース間に印加されて第１のインピーダンス
状態から第２のインピーダンス状態に変化する出力用Ｍ
ＯＳＦＥＴと、前記光起電力ダイオードアレイと前記イ
ンピーダンス要素との接続点に制御電極を接続されて前
記光起電力の発生時に前記インピーダンス要素の両端に
生じる電圧によって高インピーダンス状態になるようバ
イアスされる常閉型の駆動用トランジスタと、前記光起
電力ダイオードアレイを前記出力用ＭＯＳＦＥＴのゲー
トに接続する抵抗と、前記出力用ＭＯＳＦＥＴのソース
に制御電極を接続して前記抵抗の両端間に接続されたデ
ィプレッションモードのＭＯＳＦＥＴと、を備えた構成
にしてある。
【００１０】請求項２記載のものは、入力信号に応答し
て光信号を発生する発光素子と、前記光信号を受光して
光起電力を発生する光起電力ダイオードアレイと、前記
光起電力ダイオードアレイと直列的に接続されたインピ
ーダンス要素と、前記光起電力をインピーダンス要素を
介してゲート・ソース間に印加されて第１のインピーダ
ンス状態から第２のインピーダンス状態に変化する出力
用ＭＯＳＦＥＴと、前記光起電力ダイオードアレイと前
記インピーダンス要素との接続点に制御電極を接続され
て前記光起電力の発生時に前記インピーダンス要素の両
端に生じる電圧によって高インピーダンス状態になるよ
うバイアスされる常閉型の駆動用トランジスタと、前記
駆動用トランジスタを前記出力用ＭＯＳＦＥＴのソース
に接続する抵抗と、前記出力用ＭＯＳＦＥＴのゲートに
制御電極を接続して前記抵抗の両端間に接続されたエン
ハンスメントモードのＭＯＳＦＥＴと、を備えた構成に
してある。
て光信号を発生する発光素子と、前記光信号を受光して
光起電力を発生する光起電力ダイオードアレイと、前記
光起電力ダイオードアレイと直列的に接続されたインピ
ーダンス要素と、前記光起電力をインピーダンス要素を
介してゲート・ソース間に印加されて第１のインピーダ
ンス状態から第２のインピーダンス状態に変化する出力
用ＭＯＳＦＥＴと、前記光起電力ダイオードアレイと前
記インピーダンス要素との接続点に制御電極を接続され
て前記光起電力の発生時に前記インピーダンス要素の両
端に生じる電圧によって高インピーダンス状態になるよ
うバイアスされる常閉型の駆動用トランジスタと、前記
駆動用トランジスタを前記出力用ＭＯＳＦＥＴのソース
に接続する抵抗と、前記出力用ＭＯＳＦＥＴのゲートに
制御電極を接続して前記抵抗の両端間に接続されたエン
ハンスメントモードのＭＯＳＦＥＴと、を備えた構成に
してある。
【００１１】請求項３記載のものは、入力信号に応答し
て光信号を発生する発光素子と、前記光信号を受光して
光起電力を発生する光起電力ダイオードアレイと、前記
光起電力ダイオードアレイと直列的に接続されたインピ
ーダンス要素と、前記光起電力をインピーダンス要素を
介してゲート・ソース間に印加されて第１のインピーダ
ンス状態から第２のインピーダンス状態に変化する出力
用ＭＯＳＦＥＴと、前記光起電力ダイオードアレイと前
記インピーダンス要素との接続点に制御電極を接続され
て前記光起電力の発生時に前記インピーダンス要素の両
端に生じる電圧によって高インピーダンス状態になるよ
うバイアスされる常閉型の駆動用トランジスタと、前記
光起電力ダイオードアレイを前記出力用ＭＯＳＦＥＴの
ゲートに接続する第１の抵抗と、前記出力用ＭＯＳＦＥ
Ｔのソースに制御電極を接続して前記第１の抵抗の両端
間に接続されたディプレッションモードのＭＯＳＦＥＴ
と、前記駆動用トランジスタを前記出力用ＭＯＳＦＥＴ
のソースに接続する第２の抵抗と、前記出力用ＭＯＳＦ
ＥＴのゲートに制御電極を接続して前記第２の抵抗の両
端間に接続されたエンハンスメントモードのＭＯＳＦＥ
Ｔと、を備えた構成にしてある。
て光信号を発生する発光素子と、前記光信号を受光して
光起電力を発生する光起電力ダイオードアレイと、前記
光起電力ダイオードアレイと直列的に接続されたインピ
ーダンス要素と、前記光起電力をインピーダンス要素を
介してゲート・ソース間に印加されて第１のインピーダ
ンス状態から第２のインピーダンス状態に変化する出力
用ＭＯＳＦＥＴと、前記光起電力ダイオードアレイと前
記インピーダンス要素との接続点に制御電極を接続され
て前記光起電力の発生時に前記インピーダンス要素の両
端に生じる電圧によって高インピーダンス状態になるよ
うバイアスされる常閉型の駆動用トランジスタと、前記
光起電力ダイオードアレイを前記出力用ＭＯＳＦＥＴの
ゲートに接続する第１の抵抗と、前記出力用ＭＯＳＦＥ
Ｔのソースに制御電極を接続して前記第１の抵抗の両端
間に接続されたディプレッションモードのＭＯＳＦＥＴ
と、前記駆動用トランジスタを前記出力用ＭＯＳＦＥＴ
のソースに接続する第２の抵抗と、前記出力用ＭＯＳＦ
ＥＴのゲートに制御電極を接続して前記第２の抵抗の両
端間に接続されたエンハンスメントモードのＭＯＳＦＥ
Ｔと、を備えた構成にしてある。
【００１２】
【発明の実施の形態】本発明の第１実施形態を図１及び
図２に基づいて以下に説明する。なお、従来例と実質的
に同じ機能を有する部材には同じ符号を付してある。
図２に基づいて以下に説明する。なお、従来例と実質的
に同じ機能を有する部材には同じ符号を付してある。
【００１３】本半導体リレーは、発光ダイオード (発光
素子)1、光起電力ダイオードアレイ2 、出力用ＭＯＳＦ
ＥＴ3 、駆動用ＭＯＳＦＥＴ (駆動用トランジスタ)4、
抵抗(インピーダンス要素)5、抵抗6 、ＭＯＳＦＥＴ7
を有して構成されている。
素子)1、光起電力ダイオードアレイ2 、出力用ＭＯＳＦ
ＥＴ3 、駆動用ＭＯＳＦＥＴ (駆動用トランジスタ)4、
抵抗(インピーダンス要素)5、抵抗6 、ＭＯＳＦＥＴ7
を有して構成されている。
【００１４】発光ダイオード 1は、リレー入力端子1a,1
b の間に接続され、その光を受光し得る位置には、光起
電力ダイオードアレイ2 が光結合により絶縁して配置さ
れている。
b の間に接続され、その光を受光し得る位置には、光起
電力ダイオードアレイ2 が光結合により絶縁して配置さ
れている。
【００１５】光起電力ダイオードアレイ2 は、カソード
が抵抗5 を介して出力用ＭＯＳＦＥＴ3 のソースに、ア
ノードが抵抗6 を介して出力用ＭＯＳＦＥＴ3 のゲート
にそれぞれ接続され、その直列個数は出力用ＭＯＳＦＥ
Ｔ3 の閾値電圧よりも高い電圧を発生するように設定さ
れている。
が抵抗5 を介して出力用ＭＯＳＦＥＴ3 のソースに、ア
ノードが抵抗6 を介して出力用ＭＯＳＦＥＴ3 のゲート
にそれぞれ接続され、その直列個数は出力用ＭＯＳＦＥ
Ｔ3 の閾値電圧よりも高い電圧を発生するように設定さ
れている。
【００１６】出力用ＭＯＳＦＥＴ3 は、Ｎチャンネル型
エンハンスメントモードであって、そのドレインとソー
スとはリレー出力端子3a,3b にそれぞれ接続されてい
る。
エンハンスメントモードであって、そのドレインとソー
スとはリレー出力端子3a,3b にそれぞれ接続されてい
る。
【００１７】駆動用ＭＯＳＦＥＴ4 は、Ｎチャンネル型
ディプレッションモードであって、そのゲートは光起電
力ダイオードアレイ2 と抵抗5 との接続点に接続され、
そのソースは出力用ＭＯＳＦＥＴ3 のソースに接続さ
れ、ドレインは抵抗6 を介して出力用ＭＯＳＦＥＴ3 の
ゲートにそれぞれ接続されている。
ディプレッションモードであって、そのゲートは光起電
力ダイオードアレイ2 と抵抗5 との接続点に接続され、
そのソースは出力用ＭＯＳＦＥＴ3 のソースに接続さ
れ、ドレインは抵抗6 を介して出力用ＭＯＳＦＥＴ3 の
ゲートにそれぞれ接続されている。
【００１８】ＭＯＳＦＥＴ7 は、Ｎチャンネル型ディプ
レッションモードであって、そのドレイン及びソースが
抵抗6 の両端に接続され、そのゲートは出力用ＭＯＳＦ
ＥＴ3 のソースにそれぞれ接続され、オン状態 (低イン
ピーダンス状態) からオフ状態 (高インピーダンス状
態) となる時のゲート・ソース間電圧である閾値電圧を
出力用ＭＯＳＦＥＴ3 がオンし始める時のゲート・ソー
ス間電圧に設定されている。
レッションモードであって、そのドレイン及びソースが
抵抗6 の両端に接続され、そのゲートは出力用ＭＯＳＦ
ＥＴ3 のソースにそれぞれ接続され、オン状態 (低イン
ピーダンス状態) からオフ状態 (高インピーダンス状
態) となる時のゲート・ソース間電圧である閾値電圧を
出力用ＭＯＳＦＥＴ3 がオンし始める時のゲート・ソー
ス間電圧に設定されている。
【００１９】その動作を次に説明する。リレー入力端子
1a,1b 間に入力電流が流れると、発光ダイオード1 が光
信号を発生し、この光信号により光起電力ダイオードア
レイ2 の両端に起電力が発生する。この起電力は抵抗6
を介して出力用ＭＯＳＦＥＴ3 のゲート・ソース間に印
加されると同時に、駆動用ＭＯＳＦＥＴ4 を介して流れ
る電流がインピーダンス要素として抵抗5 を介して流れ
る。このため、抵抗5の端子間電圧により、駆動用ＭＯ
ＳＦＥＴ4 のゲートは負にバイアスされ、駆動用ＭＯＳ
ＦＥＴ4 が瞬時にオフ状態となり、出力用ＭＯＳＦＥＴ
3 のゲート静電容量が効率よく充電され、リレー出力端
子3a,3b 間はオフ状態からオン状態に変化する。
1a,1b 間に入力電流が流れると、発光ダイオード1 が光
信号を発生し、この光信号により光起電力ダイオードア
レイ2 の両端に起電力が発生する。この起電力は抵抗6
を介して出力用ＭＯＳＦＥＴ3 のゲート・ソース間に印
加されると同時に、駆動用ＭＯＳＦＥＴ4 を介して流れ
る電流がインピーダンス要素として抵抗5 を介して流れ
る。このため、抵抗5の端子間電圧により、駆動用ＭＯ
ＳＦＥＴ4 のゲートは負にバイアスされ、駆動用ＭＯＳ
ＦＥＴ4 が瞬時にオフ状態となり、出力用ＭＯＳＦＥＴ
3 のゲート静電容量が効率よく充電され、リレー出力端
子3a,3b 間はオフ状態からオン状態に変化する。
【００２０】このとき、出力用ＭＯＳＦＥＴ3 のゲート
静電容量の充電電流は抵抗6 によって制限されるため、
スイッチングオン時間が長くなり、出力波形の立ち上が
りが緩やかになる。ここでもし、ＭＯＳＦＥＴ7 が無け
れば、ディレイ時間 (入力信号が入ってから出力用ＭＯ
ＳＦＥＴ3 がオンし始めるまでの時間) も長くなってし
まう。しかし、閾値電圧を出力用ＭＯＳＦＥＴ3 がオン
し始める時のゲート・ソース間電圧に設定されたディプ
レッションモードのＭＯＳＦＥＴ7 を接続することによ
って、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、出力用ＭＯＳＦＥＴ3 がオンし始めるまではオン状
態にあるＭＯＳＦＥＴ7 を介して速やかに行われ、その
後はＭＯＳＦＥＴ7 はオフ状態となり、抵抗6 を介して
緩やかに行われる。従って、ディレイ時間は長くならず
に、立ち上がりが緩やかになる。
静電容量の充電電流は抵抗6 によって制限されるため、
スイッチングオン時間が長くなり、出力波形の立ち上が
りが緩やかになる。ここでもし、ＭＯＳＦＥＴ7 が無け
れば、ディレイ時間 (入力信号が入ってから出力用ＭＯ
ＳＦＥＴ3 がオンし始めるまでの時間) も長くなってし
まう。しかし、閾値電圧を出力用ＭＯＳＦＥＴ3 がオン
し始める時のゲート・ソース間電圧に設定されたディプ
レッションモードのＭＯＳＦＥＴ7 を接続することによ
って、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、出力用ＭＯＳＦＥＴ3 がオンし始めるまではオン状
態にあるＭＯＳＦＥＴ7 を介して速やかに行われ、その
後はＭＯＳＦＥＴ7 はオフ状態となり、抵抗6 を介して
緩やかに行われる。従って、ディレイ時間は長くならず
に、立ち上がりが緩やかになる。
【００２１】上記した状態の入出力波形を示したのが、
図２に示す実線であって、リレー入力端子1a,1b 間に同
図(a) に示すようなパルス信号を入力すると、従来例で
述べたように、抵抗6 が無い場合は、リレー出力端子3
a,3b 間の出力信号は、同図(b) の(1) に示すように、
スイッチングオン時における出力波形の立ち上がりは急
峻となり、電気的ノイズが発生しやすい。抵抗6 を挿入
すると、リレー出力端子3a,3b 間の出力信号は、同図
(b) の(2) に示すように、出力波形の立ち上がりが緩や
かになって、電気的ノイズの発生を抑制するが、同時に
ディレイ時間も長くなり、スイッチングオン時間が必要
以上に長くなる。そこで本実施形態のように、ＭＯＳＦ
ＥＴ7 を接続することによって、リレー出力端子3a,3b
間の出力信号は、同図(b) の(3) に示すように、ディレ
イ時間を長くすることなく、出力波形の立ち上がりを緩
やかにすることができる。
図２に示す実線であって、リレー入力端子1a,1b 間に同
図(a) に示すようなパルス信号を入力すると、従来例で
述べたように、抵抗6 が無い場合は、リレー出力端子3
a,3b 間の出力信号は、同図(b) の(1) に示すように、
スイッチングオン時における出力波形の立ち上がりは急
峻となり、電気的ノイズが発生しやすい。抵抗6 を挿入
すると、リレー出力端子3a,3b 間の出力信号は、同図
(b) の(2) に示すように、出力波形の立ち上がりが緩や
かになって、電気的ノイズの発生を抑制するが、同時に
ディレイ時間も長くなり、スイッチングオン時間が必要
以上に長くなる。そこで本実施形態のように、ＭＯＳＦ
ＥＴ7 を接続することによって、リレー出力端子3a,3b
間の出力信号は、同図(b) の(3) に示すように、ディレ
イ時間を長くすることなく、出力波形の立ち上がりを緩
やかにすることができる。
【００２２】ここで、Td1,Td2,Td3 は入力信号が立ち上
がってから出力用ＭＯＳＦＥＴ3 がオンし始めるまでの
ディレイ時間すなわち出力用ＭＯＳＦＥＴ3 のゲート・
ソース間電圧がゼロレベルから閾値電圧に達するまでの
時間、Tr1,Tr2,Tr3 は出力用ＭＯＳＦＥＴ3 のゲート・
ソース間電圧が閾値電圧から飽和レベルに達するまでの
立ち上がり時間、Ton1,Ton2,Ton3はディレイ時間と立ち
上がり時間を合わせた動作時間である。
がってから出力用ＭＯＳＦＥＴ3 がオンし始めるまでの
ディレイ時間すなわち出力用ＭＯＳＦＥＴ3 のゲート・
ソース間電圧がゼロレベルから閾値電圧に達するまでの
時間、Tr1,Tr2,Tr3 は出力用ＭＯＳＦＥＴ3 のゲート・
ソース間電圧が閾値電圧から飽和レベルに達するまでの
立ち上がり時間、Ton1,Ton2,Ton3はディレイ時間と立ち
上がり時間を合わせた動作時間である。
【００２３】一方、リレー入力端子1a,1b 間の入力電流
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなる。従って、抵抗5 を介して流れる電流が
無くなり、駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無
くなるので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。
そこで、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積
された電荷は駆動用ＭＯＳＦＥＴ4 を介して瞬時に放電
されて、リレー出力端子3a,3b 間はオフ状態に戻る。こ
のときＭＯＳＦＥＴ7 のボディダイオードは順方向であ
るので、放電を制限することなく、リレーのスイッチン
グオフ動作に影響を与えることはない。
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなる。従って、抵抗5 を介して流れる電流が
無くなり、駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無
くなるので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。
そこで、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積
された電荷は駆動用ＭＯＳＦＥＴ4 を介して瞬時に放電
されて、リレー出力端子3a,3b 間はオフ状態に戻る。こ
のときＭＯＳＦＥＴ7 のボディダイオードは順方向であ
るので、放電を制限することなく、リレーのスイッチン
グオフ動作に影響を与えることはない。
【００２４】かかる半導体リレーにあっては、上述した
ように、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、出力用ＭＯＳＦＥＴ3 がオンし始めるまではオン状
態にあるディプレッションモードのＭＯＳＦＥＴ7 を介
して速やかに行われ、その後はＭＯＳＦＥＴ7 がオフ状
態となって抵抗6 を介して緩やかに行われるので、ディ
レイ時間は長くならずに、立ち上がりが緩やかになり、
しかも、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電
は、順方向であるＭＯＳＦＥＴ7 のボディダイオードを
介して行われるので影響されない。
ように、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、出力用ＭＯＳＦＥＴ3 がオンし始めるまではオン状
態にあるディプレッションモードのＭＯＳＦＥＴ7 を介
して速やかに行われ、その後はＭＯＳＦＥＴ7 がオフ状
態となって抵抗6 を介して緩やかに行われるので、ディ
レイ時間は長くならずに、立ち上がりが緩やかになり、
しかも、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電
は、順方向であるＭＯＳＦＥＴ7 のボディダイオードを
介して行われるので影響されない。
【００２５】なお、本実施形態では、抵抗6 及びＭＯＳ
ＦＥＴ7 を駆動用ＭＯＳＦＥＴ4 のドレインと出力用Ｍ
ＯＳＦＥＴ3 のゲートとの間に配置したが、図３に示す
ように、光起電力ダイオードアレイ2 と駆動用ＭＯＳＦ
ＥＴ4 のドレインとの間に配置しても同じ動作が得られ
るものである。
ＦＥＴ7 を駆動用ＭＯＳＦＥＴ4 のドレインと出力用Ｍ
ＯＳＦＥＴ3 のゲートとの間に配置したが、図３に示す
ように、光起電力ダイオードアレイ2 と駆動用ＭＯＳＦ
ＥＴ4 のドレインとの間に配置しても同じ動作が得られ
るものである。
【００２６】次に、本発明の第２実施形態を図４及び図
５に基づいて以下に説明する。このものは、第１実施形
態における抵抗6 及びＮチャンネル型ディプレッション
モードのＭＯＳＦＥＴ7 に代えて、抵抗8 及びＮチャン
ネル型エンハンスメントモードのＭＯＳＦＥＴ9 が、図
４に示すように、使用されている。
５に基づいて以下に説明する。このものは、第１実施形
態における抵抗6 及びＮチャンネル型ディプレッション
モードのＭＯＳＦＥＴ7 に代えて、抵抗8 及びＮチャン
ネル型エンハンスメントモードのＭＯＳＦＥＴ9 が、図
４に示すように、使用されている。
【００２７】すなわち、駆動用ＭＯＳＦＥＴ4 のソース
は抵抗8 を介して出力用ＭＯＳＦＥＴ3 のソースに接続
されており、抵抗8 の両端間にはＭＯＳＦＥＴ9 が接続
され、そのゲートは出力用ＭＯＳＦＥＴ3 のゲートに接
続されている。
は抵抗8 を介して出力用ＭＯＳＦＥＴ3 のソースに接続
されており、抵抗8 の両端間にはＭＯＳＦＥＴ9 が接続
され、そのゲートは出力用ＭＯＳＦＥＴ3 のゲートに接
続されている。
【００２８】その動作を次に説明する。リレー入力端子
1a,1b 間に入力電流が流れると、発光ダイオード1 が光
信号を発生し、この光信号により光起電力ダイオードア
レイ2 の両端に起電力が発生する。この起電力は抵抗8
を介して出力用ＭＯＳＦＥＴ3 のゲート静電容量を充電
する電流と、駆動用ＭＯＳＦＥＴ4 を介して流れる電流
が抵抗5 を介して流れる。このため、抵抗5 の端子間電
圧により、駆動用ＭＯＳＦＥＴ4 のゲートは負にバイア
スされ、駆動用ＭＯＳＦＥＴ4 が瞬時にオフ状態とな
り、出力用ＭＯＳＦＥＴ3 のゲート静電容量が効率よく
充電され、リレー出力端子3a,3b 間はオフ状態からオン
状態に変化する。このとき、抵抗8 の両端にはＭＯＳＦ
ＥＴ9 が接続され、そのボディダイオードは順方向であ
るので、充電を制限することなく、リレーのスイッチン
グオン動作に影響を与えることはない。
1a,1b 間に入力電流が流れると、発光ダイオード1 が光
信号を発生し、この光信号により光起電力ダイオードア
レイ2 の両端に起電力が発生する。この起電力は抵抗8
を介して出力用ＭＯＳＦＥＴ3 のゲート静電容量を充電
する電流と、駆動用ＭＯＳＦＥＴ4 を介して流れる電流
が抵抗5 を介して流れる。このため、抵抗5 の端子間電
圧により、駆動用ＭＯＳＦＥＴ4 のゲートは負にバイア
スされ、駆動用ＭＯＳＦＥＴ4 が瞬時にオフ状態とな
り、出力用ＭＯＳＦＥＴ3 のゲート静電容量が効率よく
充電され、リレー出力端子3a,3b 間はオフ状態からオン
状態に変化する。このとき、抵抗8 の両端にはＭＯＳＦ
ＥＴ9 が接続され、そのボディダイオードは順方向であ
るので、充電を制限することなく、リレーのスイッチン
グオン動作に影響を与えることはない。
【００２９】一方、リレー入力端子1a,1b 間の入力電流
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなる。従って、抵抗5 を介して流れる電流が
無くなり、駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無
くなるので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。
そして、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積
された電荷は駆動用ＭＯＳＦＥＴ4 及び抵抗8 を介して
放電されて、リレー出力端子3a,3b 間はオフ状態に戻
る。
が遮断された場合は、光起電力ダイオードアレイ2 の起
電力が無くなる。従って、抵抗5 を介して流れる電流が
無くなり、駆動用ＭＯＳＦＥＴ4 のゲートバイアスが無
くなるので、駆動用ＭＯＳＦＥＴ4 はオン状態に戻る。
そして、出力用ＭＯＳＦＥＴ3 のゲート静電容量に蓄積
された電荷は駆動用ＭＯＳＦＥＴ4 及び抵抗8 を介して
放電されて、リレー出力端子3a,3b 間はオフ状態に戻
る。
【００３０】このときＭＯＳＦＥＴ6 の静電容量の放電
電流は抵抗8 によって制限されるため、スイッチングオ
フ時間が長くなり、出力波形の立ち下がりが緩やかにな
る。ここでもし、ＭＯＳＦＥＴ9 が無ければ、ディレイ
時間 (入力電流が遮断されてから出力用ＭＯＳＦＥＴ3
がオフし始めるまでの時間) も長くなってしまう。しか
し、オフ状態 (高インピーダンス状態) からオン状態
(低インピーダンス状態) となる時のゲート・ソース間
電圧である閾値電圧を出力用ＭＯＳＦＥＴ3 がオフし始
める時のゲート・ソース間電圧に設定されたエンハンス
メントモードのＭＯＳＦＥＴ9 を接続することによっ
て、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電は、
出力用ＭＯＳＦＥＴ3 がオフし始めるまではオン状態に
あるＭＯＳＦＥＴ9 を介して速やかに行われ、その後は
ＭＯＳＦＥＴ9 はオフ状態となり、抵抗8 を介して緩や
かに行われる。従って、ディレイ時間を長くすることな
く、立ち上がりを緩やかにすることができる。
電流は抵抗8 によって制限されるため、スイッチングオ
フ時間が長くなり、出力波形の立ち下がりが緩やかにな
る。ここでもし、ＭＯＳＦＥＴ9 が無ければ、ディレイ
時間 (入力電流が遮断されてから出力用ＭＯＳＦＥＴ3
がオフし始めるまでの時間) も長くなってしまう。しか
し、オフ状態 (高インピーダンス状態) からオン状態
(低インピーダンス状態) となる時のゲート・ソース間
電圧である閾値電圧を出力用ＭＯＳＦＥＴ3 がオフし始
める時のゲート・ソース間電圧に設定されたエンハンス
メントモードのＭＯＳＦＥＴ9 を接続することによっ
て、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電は、
出力用ＭＯＳＦＥＴ3 がオフし始めるまではオン状態に
あるＭＯＳＦＥＴ9 を介して速やかに行われ、その後は
ＭＯＳＦＥＴ9 はオフ状態となり、抵抗8 を介して緩や
かに行われる。従って、ディレイ時間を長くすることな
く、立ち上がりを緩やかにすることができる。
【００３１】上記した状態の入出力波形を示したのが、
図５に示す実線であって、リレー入力端子1a,1b 間に同
図(a) に示すようなパルス信号を入力すると、従来例で
述べたように、抵抗8 が無い場合は、リレー出力端子3
a,3b 間の出力信号は、同図(b) の(1) に示すように、
スイッチングオフ時における出力波形の立ち下がりは急
峻となり、電気的ノイズが発生しやすい。抵抗8 を挿入
すると、リレー出力端子3a,3b 間の出力信号は、同図
(b) の(2) に示すように、出力波形の立ち下がりが緩や
かになって、電気的ノイズの発生を抑制するが、同時に
ディレイ時間も長くなり、スイッチングオフ時間が必要
以上に長くなる。そこで本実施形態のように、ＭＯＳＦ
ＥＴ9 を接続することによって、リレー出力端子3a,3b
間の出力信号は、同図(b) の(3) に示すように、ディレ
イ時間を長くすることなく、出力波形の立ち下がりを緩
やかにすることができる。
図５に示す実線であって、リレー入力端子1a,1b 間に同
図(a) に示すようなパルス信号を入力すると、従来例で
述べたように、抵抗8 が無い場合は、リレー出力端子3
a,3b 間の出力信号は、同図(b) の(1) に示すように、
スイッチングオフ時における出力波形の立ち下がりは急
峻となり、電気的ノイズが発生しやすい。抵抗8 を挿入
すると、リレー出力端子3a,3b 間の出力信号は、同図
(b) の(2) に示すように、出力波形の立ち下がりが緩や
かになって、電気的ノイズの発生を抑制するが、同時に
ディレイ時間も長くなり、スイッチングオフ時間が必要
以上に長くなる。そこで本実施形態のように、ＭＯＳＦ
ＥＴ9 を接続することによって、リレー出力端子3a,3b
間の出力信号は、同図(b) の(3) に示すように、ディレ
イ時間を長くすることなく、出力波形の立ち下がりを緩
やかにすることができる。
【００３２】ここで、Td1,Td2,Td3 は入力電流が遮断さ
れてから出力用ＭＯＳＦＥＴ3 がオフし始めるまでのデ
ィレイ時間すなわち出力用ＭＯＳＦＥＴ3 のゲート・ソ
ース間電圧が飽和レベルからオン状態となるのに必要な
電圧に下がるまでの時間、Tf 1,Tf2,Tf3 は出力用ＭＯＳ
ＦＥＴ3 のゲート・ソース間電圧がオン状態となるのに
必要な電圧から閾値電圧に下がるまでの立ち下がり時
間、Toff1,Toff2,Toff3はディレイ時間と立ち下がり時
間を合わせた復帰時間である。
れてから出力用ＭＯＳＦＥＴ3 がオフし始めるまでのデ
ィレイ時間すなわち出力用ＭＯＳＦＥＴ3 のゲート・ソ
ース間電圧が飽和レベルからオン状態となるのに必要な
電圧に下がるまでの時間、Tf 1,Tf2,Tf3 は出力用ＭＯＳ
ＦＥＴ3 のゲート・ソース間電圧がオン状態となるのに
必要な電圧から閾値電圧に下がるまでの立ち下がり時
間、Toff1,Toff2,Toff3はディレイ時間と立ち下がり時
間を合わせた復帰時間である。
【００３３】かかる半導体リレーにあっては、上述した
ように、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電
は、出力用ＭＯＳＦＥＴ3 がオフし始めるまではオン状
態にあるエンハンスメントモードのＭＯＳＦＥＴ9 を介
して速やかに行われ、その後はＭＯＳＦＥＴ9 がオフ状
態となって抵抗8 を介して緩やかに行われるので、ディ
レイ時間を長くならずに、立ち下がりが緩やかになり、
しかも、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、順方向であるＭＯＳＦＥＴ9 のボディダイオードを
介して行われるので影響されない。
ように、出力用ＭＯＳＦＥＴ3 のゲート静電容量の放電
は、出力用ＭＯＳＦＥＴ3 がオフし始めるまではオン状
態にあるエンハンスメントモードのＭＯＳＦＥＴ9 を介
して速やかに行われ、その後はＭＯＳＦＥＴ9 がオフ状
態となって抵抗8 を介して緩やかに行われるので、ディ
レイ時間を長くならずに、立ち下がりが緩やかになり、
しかも、出力用ＭＯＳＦＥＴ3 のゲート静電容量の充電
は、順方向であるＭＯＳＦＥＴ9 のボディダイオードを
介して行われるので影響されない。
【００３４】なお、本実施形態では、抵抗8 及びＭＯＳ
ＦＥＴ9 を駆動用ＭＯＳＦＥＴ4 のソースと抵抗5 との
接続点と出力用ＭＯＳＦＥＴ3 のソースとの間に配置し
たが、図６に示すように、抵抗5 と出力用ＭＯＳＦＥＴ
3 のソースとの接続点と駆動用ＭＯＳＦＥＴ4 のソース
との間に配置しても同じ動作が得られる。
ＦＥＴ9 を駆動用ＭＯＳＦＥＴ4 のソースと抵抗5 との
接続点と出力用ＭＯＳＦＥＴ3 のソースとの間に配置し
たが、図６に示すように、抵抗5 と出力用ＭＯＳＦＥＴ
3 のソースとの接続点と駆動用ＭＯＳＦＥＴ4 のソース
との間に配置しても同じ動作が得られる。
【００３５】また、第１実施形態では立ち上がり時間の
調整が、第２実施形態では立ち下がり時間の調整が、そ
れぞれ互いに影響を与えることなくそれぞれ独立して行
えるので、図１及び図４を組み合わせた図７、図３及び
図４を組み合わせた図８、図１及び図６を組み合わせた
図９、図３及び図６を組み合わせた図10のように、抵抗
6(第１の抵抗) 及びＭＯＳＦＥＴ7 で立ち上がり時間
を、抵抗8(第２の抵抗)及びＭＯＳＦＥＴ9 で立ち下が
り時間をそれぞれ独立して両方を調整するように構成し
てもよい。
調整が、第２実施形態では立ち下がり時間の調整が、そ
れぞれ互いに影響を与えることなくそれぞれ独立して行
えるので、図１及び図４を組み合わせた図７、図３及び
図４を組み合わせた図８、図１及び図６を組み合わせた
図９、図３及び図６を組み合わせた図10のように、抵抗
6(第１の抵抗) 及びＭＯＳＦＥＴ7 で立ち上がり時間
を、抵抗8(第２の抵抗)及びＭＯＳＦＥＴ9 で立ち下が
り時間をそれぞれ独立して両方を調整するように構成し
てもよい。
【００３６】また、いずれの実施形態においても、出力
用ＭＯＳＦＥＴ3 は、光起電力をゲート・ソース間に印
加されて高インピーダンス状態 (第１のインピーダンス
状態) から低インピーダンス状態 (第２のインピーダン
ス状態) に変化するエンハンスメントモードのものを使
用しているが、低インピーダンス状態 (第１のインピー
ダンス状態) から高インピーダンス状態 (第２のインピ
ーダンス状態) に変化するディプレッションモードのも
のを使用してもよい。
用ＭＯＳＦＥＴ3 は、光起電力をゲート・ソース間に印
加されて高インピーダンス状態 (第１のインピーダンス
状態) から低インピーダンス状態 (第２のインピーダン
ス状態) に変化するエンハンスメントモードのものを使
用しているが、低インピーダンス状態 (第１のインピー
ダンス状態) から高インピーダンス状態 (第２のインピ
ーダンス状態) に変化するディプレッションモードのも
のを使用してもよい。
【００３７】
【発明の効果】請求項１記載のものは、ディプレッショ
ンモードのＭＯＳＦＥＴが、出力用ＭＯＳＦＥＴのソー
スに制御電極を接続して、光起電力ダイオードアレイを
出力用ＭＯＳＦＥＴのゲートに接続する抵抗の両端間に
接続されているから、スイッチングオン動作時におい
て、出力用ＭＯＳＦＥＴのゲート静電容量の充電は、出
力用ＭＯＳＦＥＴがオンし始めるまではオン状態にある
ディプレッションモードのＭＯＳＦＥＴを介して速やか
に行われ、その後は前記ＭＯＳＦＥＴがオフ状態となっ
て前記抵抗を介して緩やかに行われるので、ディレイ時
間は長くならずに、立ち上がりが緩やかになって、電気
的ノイズの発生を抑制でき、しかも、出力用ＭＯＳＦＥ
Ｔのゲート静電容量の放電は、前記ＭＯＳＦＥＴのボデ
ィダイオードを介して行われるので影響されない。
ンモードのＭＯＳＦＥＴが、出力用ＭＯＳＦＥＴのソー
スに制御電極を接続して、光起電力ダイオードアレイを
出力用ＭＯＳＦＥＴのゲートに接続する抵抗の両端間に
接続されているから、スイッチングオン動作時におい
て、出力用ＭＯＳＦＥＴのゲート静電容量の充電は、出
力用ＭＯＳＦＥＴがオンし始めるまではオン状態にある
ディプレッションモードのＭＯＳＦＥＴを介して速やか
に行われ、その後は前記ＭＯＳＦＥＴがオフ状態となっ
て前記抵抗を介して緩やかに行われるので、ディレイ時
間は長くならずに、立ち上がりが緩やかになって、電気
的ノイズの発生を抑制でき、しかも、出力用ＭＯＳＦＥ
Ｔのゲート静電容量の放電は、前記ＭＯＳＦＥＴのボデ
ィダイオードを介して行われるので影響されない。
【００３８】請求項２記載のものは、エンハンスメント
モードのＭＯＳＦＥＴが、出力用ＭＯＳＦＥＴのゲート
に制御電極を接続して、駆動用トランジスタを出力用Ｍ
ＯＳＦＥＴのソースに接続する抵抗の両端間に接続され
ているから、スイッチングオフ動作時において、出力用
ＭＯＳＦＥＴのゲート静電容量の放電は、出力用ＭＯＳ
ＦＥＴがオフし始めるまではオン状態にあるエンハンス
メントモードのＭＯＳＦＥＴを介して速やかに行われ、
その後は前記ＭＯＳＦＥＴがオフ状態となって前記抵抗
を介して緩やかに行われるので、ディレイ時間を長くな
らずに、立ち下がりが緩やかになって、電気的ノイズの
発生を抑制でき、しかも、出力用ＭＯＳＦＥＴのゲート
静電容量の充電は、前記ＭＯＳＦＥＴのボディダイオー
ドを介して行われるので影響されない。
モードのＭＯＳＦＥＴが、出力用ＭＯＳＦＥＴのゲート
に制御電極を接続して、駆動用トランジスタを出力用Ｍ
ＯＳＦＥＴのソースに接続する抵抗の両端間に接続され
ているから、スイッチングオフ動作時において、出力用
ＭＯＳＦＥＴのゲート静電容量の放電は、出力用ＭＯＳ
ＦＥＴがオフし始めるまではオン状態にあるエンハンス
メントモードのＭＯＳＦＥＴを介して速やかに行われ、
その後は前記ＭＯＳＦＥＴがオフ状態となって前記抵抗
を介して緩やかに行われるので、ディレイ時間を長くな
らずに、立ち下がりが緩やかになって、電気的ノイズの
発生を抑制でき、しかも、出力用ＭＯＳＦＥＴのゲート
静電容量の充電は、前記ＭＯＳＦＥＴのボディダイオー
ドを介して行われるので影響されない。
【００３９】請求項３記載のものは、立ち上がり時間の
調整が第１の抵抗及びディプレッションモードのＭＯＳ
ＦＥＴで、立ち下がり時間の調整が第２の抵抗及びエン
ハンスメントモードのＭＯＳＦＥＴ9 で、それぞれ独立
して両方を調整することができる。
調整が第１の抵抗及びディプレッションモードのＭＯＳ
ＦＥＴで、立ち下がり時間の調整が第２の抵抗及びエン
ハンスメントモードのＭＯＳＦＥＴ9 で、それぞれ独立
して両方を調整することができる。
【図１】本発明の第１実施形態を示す回路図である。
【図２】同上の入出力波形を従来例のものと比較した図
である。
である。
【図３】同上の変形例を示す回路図である。
【図４】本発明の第２実施形態を示す回路図である。
【図５】同上の入出力波形を従来例のものと比較した図
である。
である。
【図６】同上の変形例を示す回路図である。
【図７】図１及び図４を組み合わせた回路図である。
【図８】図３及び図４を組み合わせた回路図である。
【図９】図１及び図６を組み合わせた回路図である。
【図10】図３及び図６を組み合わせた回路図である。
【図11】従来例を示す回路図である。
1 発光素子（発光ダイオード） 2 光起電力ダイオードアレイ 3 出力用ＭＯＳＦＥＴ 4 駆動用トランジスタ（駆動用ＭＯＳＦＥＴ） 5 インピーダンス要素（抵抗） 6 抵抗（第１の抵抗） 7 ディプレッションモードのＭＯＳＦＥＴ 8 抵抗（第２の抵抗） 9 エンハンスメントモードのＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 入力信号に応答して光信号を発生する発
光素子と、前記光信号を受光して光起電力を発生する光
起電力ダイオードアレイと、前記光起電力ダイオードア
レイと直列的に接続されたインピーダンス要素と、前記
光起電力をインピーダンス要素を介してゲート・ソース
間に印加されて第１のインピーダンス状態から第２のイ
ンピーダンス状態に変化する出力用ＭＯＳＦＥＴと、前
記光起電力ダイオードアレイと前記インピーダンス要素
との接続点に制御電極を接続されて前記光起電力の発生
時に前記インピーダンス要素の両端に生じる電圧によっ
て高インピーダンス状態になるようバイアスされる常閉
型の駆動用トランジスタと、前記光起電力ダイオードア
レイを前記出力用ＭＯＳＦＥＴのゲートに接続する抵抗
と、前記出力用ＭＯＳＦＥＴのソースに制御電極を接続
して前記抵抗の両端間に接続されたディプレッションモ
ードのＭＯＳＦＥＴと、を備えたことを特徴とする半導
体リレー。 - 【請求項２】 入力信号に応答して光信号を発生する発
光素子と、前記光信号を受光して光起電力を発生する光
起電力ダイオードアレイと、前記光起電力ダイオードア
レイと直列的に接続されたインピーダンス要素と、前記
光起電力をインピーダンス要素を介してゲート・ソース
間に印加されて第１のインピーダンス状態から第２のイ
ンピーダンス状態に変化する出力用ＭＯＳＦＥＴと、前
記光起電力ダイオードアレイと前記インピーダンス要素
との接続点に制御電極を接続されて前記光起電力の発生
時に前記インピーダンス要素の両端に生じる電圧によっ
て高インピーダンス状態になるようバイアスされる常閉
型の駆動用トランジスタと、前記駆動用トランジスタを
前記出力用ＭＯＳＦＥＴのソースに接続する抵抗と、前
記出力用ＭＯＳＦＥＴのゲートに制御電極を接続して前
記抵抗の両端間に接続されたエンハンスメントモードの
ＭＯＳＦＥＴと、を備えたことを特徴とする半導体リレ
ー。 - 【請求項３】 入力信号に応答して光信号を発生する発
光素子と、前記光信号を受光して光起電力を発生する光
起電力ダイオードアレイと、前記光起電力ダイオードア
レイと直列的に接続されたインピーダンス要素と、前記
光起電力をインピーダンス要素を介してゲート・ソース
間に印加されて第１のインピーダンス状態から第２のイ
ンピーダンス状態に変化する出力用ＭＯＳＦＥＴと、前
記光起電力ダイオードアレイと前記インピーダンス要素
との接続点に制御電極を接続されて前記光起電力の発生
時に前記インピーダンス要素の両端に生じる電圧によっ
て高インピーダンス状態になるようバイアスされる常閉
型の駆動用トランジスタと、前記光起電力ダイオードア
レイを前記出力用ＭＯＳＦＥＴのゲートに接続する第１
の抵抗と、前記出力用ＭＯＳＦＥＴのソースに制御電極
を接続して前記第１の抵抗の両端間に接続されたディプ
レッションモードのＭＯＳＦＥＴと、前記駆動用トラン
ジスタを前記出力用ＭＯＳＦＥＴのソースに接続する第
２の抵抗と、前記出力用ＭＯＳＦＥＴのゲートに制御電
極を接続して前記第２の抵抗の両端間に接続されたエン
ハンスメントモードのＭＯＳＦＥＴと、を備えたことを
特徴とする半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25253595A JPH0998079A (ja) | 1995-09-29 | 1995-09-29 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25253595A JPH0998079A (ja) | 1995-09-29 | 1995-09-29 | 半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0998079A true JPH0998079A (ja) | 1997-04-08 |
Family
ID=17238729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25253595A Withdrawn JPH0998079A (ja) | 1995-09-29 | 1995-09-29 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0998079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109167591A (zh) * | 2018-11-13 | 2019-01-08 | 派恩杰半导体（杭州）有限公司 | 一种带有驱动辅助电路的结栅型晶体管 |
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1995
- 1995-09-29 JP JP25253595A patent/JPH0998079A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109167591A (zh) * | 2018-11-13 | 2019-01-08 | 派恩杰半导体（杭州）有限公司 | 一种带有驱动辅助电路的结栅型晶体管 |
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