JPH0812993B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH0812993B2 JPH0812993B2 JP2289464A JP28946490A JPH0812993B2 JP H0812993 B2 JPH0812993 B2 JP H0812993B2 JP 2289464 A JP2289464 A JP 2289464A JP 28946490 A JP28946490 A JP 28946490A JP H0812993 B2 JPH0812993 B2 JP H0812993B2
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- Japan
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- gate
- mosfet
- source
- voltage
- resistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入出力間を光結合により絶縁した半導体リ
レー回路に関するものである。
レー回路に関するものである。
［従来の技術］ 第３図は従来の半導体リレー回路の回路図である。以
下、その回路構成について説明する。入力端子I1,I2間
には、LED（発光ダイオード）のような発光素子１が接
続されている。この発光素子１が発生する光信号は、フ
ォトダイオードアレイ２により受光される。フォトダイ
オードアレイ２は、発光素子１からの光信号を受光する
と、光起電力を発生する。フォトダイオードアレイ２の
第１の電極は、パワーMOSFET3のゲートに接続されてお
り、第２電極は抵抗R1,R2を介してパワーMOSFET3のソー
スに接続されている。パワーMOSFET3のドレイン及びソ
ースは、それぞれ出力端子O1,O2に接続されている。ま
た、パワーMOSFET3のゲートには制御回路４の一端が接
続されており、制御回路４の他端は抵抗R1,R2の接続点
に接続されている。この回路４は、フォトダイオードア
レイ２が光起電力を発生しているときには高インピーダ
ンス状態となり、フォトダイオードアレイ２が光起電力
を発生していないときには低インピーダンス状態となる
ように構成されている。
下、その回路構成について説明する。入力端子I1,I2間
には、LED（発光ダイオード）のような発光素子１が接
続されている。この発光素子１が発生する光信号は、フ
ォトダイオードアレイ２により受光される。フォトダイ
オードアレイ２は、発光素子１からの光信号を受光する
と、光起電力を発生する。フォトダイオードアレイ２の
第１の電極は、パワーMOSFET3のゲートに接続されてお
り、第２電極は抵抗R1,R2を介してパワーMOSFET3のソー
スに接続されている。パワーMOSFET3のドレイン及びソ
ースは、それぞれ出力端子O1,O2に接続されている。ま
た、パワーMOSFET3のゲートには制御回路４の一端が接
続されており、制御回路４の他端は抵抗R1,R2の接続点
に接続されている。この回路４は、フォトダイオードア
レイ２が光起電力を発生しているときには高インピーダ
ンス状態となり、フォトダイオードアレイ２が光起電力
を発生していないときには低インピーダンス状態となる
ように構成されている。
以下、上記回路の動作について説明する。入力端子
I1,I2間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、制御回路
４は高インピーダンス状態となっているので、フォトダ
イオードアレイ２からの光電流により、抵抗R1,R2を介
してパワーMOSFET3のゲート・ソース間容量が充電さ
れ、パワーMOSFET3のゲート・ソース間電圧が上昇す
る。フォトダイオードアレイ２の直列個数は、パワーMO
SFET3のスレショルド電圧よりも高い光起電力を発生す
るように設定されているので、パワーMOSFET3はドレイ
ン・ソース間が導通する。これにより、出力端子O1,O2
間が導通する。
I1,I2間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、制御回路
４は高インピーダンス状態となっているので、フォトダ
イオードアレイ２からの光電流により、抵抗R1,R2を介
してパワーMOSFET3のゲート・ソース間容量が充電さ
れ、パワーMOSFET3のゲート・ソース間電圧が上昇す
る。フォトダイオードアレイ２の直列個数は、パワーMO
SFET3のスレショルド電圧よりも高い光起電力を発生す
るように設定されているので、パワーMOSFET3はドレイ
ン・ソース間が導通する。これにより、出力端子O1,O2
間が導通する。
ここで、パワーMOSFET3のゲート・ソース間電圧は、
ゲート・ソース間容量と抵抗R1,R2の時定数に応じた速
度で上昇して行くので、第４図に示すように、ターンオ
ン時の応答時間は長くなる。また、立ち上がり特性は穏
やかな勾配となる。
ゲート・ソース間容量と抵抗R1,R2の時定数に応じた速
度で上昇して行くので、第４図に示すように、ターンオ
ン時の応答時間は長くなる。また、立ち上がり特性は穏
やかな勾配となる。
次に、入力端子I1,I2間の入力信号を遮断すると、発
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御回路４は低インピーダンス状態となるので、
パワーMOSFET3のゲート・ソース間容量の蓄積電荷は、
制御回路４と抵抗R2を介して放電される。これにより、
パワーMOSFET3のゲート・ソース間電圧がスレショルド
電圧よりも低くなるので、パワーMOSFET3のドレイン・
ソース間は遮断状態となる。これにより、出力端子O1,O
2間は遮断状態となる。
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御回路４は低インピーダンス状態となるので、
パワーMOSFET3のゲート・ソース間容量の蓄積電荷は、
制御回路４と抵抗R2を介して放電される。これにより、
パワーMOSFET3のゲート・ソース間電圧がスレショルド
電圧よりも低くなるので、パワーMOSFET3のドレイン・
ソース間は遮断状態となる。これにより、出力端子O1,O
2間は遮断状態となる。
ここで、パワーMOSFET3のゲート・ソース間電圧は、
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第４図に示すように、ターンオフ時
の応答時間TOFFは長くなる。また、出力信号が降下する
のに要する立ち下がり時間Tdnも長くなるので、立ち下
がり特性は穏やかな勾配となる。
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第４図に示すように、ターンオフ時
の応答時間TOFFは長くなる。また、出力信号が降下する
のに要する立ち下がり時間Tdnも長くなるので、立ち下
がり特性は穏やかな勾配となる。
［発明が解決しようとする課題］ 上述の従来例において、ターンオフ時には、パワーMO
SFET3のゲート・ソース間電圧は、ゲート・ソース間容
量と抵抗R2の時定数に応じた速度で降下して行くので、
第４図に示すように、ターンオフ時の応答時間TOFFが長
くなる。また、出力信号が降下するのに立ち下がり時間
Tdnも長くなるので、立ち下がり特性は穏やかな勾配と
なる。なお、ターンオフ時における応答時間TOFFから立
ち下がり時間Tdnを差し引いた時間は、パワーMOSFET3の
ゲート・ソース間電圧が最大レベルから飽和レベルに降
下するまでに要する遅延時間Tdlである。そして、その
後の立ち下り時間Tdnは、パワーMOSFET3のゲート・ソー
ス間電圧が飽和レベルからスレショルドレベルに降下す
るまでに要する時間である。
SFET3のゲート・ソース間電圧は、ゲート・ソース間容
量と抵抗R2の時定数に応じた速度で降下して行くので、
第４図に示すように、ターンオフ時の応答時間TOFFが長
くなる。また、出力信号が降下するのに立ち下がり時間
Tdnも長くなるので、立ち下がり特性は穏やかな勾配と
なる。なお、ターンオフ時における応答時間TOFFから立
ち下がり時間Tdnを差し引いた時間は、パワーMOSFET3の
ゲート・ソース間電圧が最大レベルから飽和レベルに降
下するまでに要する遅延時間Tdlである。そして、その
後の立ち下り時間Tdnは、パワーMOSFET3のゲート・ソー
ス間電圧が飽和レベルからスレショルドレベルに降下す
るまでに要する時間である。
ここで、外部回路への電気的ノイズの発生を抑制する
には、立ち下がり時間Tdnが長くなれば良いが、遅延時
間Tdnについてはスイッチングの遅れ時間であるため、
短い方がリレー特性としては好ましい。しかしながら、
立ち下がり時間Tdnを長くするために抵抗R2の値を大き
くすると、遅延時間Tdlも同様に長くなり、スイッチン
グの遅れが大きくなるという問題があった。
には、立ち下がり時間Tdnが長くなれば良いが、遅延時
間Tdnについてはスイッチングの遅れ時間であるため、
短い方がリレー特性としては好ましい。しかしながら、
立ち下がり時間Tdnを長くするために抵抗R2の値を大き
くすると、遅延時間Tdlも同様に長くなり、スイッチン
グの遅れが大きくなるという問題があった。
本発明はこのような欠点に鑑みなされたものであり、
その目的とするところは、スイッチングの遅延時間を長
くせずにスイッチングの立ち下がり時間を長くすること
が可能な半導体リレー回路を提供することにある。
その目的とするところは、スイッチングの遅延時間を長
くせずにスイッチングの立ち下がり時間を長くすること
が可能な半導体リレー回路を提供することにある。
［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、発光素子１の発生する光信号を受光し
て光起電力を発生するフォトダイオードアレイ２と、フ
ォトダイオードアレイ２の発生する光起電力をゲート・
ソース間に印加されてドレイン・ソース間の出力信号を
制御するMOSFET3と、MOSFET3のゲート・ソース間に並列
的に接続され、前記光起電力の発生時に高インピーダン
ス状態となり、前記光起電力の消失時に低インピーダン
ス状態となる制御回路４とを有する半導体リレー回路に
おいて、フォトダイオードアレイ２からMOSFET3のゲー
ト・ソース間容量に充電電流を流す経路のうち、MOSFET
3のゲート・ソース間容量から制御回路４への放電電流
が流れない位置に直列的に挿入される第１の抵抗R1と、
MOSFET3のゲート・ソース間容量から制御回路４に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
又は放電電流のみが流れ得る位置に直列的に挿入される
第２の抵抗R2を備え、前記MOSFET3のスレショルド電圧
に略等しい所定電圧以上で前記放電電流に対して低イン
ピーダンス状態となる電圧応答素子５を第２抵抗R2の両
端に並列的に接続したことを特徴とするものである。
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、発光素子１の発生する光信号を受光し
て光起電力を発生するフォトダイオードアレイ２と、フ
ォトダイオードアレイ２の発生する光起電力をゲート・
ソース間に印加されてドレイン・ソース間の出力信号を
制御するMOSFET3と、MOSFET3のゲート・ソース間に並列
的に接続され、前記光起電力の発生時に高インピーダン
ス状態となり、前記光起電力の消失時に低インピーダン
ス状態となる制御回路４とを有する半導体リレー回路に
おいて、フォトダイオードアレイ２からMOSFET3のゲー
ト・ソース間容量に充電電流を流す経路のうち、MOSFET
3のゲート・ソース間容量から制御回路４への放電電流
が流れない位置に直列的に挿入される第１の抵抗R1と、
MOSFET3のゲート・ソース間容量から制御回路４に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
又は放電電流のみが流れ得る位置に直列的に挿入される
第２の抵抗R2を備え、前記MOSFET3のスレショルド電圧
に略等しい所定電圧以上で前記放電電流に対して低イン
ピーダンス状態となる電圧応答素子５を第２抵抗R2の両
端に並列的に接続したことを特徴とするものである。
なお、電圧応答素子５は、ドレインとゲートを短絡し
たエンハンスメントモードのNMOSFETにより構成するこ
とが好ましい。
たエンハンスメントモードのNMOSFETにより構成するこ
とが好ましい。
［作 用］ 本発明にあっては、制御回路４とMOSFET3との間に挿
入された第２の抵抗R2の両端に、MOSFET3のスレショル
ド電圧に略等しい所定電圧以上でMOSFET3のゲート・ソ
ース間容量の放電電流に対して低インピーダンス状態と
なる電圧応答素子５を並列的に接続したので、MOSFET3
のゲート・ソース間電圧が最大レベルから飽和レベルに
降下するまでは、電圧応答素子５が低インピーダンス状
態となる。したがって、MOSFET3のゲート・ソース間容
量は速やかに放電し、遅延時間Tdlは短くなる。次に、M
OSFET3のゲート・ソース間電圧が飽和レベルに達して、
MOSFET3のドレイン・ソース間のインピーダンスが上昇
し始めると、電圧応答素子５が高インピーダンス状態と
なり、抵抗R2を介してMOSFET3のゲート・ソース間容量
が緩慢に充電する。したがって、立ち下がり時間Tdnは
長くなる。
入された第２の抵抗R2の両端に、MOSFET3のスレショル
ド電圧に略等しい所定電圧以上でMOSFET3のゲート・ソ
ース間容量の放電電流に対して低インピーダンス状態と
なる電圧応答素子５を並列的に接続したので、MOSFET3
のゲート・ソース間電圧が最大レベルから飽和レベルに
降下するまでは、電圧応答素子５が低インピーダンス状
態となる。したがって、MOSFET3のゲート・ソース間容
量は速やかに放電し、遅延時間Tdlは短くなる。次に、M
OSFET3のゲート・ソース間電圧が飽和レベルに達して、
MOSFET3のドレイン・ソース間のインピーダンスが上昇
し始めると、電圧応答素子５が高インピーダンス状態と
なり、抵抗R2を介してMOSFET3のゲート・ソース間容量
が緩慢に充電する。したがって、立ち下がり時間Tdnは
長くなる。
［実施例］ 第２図は本発明の一実施例の回路図である。以下、そ
の回路構成について説明する。入力端子I1,I2間には、L
ED（発光ダイオード）のような発光素子１が接続されて
いる。この発光素子１が発生する光信号は、フォトダイ
オードアレイ２により受光される。フォトダイオードア
レイ２は、発光素子１からの光信号を受光すると、光起
電力を発生する。フォトダイオードアレイ２の第１の電
極は、パワーMOSFET3のゲートに接続されており、第２
の電極は抵抗R1,R2を介してパワーMOSFET3のゲートに接
続されている。パワーMOSFET3のドレイン及びソース
は、それぞれ出力端子O1,O2に接続されている。また、
パワーMOSFET3のゲートにはデプリーション型の制御用M
OSFET4aのドレインが接続されている。制御用MOSFET4a
のソースは抵抗R1,R2の接続点に接続されており、ゲー
トは抵抗R1とフォトダイオードアレイ２の第２の電極の
接続点に接続されている。この制御用MOSFET4aは、フォ
トダイオードアレイ２が光起電力を発生しているときに
はドレイン・ソース間を介して流れる光電流により抵抗
R1に生じる電圧でバイアスされて高インピーダンス状態
となり、フォトダイオードアレイ２が光起電力を発生し
ていないときには低インピーダンス状態となる。また、
抵抗R2の両端には電圧応答素子５が並列接続されてい
る。電圧応答素子５は、ドレインとゲートを短絡したエ
ンハンスメントモードのNMOSFETよりなり、所定電圧よ
りも若干高い電圧以上でパワーMOSFET3のゲート・ソー
ス間容量の放電電流に対して低インピーダンス状態とな
るように構成されている。
の回路構成について説明する。入力端子I1,I2間には、L
ED（発光ダイオード）のような発光素子１が接続されて
いる。この発光素子１が発生する光信号は、フォトダイ
オードアレイ２により受光される。フォトダイオードア
レイ２は、発光素子１からの光信号を受光すると、光起
電力を発生する。フォトダイオードアレイ２の第１の電
極は、パワーMOSFET3のゲートに接続されており、第２
の電極は抵抗R1,R2を介してパワーMOSFET3のゲートに接
続されている。パワーMOSFET3のドレイン及びソース
は、それぞれ出力端子O1,O2に接続されている。また、
パワーMOSFET3のゲートにはデプリーション型の制御用M
OSFET4aのドレインが接続されている。制御用MOSFET4a
のソースは抵抗R1,R2の接続点に接続されており、ゲー
トは抵抗R1とフォトダイオードアレイ２の第２の電極の
接続点に接続されている。この制御用MOSFET4aは、フォ
トダイオードアレイ２が光起電力を発生しているときに
はドレイン・ソース間を介して流れる光電流により抵抗
R1に生じる電圧でバイアスされて高インピーダンス状態
となり、フォトダイオードアレイ２が光起電力を発生し
ていないときには低インピーダンス状態となる。また、
抵抗R2の両端には電圧応答素子５が並列接続されてい
る。電圧応答素子５は、ドレインとゲートを短絡したエ
ンハンスメントモードのNMOSFETよりなり、所定電圧よ
りも若干高い電圧以上でパワーMOSFET3のゲート・ソー
ス間容量の放電電流に対して低インピーダンス状態とな
るように構成されている。
以下、本実施例の動作について説明する。入力端子
I1,I2間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、フォトダ
イオードアレイ２から制御用MOSFET4aのドレイン・ソー
ス間を介して抵抗R1に流れる電流により抵抗R1の両端に
電圧が発生し、制御用MOSFET4aが高インピーダンス状態
にバイアスされる。また、フォトダイオードアレイ２か
らの光電流により、抵抗R2とR1を介してパワーMOSFET3
のゲート・ソース間容量が充電され、パワーMOSFET3の
ゲート・ソース間電圧が上昇する。なお、電圧応答素子
５が本実施例のようにエンハンスメントモードのNMOSFE
Tで構成されている場合には、ドレイン・ソース間に寄
生する逆方向ダイオードを介して前記充電電流が流れる
ことになり、充電電流は主として抵抗R1によって限流さ
れる。フォトダイオードアレイ２の直列個数は、パワー
MOSFET3のスレショルド電圧よりも高い光起電力を発生
するように設定されているので、パワーMOSFET3はドレ
イン・ソース間が導通する。これにより、出力端子O1,O
2間が導通する。ここで、パワーMOSFET3のゲート・ソー
ス間電圧は、ゲート・ソース間容量と抵抗R1の時定数に
応じた速度で上昇して行くので、第４図に示すように、
ターンオン時の応答時間は長くなる。また、出力信号が
０％から100％に上昇するので立ち上がり時間も長くな
るので、立ち上がり特性は穏やかな勾配となる。したが
って、例えば、出力端子O1,O2間にコンデンサが並列的
に接続されていても、その電荷が急速に放電されること
は防止できるので、電気的ノイズの発生が抑制される。
I1,I2間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、フォトダ
イオードアレイ２から制御用MOSFET4aのドレイン・ソー
ス間を介して抵抗R1に流れる電流により抵抗R1の両端に
電圧が発生し、制御用MOSFET4aが高インピーダンス状態
にバイアスされる。また、フォトダイオードアレイ２か
らの光電流により、抵抗R2とR1を介してパワーMOSFET3
のゲート・ソース間容量が充電され、パワーMOSFET3の
ゲート・ソース間電圧が上昇する。なお、電圧応答素子
５が本実施例のようにエンハンスメントモードのNMOSFE
Tで構成されている場合には、ドレイン・ソース間に寄
生する逆方向ダイオードを介して前記充電電流が流れる
ことになり、充電電流は主として抵抗R1によって限流さ
れる。フォトダイオードアレイ２の直列個数は、パワー
MOSFET3のスレショルド電圧よりも高い光起電力を発生
するように設定されているので、パワーMOSFET3はドレ
イン・ソース間が導通する。これにより、出力端子O1,O
2間が導通する。ここで、パワーMOSFET3のゲート・ソー
ス間電圧は、ゲート・ソース間容量と抵抗R1の時定数に
応じた速度で上昇して行くので、第４図に示すように、
ターンオン時の応答時間は長くなる。また、出力信号が
０％から100％に上昇するので立ち上がり時間も長くな
るので、立ち上がり特性は穏やかな勾配となる。したが
って、例えば、出力端子O1,O2間にコンデンサが並列的
に接続されていても、その電荷が急速に放電されること
は防止できるので、電気的ノイズの発生が抑制される。
次に、入力端子I1,I2間の入力信号を遮断すると、発
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御用のMOSFET4aは低インピーダンス状態に戻る
ので、パワーMOSFET3のゲート・ソース間容量の蓄積電
荷は、制御用MOSFET4aと電圧応答素子５を介して放電さ
れる。電圧応答素子５はエンハンスメントモードのNMOS
FETよりなり、そのスレショルド電圧は、パワーMOSFET3
のスレショルド電圧よりも若干高く設定されており、ド
レインをゲートに接続してある。故に、パワーMOSFET3
のゲート・ソース間電圧がパワーMOSFET3のスレショル
ド電圧よりも若干高い電圧レベルに降下するまでの間
は、電圧応答素子５は低インピーダンス状態となり、パ
ワーMOSFET3のゲート・ソース間容量の蓄積電荷は急速
に放電される。このため、スイッチングの遅延時間Tdl
は非常に短くなる。パワーMOSFET3のゲート・ソース間
電圧が所定電圧以下に降下すると、電圧応答素子５は高
インピーダンス状態となる。その後は、パワーMOSFET3
のゲート・ソース間容量の蓄積電荷は、制御用MOSFET4a
と抵抗R2を介して放電される。このときの放電電流は抵
抗R2により限流されるので、放電電流は小さくなり、放
電速度は緩慢となる。このため、立ち下がり時間Tdnは
長くなり、立ち下がり特性は穏やかな勾配となる。した
がって、例えば、出力端子O1又はO2にインダクタンス成
分が直列的に接続されていても、その電流が急激に遮断
されることは防止できるので、電気的ノイズの発生が抑
制される。上記の放電により、パワーMOSFET3のゲート
・ソース間電圧がスレショルド電圧よりも低くなると、
パワーMOSFET3のドレイン・ソース間は遮断状態とな
る。これにより、出力端子O1,O2間は遮断状態となる。
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御用のMOSFET4aは低インピーダンス状態に戻る
ので、パワーMOSFET3のゲート・ソース間容量の蓄積電
荷は、制御用MOSFET4aと電圧応答素子５を介して放電さ
れる。電圧応答素子５はエンハンスメントモードのNMOS
FETよりなり、そのスレショルド電圧は、パワーMOSFET3
のスレショルド電圧よりも若干高く設定されており、ド
レインをゲートに接続してある。故に、パワーMOSFET3
のゲート・ソース間電圧がパワーMOSFET3のスレショル
ド電圧よりも若干高い電圧レベルに降下するまでの間
は、電圧応答素子５は低インピーダンス状態となり、パ
ワーMOSFET3のゲート・ソース間容量の蓄積電荷は急速
に放電される。このため、スイッチングの遅延時間Tdl
は非常に短くなる。パワーMOSFET3のゲート・ソース間
電圧が所定電圧以下に降下すると、電圧応答素子５は高
インピーダンス状態となる。その後は、パワーMOSFET3
のゲート・ソース間容量の蓄積電荷は、制御用MOSFET4a
と抵抗R2を介して放電される。このときの放電電流は抵
抗R2により限流されるので、放電電流は小さくなり、放
電速度は緩慢となる。このため、立ち下がり時間Tdnは
長くなり、立ち下がり特性は穏やかな勾配となる。した
がって、例えば、出力端子O1又はO2にインダクタンス成
分が直列的に接続されていても、その電流が急激に遮断
されることは防止できるので、電気的ノイズの発生が抑
制される。上記の放電により、パワーMOSFET3のゲート
・ソース間電圧がスレショルド電圧よりも低くなると、
パワーMOSFET3のドレイン・ソース間は遮断状態とな
る。これにより、出力端子O1,O2間は遮断状態となる。
なお、本実施例では、エンハンスメントモードのNMOS
FETのドレインとゲートを短絡して、電圧応答素子５を
構成しているが、ツェナーダイオードで代用しても良
い。
FETのドレインとゲートを短絡して、電圧応答素子５を
構成しているが、ツェナーダイオードで代用しても良
い。
［発明の効果］ 本発明にあっては、光結合により入出力間を絶縁した
半導体リレー回路において、出力用のMOSFETのゲート・
ソース間容量に充電電流を流す経路のうち、MOSFETのゲ
ート・ソース間容量から制御回路への放電電流が流れな
い位置に直列的に挿入される第１の抵抗と、MOSFETのゲ
ート・ソース間容量から制御回路に放電電流を流す経路
のうち、前記充電電流と放電電流の両方又は放電電流の
みが流れ得る位置に直列的に挿入される第２の抵抗を備
え、前記MOSFETのスレショルド電圧に略等しい所定電圧
以上で前記放電電流に対して低インピーダンス状態とな
る電圧応答素子を第２の抵抗の両端に並列的に接続した
ものであるから、MOSFETのゲート・ソース間電圧が高い
期間では電圧応答素子が低インピーダンス状態となり、
スイッチングの遅延時間が短くなるという効果があり、
MOSFETのゲート・ソース間電圧が低くなると、電圧応答
素子が高インピーダンス状態となり、スイッチングの立
ち下がり時間を長くすることができるという効果があ
る。
半導体リレー回路において、出力用のMOSFETのゲート・
ソース間容量に充電電流を流す経路のうち、MOSFETのゲ
ート・ソース間容量から制御回路への放電電流が流れな
い位置に直列的に挿入される第１の抵抗と、MOSFETのゲ
ート・ソース間容量から制御回路に放電電流を流す経路
のうち、前記充電電流と放電電流の両方又は放電電流の
みが流れ得る位置に直列的に挿入される第２の抵抗を備
え、前記MOSFETのスレショルド電圧に略等しい所定電圧
以上で前記放電電流に対して低インピーダンス状態とな
る電圧応答素子を第２の抵抗の両端に並列的に接続した
ものであるから、MOSFETのゲート・ソース間電圧が高い
期間では電圧応答素子が低インピーダンス状態となり、
スイッチングの遅延時間が短くなるという効果があり、
MOSFETのゲート・ソース間電圧が低くなると、電圧応答
素子が高インピーダンス状態となり、スイッチングの立
ち下がり時間を長くすることができるという効果があ
る。
第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例の回路図、第３図は従来例の回路図、第４
図は同上の動作波形図である。 １は発光素子、２はフォトダイオードアレイ、３はMOSF
ET、４は制御回路、５は電圧応答素子、R1は第１の抵
抗、R2は第２の抵抗である。
明の一実施例の回路図、第３図は従来例の回路図、第４
図は同上の動作波形図である。 １は発光素子、２はフォトダイオードアレイ、３はMOSF
ET、４は制御回路、５は電圧応答素子、R1は第１の抵
抗、R2は第２の抵抗である。
Claims (2)
- 【請求項１】入力信号に応答して光信号を発生する発光
素子と、発光素子の発生する光信号を受光して光起電力
を発生するフォトダイオードアレイと、フォトダイオー
ドアレイの発生する光起電力をゲート・ソース間に印加
されてドレイン・ソース間の出力信号を制御するMOSFET
と、MOSFETのゲート・ソース間に並列的に接続され、前
記光起電力の発生時に高インピーダンス状態となり、前
記光起電力の消失時に低インピーダンス状態となる制御
回路とを有する半導体リレー回路において、フォトダイ
オードアレイからMOSFETのゲート・ソース間容量に充電
電流を流す経路のうち、MOSFETのゲート・ソース間容量
から制御回路への放電電流が流れない位置に直列的に挿
入される第１の抵抗と、MOSFETのゲート・ソース間容量
から制御回路に放電電流を流す経路のうち、前記充電電
流と放電電流の両方又は放電電流のみが流れ得る位置に
直列的に挿入される第２の抵抗を備え、前記MOSFETのス
レショルド電圧に略等しい所定電圧以上で前記放電電流
に対して低インピーダンス状態となる電圧応答素子を第
２の抵抗の両端に並列的に接続したことを特徴とする半
導体リレー回路。 - 【請求項２】電圧応答素子はドレインとゲートを短絡し
たエンハンスメントモードのNMOSFETよりなることを特
徴とする請求項１記載の半導体リレー回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289464A JPH0812993B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
| US07/648,862 US5151602A (en) | 1990-02-15 | 1991-01-31 | Semiconductor relay circuit using photovoltaic diodes |
| CA002035496A CA2035496C (en) | 1990-02-15 | 1991-02-01 | Semiconductor relay circuit using photovoltaic diodes |
| DE69119261T DE69119261T2 (de) | 1990-02-15 | 1991-02-05 | Halbleiter-Relais-Schaltung |
| EP91200228A EP0442561B1 (en) | 1990-02-15 | 1991-02-05 | Semiconductor relay circuit |
| KR1019910002335A KR950000320B1 (ko) | 1990-02-15 | 1991-02-12 | 반도체 릴레이회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289464A JPH0812993B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167618A JPH04167618A (ja) | 1992-06-15 |
| JPH0812993B2 true JPH0812993B2 (ja) | 1996-02-07 |
Family
ID=17743611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289464A Expired - Lifetime JPH0812993B2 (ja) | 1990-02-15 | 1990-10-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5563050B2 (ja) * | 2012-12-10 | 2014-07-30 | 株式会社東芝 | ゲート駆動回路、およびパワー半導体モジュール |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522988Y2 (ja) * | 1986-05-19 | 1993-06-14 | ||
| JPS63153916A (ja) * | 1986-08-11 | 1988-06-27 | Matsushita Electric Works Ltd | 半導体スイツチ回路 |
-
1990
- 1990-10-26 JP JP2289464A patent/JPH0812993B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167618A (ja) | 1992-06-15 |
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