JPH04167618A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH04167618A JPH04167618A JP2289464A JP28946490A JPH04167618A JP H04167618 A JPH04167618 A JP H04167618A JP 2289464 A JP2289464 A JP 2289464A JP 28946490 A JP28946490 A JP 28946490A JP H04167618 A JPH04167618 A JP H04167618A
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- resistor
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- 230000003287 optical effect Effects 0.000 claims description 16
- 108091027981 Response element Proteins 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、入出力間を光結合により絶縁した半導体リレ
ー回路に関するものである。
ー回路に関するものである。
［従来の技術］
第３図は従来の半導体リレー回路の回路図である。以下
、その回路構成について説明する６入力端子Ｉ、、１２
間には、ＬＥＤ（発光ダイオード）のような発光素子１
が接続されている。この発光素子１が発生する光信号は
、フォトダイオードアレイ２により受光される。フォト
ダイオードアレイ２は、発光素子１からの光信号を受光
すると、光起電力を発生する。フォトダイオードアレイ
２の第１の電極は、パワーＭＯ８ＦＥＴ３のゲートに接
続されており、第２の電極は抵抗Ｒ＋ 、 Ｒ７を介し
てパワーＭＯ３ＦＥＴ３のソースに接続されている。パ
ワーＭＯ３ＦＥＴ３のドレイン及びソースは、それぞれ
出力端子０１．０２に接続されている。また、パワーＭ
Ｏ８ＦＥＴ３のゲートには制御回路４の一端か接続され
ており、制御回路４の他端は抵抗Ｒ，，Ｒ２の接続点に
接続されている。
、その回路構成について説明する６入力端子Ｉ、、１２
間には、ＬＥＤ（発光ダイオード）のような発光素子１
が接続されている。この発光素子１が発生する光信号は
、フォトダイオードアレイ２により受光される。フォト
ダイオードアレイ２は、発光素子１からの光信号を受光
すると、光起電力を発生する。フォトダイオードアレイ
２の第１の電極は、パワーＭＯ８ＦＥＴ３のゲートに接
続されており、第２の電極は抵抗Ｒ＋ 、 Ｒ７を介し
てパワーＭＯ３ＦＥＴ３のソースに接続されている。パ
ワーＭＯ３ＦＥＴ３のドレイン及びソースは、それぞれ
出力端子０１．０２に接続されている。また、パワーＭ
Ｏ８ＦＥＴ３のゲートには制御回路４の一端か接続され
ており、制御回路４の他端は抵抗Ｒ，，Ｒ２の接続点に
接続されている。
この回路４は、フォトダイオードアレイ２が光起電力を
発生しているときには高インピーダンス状態となり、フ
ォトダイオードアレイ２が光起電力を発生していないと
きには低インピーダンス状態となるように構成されてい
る。
発生しているときには高インピーダンス状態となり、フ
ォトダイオードアレイ２が光起電力を発生していないと
きには低インピーダンス状態となるように構成されてい
る。
以下、上記回路の動作について説明する。入力端子ＩＩ
、Ｉ２間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、制御回路
４は高インピーダンス状態となっているので、フォトダ
イオードアレイ２からの光電流により、抵抗Ｒ１＋ Ｆ
Ｌ ２を介してパワーＭ ＯＳ Ｆ Ｅ Ｔ ３のゲー
ト・ソース同容１か充電され、パワーＭＯＳＦＥＴ３の
ゲート・ソース間電圧か上昇する。フォトダイオードア
レイ２の直列個数は、パワーＭＯ３ＦＥＴ３のスレショ
ルド電圧よりも高い光起電力を発生するように設定され
ているのて、パワーＭＯ５ＦＥＴ３はドレイン・ソース
間が導通する。これにより、出力端子０１、０２間が導
通する。
、Ｉ２間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、制御回路
４は高インピーダンス状態となっているので、フォトダ
イオードアレイ２からの光電流により、抵抗Ｒ１＋ Ｆ
Ｌ ２を介してパワーＭ ＯＳ Ｆ Ｅ Ｔ ３のゲー
ト・ソース同容１か充電され、パワーＭＯＳＦＥＴ３の
ゲート・ソース間電圧か上昇する。フォトダイオードア
レイ２の直列個数は、パワーＭＯ３ＦＥＴ３のスレショ
ルド電圧よりも高い光起電力を発生するように設定され
ているのて、パワーＭＯ５ＦＥＴ３はドレイン・ソース
間が導通する。これにより、出力端子０１、０２間が導
通する。
ここで、パワーＭＯ８ＦＥＴ３のゲート ソース間電圧
は、ゲート・ソース間容量と抵抗Ｒ，，Ｒ２の時定数に
応した速度て上昇して行くのて、第４図に示すように、
ターンオン時の応答時間は長くなる。また、立ち上がり
特性は穏やかな勾配となる。
は、ゲート・ソース間容量と抵抗Ｒ，，Ｒ２の時定数に
応した速度て上昇して行くのて、第４図に示すように、
ターンオン時の応答時間は長くなる。また、立ち上がり
特性は穏やかな勾配となる。
次に、入力端子１．、Ｉ２間の入力信号を遮断すると、
発光素子１は光信号の発光を停止する。このため、フォ
トダイオードアレイ２は光起電力を発生しなくなる。こ
のとき、制御回Ｆｌ＠ ４は低インピーダンス状態とな
るので、パワーＭＯ８ＦＥＴ３のゲート・ソース間容量
の蓄積電荷は、制御回路４と抵抗Ｒ２を介して放電され
る。これにより、パワーＭＯ３ＦＥＴ３のゲート・ソー
ス間電圧かスレショルド電圧よりも低くなるので、パワ
ーＭＯ３ＦＥＴ３のドレイン・ソース間は遮断状態とな
る。これにより、出力端子０．．０２間は遮断状態とな
る。
発光素子１は光信号の発光を停止する。このため、フォ
トダイオードアレイ２は光起電力を発生しなくなる。こ
のとき、制御回Ｆｌ＠ ４は低インピーダンス状態とな
るので、パワーＭＯ８ＦＥＴ３のゲート・ソース間容量
の蓄積電荷は、制御回路４と抵抗Ｒ２を介して放電され
る。これにより、パワーＭＯ３ＦＥＴ３のゲート・ソー
ス間電圧かスレショルド電圧よりも低くなるので、パワ
ーＭＯ３ＦＥＴ３のドレイン・ソース間は遮断状態とな
る。これにより、出力端子０．．０２間は遮断状態とな
る。
ここで、パワーＭＯ３ＦＥＴ３のゲート・ソース間電圧
は、ゲート・ソース間容量と抵抗Ｒ２の時定数に応じた
速度で降下して行くのて、第４図に示すように、ターン
オフ時の応答時間ＴＯＦＦは長くなる。また、出力信号
が降下するのに要する立ち下がり時間Ｔｄｎも長くなる
ので、立ち下かり特性は穏やかな勾配となる。
は、ゲート・ソース間容量と抵抗Ｒ２の時定数に応じた
速度で降下して行くのて、第４図に示すように、ターン
オフ時の応答時間ＴＯＦＦは長くなる。また、出力信号
が降下するのに要する立ち下がり時間Ｔｄｎも長くなる
ので、立ち下かり特性は穏やかな勾配となる。
［発明か解決しようとする課題］
上述の従来例において、ターンオフ時には、パワーＭＯ
３ＦＥＴ３のゲート・ソース間電圧は、ゲート・ソース
間容量と抵抗Ｒ２の時定数に応じた速度で降下して行く
のて、第４図に示すように、ターンオフ時の応答時間Ｔ
ｏＦＦか長くなる。また、出力信号が降下するのに要す
る立ち下がり時間Ｔｄｎも長くなるのて、立ち下かり特
性は穏やかな勾配となる。なお、ターンオフ時における
応答時間ＴｏＦＦから立ち下かり時間Ｔｄｎを差し引い
た時間は、パワーＭＯ５ＦＥＴ３のゲート・ソース間電
圧か最大レベルから飽和レベルに降下するまでに要する
遅延時間Ｔｄρである。そして、その後の立ち下かり時
間Ｔｄｎは、パワーＭＯ８ＦＥＴ３のゲート ソース間
電圧か飽和レベルからスレショルトレｌ＼ルに降下する
までに要する時間である。
３ＦＥＴ３のゲート・ソース間電圧は、ゲート・ソース
間容量と抵抗Ｒ２の時定数に応じた速度で降下して行く
のて、第４図に示すように、ターンオフ時の応答時間Ｔ
ｏＦＦか長くなる。また、出力信号が降下するのに要す
る立ち下がり時間Ｔｄｎも長くなるのて、立ち下かり特
性は穏やかな勾配となる。なお、ターンオフ時における
応答時間ＴｏＦＦから立ち下かり時間Ｔｄｎを差し引い
た時間は、パワーＭＯ５ＦＥＴ３のゲート・ソース間電
圧か最大レベルから飽和レベルに降下するまでに要する
遅延時間Ｔｄρである。そして、その後の立ち下かり時
間Ｔｄｎは、パワーＭＯ８ＦＥＴ３のゲート ソース間
電圧か飽和レベルからスレショルトレｌ＼ルに降下する
までに要する時間である。
ここで、外部回路への電気的ノイズの発生を抑制するに
は、立ち下がり時間Ｔｃ１ｎが長くなれば良いが、遅延
時間Ｔｄｎについてはスイッチングの遅れ時間であるた
め、短い方がリレー特性としては好ましい。しかしなが
ら、立ち下がり時間Ｔｄｎを長くするために抵抗Ｒ２の
値を大きくすると、遅延時間Ｔｄｔ’も同様に長くなり
、スイッチングの遅れが大きくなるという問題があった
。
は、立ち下がり時間Ｔｃ１ｎが長くなれば良いが、遅延
時間Ｔｄｎについてはスイッチングの遅れ時間であるた
め、短い方がリレー特性としては好ましい。しかしなが
ら、立ち下がり時間Ｔｄｎを長くするために抵抗Ｒ２の
値を大きくすると、遅延時間Ｔｄｔ’も同様に長くなり
、スイッチングの遅れが大きくなるという問題があった
。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、スイッチングの遅延時間を長く
せすにスイッチングの立ち下がり時間を長くすることが
可能な半導体リレー回路を提供することにある。
の目的とするところは、スイッチングの遅延時間を長く
せすにスイッチングの立ち下がり時間を長くすることが
可能な半導体リレー回路を提供することにある。
［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、第１
図に示すように、入力信号に応答して光信号を発生する
発光素子１と、発光素子１の発生する光信号を受光して
光起電力を発生するフォトダイオードアレイ２と、フォ
トダイオードアレイ２の発生する光起電力をゲート・ソ
ース間に印加されてドレイン・ソース間の出力信号を制
御するＭＯ３ＦＥＴ３と、ＭＯ８ＦＥＴ３のゲート・ソ
ース間に並列的に接続され、前記光起電力の発生時に高
インピーダンス状態となり、前記光起電力の消失時に低
インピーダンス状態となる制御回路４とを有する半導体
リレー回路において、フォトダイオードアレイ２からＭ
Ｏ８ＦＥＴ３のゲート・ソース間容量に充電電流を流す
経路に直列的に挿入される第１の抵抗Ｒ１と、ＭＯ９Ｆ
ＥＴ３のゲート・ソース間容量から制御回路４に放電電
流を流す経路に直列的に挿入される第２の抵抗Ｒ２を備
え、所定電圧よりも若干高い電圧以上で前記放電電流に
対して低インピーダンス状態となる電圧応答素子５を第
２の抵抗Ｒ２の両端に並列的に接続したことを特徴とす
るものである。
図に示すように、入力信号に応答して光信号を発生する
発光素子１と、発光素子１の発生する光信号を受光して
光起電力を発生するフォトダイオードアレイ２と、フォ
トダイオードアレイ２の発生する光起電力をゲート・ソ
ース間に印加されてドレイン・ソース間の出力信号を制
御するＭＯ３ＦＥＴ３と、ＭＯ８ＦＥＴ３のゲート・ソ
ース間に並列的に接続され、前記光起電力の発生時に高
インピーダンス状態となり、前記光起電力の消失時に低
インピーダンス状態となる制御回路４とを有する半導体
リレー回路において、フォトダイオードアレイ２からＭ
Ｏ８ＦＥＴ３のゲート・ソース間容量に充電電流を流す
経路に直列的に挿入される第１の抵抗Ｒ１と、ＭＯ９Ｆ
ＥＴ３のゲート・ソース間容量から制御回路４に放電電
流を流す経路に直列的に挿入される第２の抵抗Ｒ２を備
え、所定電圧よりも若干高い電圧以上で前記放電電流に
対して低インピーダンス状態となる電圧応答素子５を第
２の抵抗Ｒ２の両端に並列的に接続したことを特徴とす
るものである。
なお、電圧応答素子５は、ドレインとゲートを短絡した
エンハンスメントモードのＮＭＯ８ＦＥＴにより構成す
ることが好ましい。
エンハンスメントモードのＮＭＯ８ＦＥＴにより構成す
ることが好ましい。
［作用１
本発明にあっては、制御回路４とＭＯ３ＦＥＴ３との間
に挿入された第２の抵抗Ｒ２の両端に、所定電圧以上て
ＭＯ３ＦＥＴ３のゲート・ソース間容量の放電電流に対
して低インピーダンス状態となる電圧応答素子５を並列
的に接続したのて、ＭＯ３ＦＥＴ３のゲート・ソース間
電圧が最大レベルから飽和レベルに降下するまでは、電
圧応答素子５が低インピーダンス状態となる。したがっ
て、ＭＯ８ＦＥＴ３のゲート・ソース間容量は速やかに
放電し、遅延時間Ｔｄｌは短くなる。次に、ＭＯ３ＦＥ
Ｔ３のゲート・ソース間電圧が飽和レベルに達して、Ｍ
Ｏ８ＦＥＴ３のドレイン・ソース間のインピーダンスが
上昇し始めると、電圧応答素子５が高インピーダンス状
態となり、抵抗Ｒ２を介してＭＯ８ＦＥＴ３のゲート・
ソース間容量が緩慢に放電する。したがって、立ち下が
り時間Ｔｃ１ｎは長くなる。
に挿入された第２の抵抗Ｒ２の両端に、所定電圧以上て
ＭＯ３ＦＥＴ３のゲート・ソース間容量の放電電流に対
して低インピーダンス状態となる電圧応答素子５を並列
的に接続したのて、ＭＯ３ＦＥＴ３のゲート・ソース間
電圧が最大レベルから飽和レベルに降下するまでは、電
圧応答素子５が低インピーダンス状態となる。したがっ
て、ＭＯ８ＦＥＴ３のゲート・ソース間容量は速やかに
放電し、遅延時間Ｔｄｌは短くなる。次に、ＭＯ３ＦＥ
Ｔ３のゲート・ソース間電圧が飽和レベルに達して、Ｍ
Ｏ８ＦＥＴ３のドレイン・ソース間のインピーダンスが
上昇し始めると、電圧応答素子５が高インピーダンス状
態となり、抵抗Ｒ２を介してＭＯ８ＦＥＴ３のゲート・
ソース間容量が緩慢に放電する。したがって、立ち下が
り時間Ｔｃ１ｎは長くなる。
「実施例」
第２図は本発明の一実施例の回路図である。以下、その
回路構成について説明する。入力端子■１゜１２間には
、ＬＥＤ（発光ダイオード）のような発光素子１が接続
されている。この発光素子１が発生する光信号は、フォ
トダイオードアレイ２により受光される。フォトダイオ
ードアレイ２は、発光素子１からの光信号を受光すると
、光起電力を発生する。フォトダイオードアレイ２の第
１の電極は、パワーＭＯ３ＦＥＴ３のゲートに接続され
ており、第２の電極は抵抗Ｒ，，Ｒ２を介してパワーＭ
’０３ＦＥＴ３のソースに接続されている。パワーＭＯ
５ＦＥＴ３のドレイン及びソースは、それぞれ出力端子
０１，０２に接続されている。また、パワーＭＯ３ＦＥ
Ｔ３のゲートにはデプリーション型の制御用Ｍ ＯＳ
Ｆ Ｅ Ｔ ４ ａのドレインが接続されている。制御
用Ｍ ＯＳ Ｆ Ｅ Ｔ ４ ａのソースは抵抗Ｒ，，
Ｒ２の接続点に接続されており、ゲートは抵抗Ｒ１とフ
ォトダイオードアレイ２の第２の電極の接続点に接続さ
れている。この制御用ＭＯ３ＦＥＴ４ａは、フォトダイ
オードアレイ２が光起電力を発生しているときにはドレ
イン・ソース間を介して流れる光電流により抵抗Ｒ２に
生しる電圧てバイアスされて高インピーダンス状態とな
り、フォトダイオードアレイ２が光起電力を発生してい
ないときには低インピーダンス状態となる。
回路構成について説明する。入力端子■１゜１２間には
、ＬＥＤ（発光ダイオード）のような発光素子１が接続
されている。この発光素子１が発生する光信号は、フォ
トダイオードアレイ２により受光される。フォトダイオ
ードアレイ２は、発光素子１からの光信号を受光すると
、光起電力を発生する。フォトダイオードアレイ２の第
１の電極は、パワーＭＯ３ＦＥＴ３のゲートに接続され
ており、第２の電極は抵抗Ｒ，，Ｒ２を介してパワーＭ
’０３ＦＥＴ３のソースに接続されている。パワーＭＯ
５ＦＥＴ３のドレイン及びソースは、それぞれ出力端子
０１，０２に接続されている。また、パワーＭＯ３ＦＥ
Ｔ３のゲートにはデプリーション型の制御用Ｍ ＯＳ
Ｆ Ｅ Ｔ ４ ａのドレインが接続されている。制御
用Ｍ ＯＳ Ｆ Ｅ Ｔ ４ ａのソースは抵抗Ｒ，，
Ｒ２の接続点に接続されており、ゲートは抵抗Ｒ１とフ
ォトダイオードアレイ２の第２の電極の接続点に接続さ
れている。この制御用ＭＯ３ＦＥＴ４ａは、フォトダイ
オードアレイ２が光起電力を発生しているときにはドレ
イン・ソース間を介して流れる光電流により抵抗Ｒ２に
生しる電圧てバイアスされて高インピーダンス状態とな
り、フォトダイオードアレイ２が光起電力を発生してい
ないときには低インピーダンス状態となる。
また、抵抗Ｒ２の両端には電圧応答素子５が並列接続さ
れている。電圧応答素子５は、ドレインとゲートを短終
したエンハンスメントモードのＮＭＯＳＦＥＴよりなり
、所定電圧よりも若干高い電圧以上でパワーＭＯ３ＦＥ
Ｔ３のゲート・ソース間容量の放電電流に対して低イン
ピーダンス状態となるように構成されている。
れている。電圧応答素子５は、ドレインとゲートを短終
したエンハンスメントモードのＮＭＯＳＦＥＴよりなり
、所定電圧よりも若干高い電圧以上でパワーＭＯ３ＦＥ
Ｔ３のゲート・ソース間容量の放電電流に対して低イン
ピーダンス状態となるように構成されている。
以下、本実施例の動作について説明する。入力端子ＩＩ
、Ｉ２間に入力信号が印加されると、発光素子１か光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、フォトダ
イオードアレイ２から制御用ＭＯ５ＦＥＴ４ａのドレイ
ン・ソース間を介して抵抗Ｒ３に流れる電流により抵抗
Ｒ１の両端に電圧か発生し、制御用Ｍ ＯＳ Ｆ Ｅ
Ｔ ４ ａが高インピーダンス状態にバイアスされる。
、Ｉ２間に入力信号が印加されると、発光素子１か光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、フォトダ
イオードアレイ２から制御用ＭＯ５ＦＥＴ４ａのドレイ
ン・ソース間を介して抵抗Ｒ３に流れる電流により抵抗
Ｒ１の両端に電圧か発生し、制御用Ｍ ＯＳ Ｆ Ｅ
Ｔ ４ ａが高インピーダンス状態にバイアスされる。
また、フォトダイオードアレイ２からの光電流により、
抵抗Ｒ２とＲ１を介してパワーＭＯ３ＦＥＴ３のゲート
・ソース間容量が充電され、パワーＭＯ３ＦＥＴ３のゲ
ート・ソース間電圧が上昇する。なお、電圧応答素子５
が本実施例のようにエンハンスメントモードのＮＭＯＳ
ＦＥＴで構成されている場合には、ドレイン・ソース間
に寄生する逆方向タイオードを介して前記充電電流が流
れることになり、充電電流は主として抵抗Ｒ１によって
限流される。
抵抗Ｒ２とＲ１を介してパワーＭＯ３ＦＥＴ３のゲート
・ソース間容量が充電され、パワーＭＯ３ＦＥＴ３のゲ
ート・ソース間電圧が上昇する。なお、電圧応答素子５
が本実施例のようにエンハンスメントモードのＮＭＯＳ
ＦＥＴで構成されている場合には、ドレイン・ソース間
に寄生する逆方向タイオードを介して前記充電電流が流
れることになり、充電電流は主として抵抗Ｒ１によって
限流される。
フォトダイオードアレイ２の直列個数は、パワーＭＯ８
ＦＥＴ３のスレショルド電圧よりも高い光起電力を発生
するようは設定されているので、パワーＭＯ３ＦＥＴ３
はドレイン・ソース間が導通する。これにより、出力端
子０．．０２間が導通する。ここて、パワーＭＯ５ＦＥ
Ｔ３のゲート・ソース間電圧は、ゲート ソース間容量
と抵抗Ｒ。
ＦＥＴ３のスレショルド電圧よりも高い光起電力を発生
するようは設定されているので、パワーＭＯ３ＦＥＴ３
はドレイン・ソース間が導通する。これにより、出力端
子０．．０２間が導通する。ここて、パワーＭＯ５ＦＥ
Ｔ３のゲート・ソース間電圧は、ゲート ソース間容量
と抵抗Ｒ。
の時定数に応した速度で上昇して行くので、第４図に示
すように、ターンオン時の応答時間は長くなる。また、
出力信号が０％から１００％に上昇するまでの立ち上か
り時間も長くなるので、立ち上かり特性は穏やかな勾配
となる。したかって、例えば、出力端子０．．０２間に
コンデンサが並列的に接続されていても、その電荷か急
速に放電されることは防止できるのて、電気的ノイズの
発生が抑制される。
すように、ターンオン時の応答時間は長くなる。また、
出力信号が０％から１００％に上昇するまでの立ち上か
り時間も長くなるので、立ち上かり特性は穏やかな勾配
となる。したかって、例えば、出力端子０．．０２間に
コンデンサが並列的に接続されていても、その電荷か急
速に放電されることは防止できるのて、電気的ノイズの
発生が抑制される。
次に、入力端子ＩＩ、Ｉ２間の入力信号を遮断すると、
発光素子１は光信号の発光を停止する。このため、フォ
トダイオードアレイ２は光起電力を発生しなくなる。こ
のとき、制御用のＭＯＳＦＥＴ ４ ａは低インピーダ
ンス状態に戻るので、パワーＭＯ８ＦＥＴ３のゲート・
ソース間容量の蓄積電荷は、制御用ＭＯ３ＦＥＴ４ａと
電圧応答素子５を介して放電される。電圧応答素子５は
エンハンスメントモードのＮＭＯＳＦＥＴよりなり、そ
のスレショルド電圧は、パワーＭＯＳＦＥＴ３のスレシ
ョルド電圧よりも若干高く設定されており、ドレインを
ゲートに接続しである。故に、パワーＭＯ８ＦＥＴ３の
ゲート・ソース間電圧かパワーＭＯ８ＦＥＴ３のスレシ
ョルド電圧よりも若干高い電圧レベルに降下するまでの
間は、電圧応答素子５は低インピーダンス状態となり、
パワーＭＯ８ＦＥＴ３のゲート ソース間容量の蓄積電
荷は急速に放電される。このため、スイッチングの遅延
時間Ｔｄ１は非常に短くなる。パワーＭＯ３ＦＥＴ３の
ゲート・ソース間電圧が所定電圧以下に降下すると、電
圧応答素子５は高インピーダンス状態となる。その後は
、パワーＭＯ３Ｆ、ＥＴ３のゲート・ソース間容量の蓄
積電荷は、制御用ＭＯ５Ｆ Ｅ Ｔ ４ ａと抵抗Ｒ２
を介して放電される。このときの放電電流は抵抗Ｒ２に
より限流されるので、放電電流は小さくなり、放電速度
は緩慢となる。
発光素子１は光信号の発光を停止する。このため、フォ
トダイオードアレイ２は光起電力を発生しなくなる。こ
のとき、制御用のＭＯＳＦＥＴ ４ ａは低インピーダ
ンス状態に戻るので、パワーＭＯ８ＦＥＴ３のゲート・
ソース間容量の蓄積電荷は、制御用ＭＯ３ＦＥＴ４ａと
電圧応答素子５を介して放電される。電圧応答素子５は
エンハンスメントモードのＮＭＯＳＦＥＴよりなり、そ
のスレショルド電圧は、パワーＭＯＳＦＥＴ３のスレシ
ョルド電圧よりも若干高く設定されており、ドレインを
ゲートに接続しである。故に、パワーＭＯ８ＦＥＴ３の
ゲート・ソース間電圧かパワーＭＯ８ＦＥＴ３のスレシ
ョルド電圧よりも若干高い電圧レベルに降下するまでの
間は、電圧応答素子５は低インピーダンス状態となり、
パワーＭＯ８ＦＥＴ３のゲート ソース間容量の蓄積電
荷は急速に放電される。このため、スイッチングの遅延
時間Ｔｄ１は非常に短くなる。パワーＭＯ３ＦＥＴ３の
ゲート・ソース間電圧が所定電圧以下に降下すると、電
圧応答素子５は高インピーダンス状態となる。その後は
、パワーＭＯ３Ｆ、ＥＴ３のゲート・ソース間容量の蓄
積電荷は、制御用ＭＯ５Ｆ Ｅ Ｔ ４ ａと抵抗Ｒ２
を介して放電される。このときの放電電流は抵抗Ｒ２に
より限流されるので、放電電流は小さくなり、放電速度
は緩慢となる。
このため、立ち下がり時間Ｔｄｎは長くなり、立ち下が
り特性は穏やかな勾配となる。したがって、例えは、出
力端子０１又は０２にインダクタンス成分が直列的に接
続されていても、その電流が急激に遮断されることは防
止できるので、電気的ノイズの発生が抑制される。上記
の放電により、パワーＭＯ８ＦＥＴ３のゲート・ソース
間電圧がスレショルド電圧よりも低くなると、パワーＭ
Ｏ５ＦＥＴ３のドレイン・ソース間は遮断状態となる。
り特性は穏やかな勾配となる。したがって、例えは、出
力端子０１又は０２にインダクタンス成分が直列的に接
続されていても、その電流が急激に遮断されることは防
止できるので、電気的ノイズの発生が抑制される。上記
の放電により、パワーＭＯ８ＦＥＴ３のゲート・ソース
間電圧がスレショルド電圧よりも低くなると、パワーＭ
Ｏ５ＦＥＴ３のドレイン・ソース間は遮断状態となる。
これにより、出力端子０ ＋ 、 ０２間は遮断状態と
なる。
なる。
なお、本実施例では、エンハンスメントモードのＮＭＯ
ＳＦＥＴのドレインとゲートを短絡して、電圧応答素子
５を構成しているが、ツェナーダイオードて代用しても
良い。
ＳＦＥＴのドレインとゲートを短絡して、電圧応答素子
５を構成しているが、ツェナーダイオードて代用しても
良い。
［発明の効果］
本発明にあっては、光結合により入出力間を絶縁した半
導体リレー回路において、出力用のＭＯＳＦＥＴのゲー
ト・ソース間容量に充電電流を流す経路に直列的に挿入
される第１の抵抗と、ＭＯＳ Ｆ Ｅ Ｔのゲート・ソ
ース間容量から制御回路に放電電流を流す経路に直列的
に挿入される第２の抵抗を備え、所定電圧以上で前記放
電電流に対して低インピーダンス状態となる電圧応答素
子を第２の抵抗の両端に並列的に接続したものであるか
ら、ＭＯＳＦＥＴのゲート・ソース間電圧か高い期間て
は電圧応答素子が低インピーダンス状態となり、スイッ
チングの遅延時間が短くなるという効果があり、ＭＯＳ
ＦＥＴのゲート・ソース間電圧が低くなると、電圧応答
素子か高インピーダンス状態となり、スイッチングの立
ち下がり時間を長くすることができるという効果がある
。
導体リレー回路において、出力用のＭＯＳＦＥＴのゲー
ト・ソース間容量に充電電流を流す経路に直列的に挿入
される第１の抵抗と、ＭＯＳ Ｆ Ｅ Ｔのゲート・ソ
ース間容量から制御回路に放電電流を流す経路に直列的
に挿入される第２の抵抗を備え、所定電圧以上で前記放
電電流に対して低インピーダンス状態となる電圧応答素
子を第２の抵抗の両端に並列的に接続したものであるか
ら、ＭＯＳＦＥＴのゲート・ソース間電圧か高い期間て
は電圧応答素子が低インピーダンス状態となり、スイッ
チングの遅延時間が短くなるという効果があり、ＭＯＳ
ＦＥＴのゲート・ソース間電圧が低くなると、電圧応答
素子か高インピーダンス状態となり、スイッチングの立
ち下がり時間を長くすることができるという効果がある
。
第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例の回路図、第３図は従来例の回路図、第４
図は同上の動作波形図である。 １は発光素子、２はフォトダイオードアレイ、３はＭＯ
ＳＦＥＴ、４は制御回路、５は電圧応答素子、Ｒ３は第
１の抵抗、Ｒ２は第２の抵抗である。
明の一実施例の回路図、第３図は従来例の回路図、第４
図は同上の動作波形図である。 １は発光素子、２はフォトダイオードアレイ、３はＭＯ
ＳＦＥＴ、４は制御回路、５は電圧応答素子、Ｒ３は第
１の抵抗、Ｒ２は第２の抵抗である。
Claims (2)
- （１）入力信号に応答して光信号を発生する発光素子と
、発光素子の発生する光信号を受光して光起電力を発生
するフォトダイオードアレイと、フォトダイオードアレ
イの発生する光起電力をゲート・ソース間に印加されて
ドレイン・ソース間の出力信号を制御するＭＯＳＦＥＴ
と、ＭＯＳＦＥＴのゲート・ソース間に並列的に接続さ
れ、前記光起電力の発生時に高インピーダンス状態とな
り、前記光起電力の消失時に低インピーダンス状態とな
る制御回路とを有する半導体リレー回路において、フォ
トダイオードアレイからＭＯＳＦＥＴのゲート・ソース
間容量に充電電流を流す経路に直列的に挿入される第１
の抵抗と、ＭＯＳＦＥＴのゲート・ソース間容量から制
御回路に放電電流を流す経路に直列的に挿入される第２
の抵抗を備え、所定電圧以上で前記放電電流に対して低
インピーダンス状態となる電圧応答素子を第２の抵抗の
両端に並列的に接続したことを特徴とする半導体リレー
回路。 - （２）電圧応答素子はドレインとゲートを短絡したエン
ハンスメントモードのＮＭＯＳＦＥＴよりなることを特
徴とする請求項１記載の半導体リレー回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289464A JPH0812993B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
| US07/648,862 US5151602A (en) | 1990-02-15 | 1991-01-31 | Semiconductor relay circuit using photovoltaic diodes |
| CA002035496A CA2035496C (en) | 1990-02-15 | 1991-02-01 | Semiconductor relay circuit using photovoltaic diodes |
| EP91200228A EP0442561B1 (en) | 1990-02-15 | 1991-02-05 | Semiconductor relay circuit |
| DE69119261T DE69119261T2 (de) | 1990-02-15 | 1991-02-05 | Halbleiter-Relais-Schaltung |
| KR1019910002335A KR950000320B1 (ko) | 1990-02-15 | 1991-02-12 | 반도체 릴레이회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289464A JPH0812993B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167618A true JPH04167618A (ja) | 1992-06-15 |
| JPH0812993B2 JPH0812993B2 (ja) | 1996-02-07 |
Family
ID=17743611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289464A Expired - Lifetime JPH0812993B2 (ja) | 1990-02-15 | 1990-10-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812993B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013102445A (ja) * | 2012-12-10 | 2013-05-23 | Toshiba Corp | ゲート駆動回路、およびパワー半導体モジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185492U (ja) * | 1986-05-19 | 1987-11-25 | ||
| JPS63153916A (ja) * | 1986-08-11 | 1988-06-27 | Matsushita Electric Works Ltd | 半導体スイツチ回路 |
-
1990
- 1990-10-26 JP JP2289464A patent/JPH0812993B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185492U (ja) * | 1986-05-19 | 1987-11-25 | ||
| JPS63153916A (ja) * | 1986-08-11 | 1988-06-27 | Matsushita Electric Works Ltd | 半導体スイツチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013102445A (ja) * | 2012-12-10 | 2013-05-23 | Toshiba Corp | ゲート駆動回路、およびパワー半導体モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812993B2 (ja) | 1996-02-07 |
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