JPH04167617A

JPH04167617A - 半導体リレー回路

Info

Publication number: JPH04167617A
Application number: JP2289463A
Authority: JP
Inventors: Yukio Iitaka; 幸男飯高; Shuichiro Yamaguchi; 周一郎山口; Takeshi Matsumoto; 武志松本; Hisakazu Miyajima; 久和宮島; Yasunori Miyamoto; 宮本　靖典
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1992-06-15
Anticipated expiration: 2011-02-07
Also published as: JPH0812992B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、入出力間を光結合により絶縁した半導体リレ
ー回路に関するものである。

［従来の技術］第６図は従来の半導体リレー回路の回路図である。以下
、その回路構成について説明する。入力端子１１．Ｉ２
間には、ＬＥＤ（発光ダイオード）のような発光素子１
が接続されている。この発光素子１か発生する光信号は
、フォトダイオードアレイ２により受光される。フォト
タイオードアレイ２は、発光素子１からの光信号を受光
すると、光起電力を発生する。フォトダイオードアレイ
２の第１の電極は、パワーＭＯ３ＦＥＴ３のゲートに接
続されており、第２の電極は抵抗Ｒ１，Ｒ２を介してパ
ワーＭＯ３ＦＥＴ３のソースに接続されている。パワー
ＭＯ８ＦＥＴ３のトレイン及びソースは、それぞれ出力
端子０１，０２に接続されている。また、パワーＭＯ３
ＦＥＴ３のケートには制御回路４の一端が接続されてお
り、制御回路４の他端は抵抗Ｒ１，Ｒ２の接続点に接続
されている。この回路４は、フォトダイオードアレイ２
が光起電力を発生しているときには高インピーダンス状
態となり、フォトダイオードアレイ２が光起電力を発生
していないときには低インピーダンス状態となるように
構成されている。

以下、上記回路の動作について説明する。入力端子ＩＩ
、Ｉ２間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生ずる。このとき、制御回路
４は高インピーダンス状態となっているので、フォトダ
イオードアレイ２からの光電流により、抵抗Ｒ１，Ｒ２
を介してパワーＭＯ３ＦＥＴ３のケート　ソース間容量
が充電され、パワーＭＯ３ＦＥＴ：３のケート・ソース
間電圧か上昇する。フォトダイオードアレイ２の直列個
数は、パワーＭ　ＯＳ　Ｆ　Ｅ　Ｔ　３のスレショルド
電圧よりも高い光起電力を発生するように設定されてい
るのて、パワーＭＯ８ＦＥＴ３はトレイン・ソース間が
導通する。これにより、出力端子０１，０２間が導通す
る。

ここで、パワーＭＯ３ＦＥＴ３のゲート・ソース間電圧
は、ケート・ソース間容量と抵抗Ｒ１゜Ｒ２の時定数に
応じた速度で上昇して行くので、第５図に示すように、
ターンオン時の応答時間Ｔｏｎは長くなる。また、出力
信号が０％から９０％に上昇するまでの立ち上がり時間
Ｔｕｐも長くなるので、立ち上がり特性は穏やかな勾配
となる。

次に、入力端子ＩＩ、Ｉ２間の入力信号を遮断すると、
発光素子１は光信号の発光を停止する。

このため、フォトダイオードアレイ２は光起電力を発生
しなくなる。このとき、制御回路４は低インピーダンス
状態となるのて、パワーＭＯ３ＦＥＴ３のゲート・ソー
ス間容量の蓄積電荷は、制御回路４と抵抗Ｒ２を介して
放電される。これにより、パワーＭＯ３ＦＥＴ３のゲー
ト・ソース間電圧がスレショルド電圧よりも低くなるの
で、パワーＭＯ３ＦＥＴ３のドレイン・ソース間は遮断
状態となる。これにより、出力端子０１，０２間は遮断
状態となる。

ここで、パワーＭＯ３ＦＥＴ３のゲート・ソース間電圧
は、ゲート・ソース間容量と抵抗Ｒ２の時定数に応じた
速度で降下して行くので、第５図に示すように、ターン
オフ時の応答時間Ｔｏｆｆは長くなる。また、出力信号
が１００％から１０％に降下するまでの立ち下がり時間
Ｔｄｎも長くなるので、立ち下がり特性は穏やかな勾配
となる。

［発明が解決しようとする課題］上述の従来例では、立ち上がり時間Ｔｕｐの調整に関与
している抵抗は抵抗Ｒ１とＲ２てあり、立ち下かり時間
Ｔｄｎの調整に関与している抵抗は抵抗Ｒ２のみてあっ
た。したかって、立ち下がり時間Ｔｄｎを調整するため
に、抵抗Ｒ２の値を変えると、それに伴い、立ち上がり
時間Ｔｕｐも変動するという欠点かあった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、スイッチング時の立ち上がり時
間と立ち下がり時間をそれぞれ独立して調整可能な半導
体リレー回路を提供することにある。

［課題を解決するための手段］本発明にあっては、上記の課題を解決するために、第１
図に示すように、人力信号に応答して光信号を発生する
発光素子１と、発光素子１の発生する光信号を受光して
光起電力を発生するフォトダイオードアレイ２と、フォ
トダイオードアレイ２の発生する光起電力をゲート・ソ
ース間に印加されてトレイン・ソース間の出力信号を制
御するＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３のケート・ソ
−ス間に並列的に接続され、前記光起電力の発生時に高
インピータンス状態となり、前記光起電力の消失時に低
インピーダンス状態となる制御回路４とを有する半導体
リレー回路において、フォトタイオードアレイ２からＭ
Ｏ３ＦＥＴ３のゲートソース間容量に充電電流を流す経
路に直列的に挿入される第１の抵抗Ｒ１と、ＭＯ３ＦＥ
Ｔ３のケート　ソース間容量から制御回路４に放電電流
を流す経路に直列的に挿入される第２の抵抗Ｒ２を備え
、第２の抵抗Ｒ２の両端に前記充電電流に対して順方向
で前記放電電流に対して逆方向となるように、整流素子
Ｄ１を並列的に接続したことを特徴とするものである。

なお、第３図及び第４図に示すように、一導電型の第１
半導体層１２の表面に反対導電型の第２半導体層１３を
形成し、第２半導体層１３の一端を第１半導体層１２に
接続し、第１半導体層１２と第２半導体層１３の間のＰ
Ｎ接合により前記整流素子Ｄ１を構成し、前記整流素子
ＤＩが逆バイアスされたときに、第２半導体層１３によ
り前記整流素子Ｄ１と並列接続された第２の抵抗Ｒ２を
構成することが好ましい。

［作用］本発明にあっては、制御回路４とＭ　ＯＳ、　Ｆ　Ｅ　
Ｔ３のケート　ソース間との間に挿入された第２の抵抗
Ｒ２の両端に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　３のゲート・ソ
ース間容量の充電電流に対して順方向で、前記容量の放
電電流に対して逆方向となるように、整流素子ＤＩを並
列的に接続したので、ＭＯ３ＦＥＴ３のケート・ソース
間容量の充電電流は第１の抵抗Ｒ１により決まり、放電
電流は第２の抵抗Ｒ２により決まる。したがって、立ち
上がり時間Ｔｏｎと立ち下がり時間Ｔ　ｏ　ｆ　ｆを独
立して調整することができるものである。

また、第２の抵抗Ｒ２をＰＮ接合分離された半導体層１
３で構成し、このＰＮ接合により整流素子Ｄ１を構成す
れば、半導体集積回路の占有面積を増やすことなく、整
流素子Ｄ１を構成できるものである。

［実施例］第２図は本発明の一実施例の回路図である。以下、その
回路構成について説明する。入力端子１１．１２間には
、ＬＥＤ（発光ダイオード）のような発光素子１か接続
されている。この発光素子１か発生する光信号は、フォ
トダイオードアレイ２により受光される。フォトダイオ
ードアレイ２は、発光素子１からの光信号を受光すると
、光起電力を発生する。フォトダイオードアレイ２の第
１の電極は、パワーＭＯ３ＦＥＴ３のゲートに接続され
ており、第２の電極は抵抗Ｒ１，Ｒ２を介してパワーＭ
Ｏ３ＦＥＴ３のゲートに接続されている。

パワーＭＯ５ＦＥＴ３のドレイン及びソースは、それぞ
れ出力端子０１，０２に接続されている。

また、パワーＭＯ３ＦＥＴ３のゲートにはデプリーショ
ン型の制御用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　４　ｇのドレイン
が接続されている。制御用ＭＯ３ＦＥＴ４ａのソースは
抵抗Ｒ１，Ｒ２の接続点に接続されており、ゲートは抵
抗Ｒ１とフォトダイオードアレイ２の第２の電極の接続
点に接続されている。この制御用ＭＯ８ＦＥＴ４ａは、
フォトダイオードアレイ２が光起電力を発生していると
きにはドレイン・ソース間を介して流れる光電流により
抵抗Ｒ１に生しる電圧でバイアスされて高インピーダン
ス状態となり、フォトダイオードアレイ２が光起電力を
発生していないときには低インピーダンス状態となる。

また、抵抗Ｒ２の両端には整流素子Ｄ１が並列接続され
ている。整流素子Ｄ１は、パワーＭＯ３ＦＥＴ３のゲー
ト・ソース間容量の充電電流に対して順方向で、放電電
流に対して逆方向となるように接続されている。

以下、本実施例の動作について説明する。入力端子１１
．Ｉ２間に入力信号が印加されると、発光素子１が光信
号を発生する。この光信号を受光して、フォトダイオー
ドアレイ２が光起電力を発生する。このとき、フォトダ
イオードアレイ２がら制御用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　４
　ａのドレイン・ソース間を介して抵抗Ｒ１に流れる電
流により抵抗Ｒ１の両端に電圧が発生し、制御用ＭＯ３
ＦＥ７４ａが高インピーダンス状態にバイアスされる。

また、フォトダイオードアレイ２がらの光電流により、
整流素子Ｄ１と抵抗Ｒ１を介してパワーＭＯ８ＦＥＴ３
のゲート・ソース間容量が充電され、パワーＭＯ３ＦＥ
、Ｔ３のゲート・ソース間電圧が上昇する。フォトダイ
オードアレイ２の直列個数は、パワーＭＯＳＦＥＴ３の
スレショルド電圧よりも高い光起電力を発生するように
設定されているので、パワーＭＯＳＦＥＴ３はドレイン
・ソース間が導通する。これにより、出力端子０１．０
２間が導通する。ここで、パワーＭＯ８ＦＥＴ３のゲー
ト・ソース間電圧は、ゲート・ソース間容量と抵抗Ｒ１
の時定数に応じた速度で上昇して行くので、第５図に示
すように、ターンオン時の応答時間Ｔｏｎは長くなる。

また、出力信号が０％から９０％に上昇するまでの立ち
上がり時間Ｔｕｐも長くなるので、立ち上がり特性は穏
やかな勾配となる。

したがって、例えば、出力端子０１，０２間にコンデン
サが並列的に接続されていても、その電荷が急速に放電
されることは防止できるのて、電気的ノイズの発生が抑
制される。なお、ターンオン時における応答時間Ｔｏｎ
から立ち上がり時間Ｔｕｐを差し引いた時開は、パワー
ＭＯ３ＦＥＴ３のゲート・ソース間電圧がゼロレベルか
らスレショルドレベルに達するまでに要する時間である
。そして、その後の立ち上がり時間Ｔｕｐは、パワーＭ
Ｏ８ＦＥＴ３のゲート・ソース間電圧がスレショルドレ
ベルから飽和レベルに達するまでに要する時間である。

次に、入力端子１１．Ｉ２間の入力信号を遮断すると、
発光素子１は光信号の発光を停止する。

このため、フォトダイオードアレイ２は光起電力を発生
しなくなる。このとき、制御用のＭＯ３ＦＥＴ４ａは低
インピーダンス状態に戻るので、パワーＭＯ５ＦＥＴ３
のゲート・ソース間容量の蓄積電荷は、制御用Ｍ　ＯＳ
　Ｆ　Ｅ　７４　ａと抵抗Ｒ２を介して放電される。こ
れにより、パワーＭＯ３ＦＥＴ３のゲート・ソース間電
圧がスレショルド電圧よりも低くなるので、パワーＭＯ
５ＦＥＴ３のドレイン・ソース間は遮断状態となる。こ
れにより、出力端子０１，０２間は遮断状態となる。

ここで、パワーＭＯ３ＦＥＴ３のゲート・ソース間電圧
は、ゲート・ソース間容量と抵抗Ｒ２の時定数に応じた
速度で降下して行くので、第５図に示すように、ターン
オフ時の応答時間Ｔ　ｏ　ｆ　ｆは長くなる。また、出
力信号が１００％から１０％に降下するまでの立ち下が
り時間Ｔｄｎも長くなるので、立ち下がり特性は穏やか
な勾配となる。したがって、例えば、出力端子０１又は
０２間にインダクタンス成分が直列的に接続されていて
も、その電流が急激に遮断されることは防止できるので
、電気的ノイズの発生が抑制される。

なお、ターンオフ時における応答時間Ｔｏｆｆから立ち
下がり時間Ｔｄｎを差し引いた時間は、パワーＭＯ３Ｆ
ＥＴ３のゲート・ソース間電圧が最大レベルから飽和レ
ベルに降下するまでに要する時間である。そして、その
後の立ち下がり時間Ｔｄｎは、パワーＭＯ３ＦＥＴ３の
ゲート・ソース間電圧が飽和レベルからスレショルドレ
ベルに降下するまでに要する時間である。

また、第３図は整流素子Ｄ１とその並列抵抗Ｒ２を構成
するための半導体集積回路の断面構造を示しており、第
４図はその平面形状を示している。

第３図は第４図のＡ−Ａ’線についての断面構造を示し
ている。半導体基板１０の表面に酸化シリコンよりなる
絶縁膜１１を介して誘電体分離されたＰ型半導体層１２
の表面に、Ｎ型の半導体層１３か形成されている。Ｎ型
の半導体層１３は細長く蛇行するように拡散されており
、その両端にはアルミニウム配線１４．１５が接続され
ている。

一方のアルミニウム配線１４は抵抗Ｒ１に接続されてい
る。他方のアルミニウム配線１５は出力端子０２に接続
されると共に、Ｐ型の半導体層１２にも接続されている
。アルミニウム配線１４の電位がアルミニウム配線１５
の電位よりも高いときには、Ｐ型半導体層１２とＮ型半
導体層１３の間のＰＮ接合は逆バイアスされ、アルミニ
ウム配線１４の電位がアルミニウム配線１５の電位より
も低いときには、前記ＰＮ接合は順バイアスされる。

これにより、整流素子Ｄ１が構成される。また、前記Ｐ
Ｎ接合が逆バイアスされているときには、アルミニウム
配線１４からＮ型の半導体層１３の拡散抵抗を介してア
ルミニウム配線１５に電流が流れる。これにより抵抗Ｒ
２が構成される。抵抗Ｒ２の抵抗値は、Ｎ型の半導体層
１３の不純物濃度と長さ及び幅に応じてほぼ決まる。

このような半導体集積回路を用いれは、整流素子Ｄ１を
構成するために占有面積を増大する必要がなく、チップ
面積を小さくすることがてきるので、歩留まりが向上す
るものである。

［発明の効果］請求項１記載の発明にあっては、光結合により入出力間
を絶縁した半導体リレー回路において、出力用のＭＯＳ
ＦＥＴのゲート・ソース間容量に充電電流を流す経路に
直列的に挿入される第１の抵抗と、ＭＯＳＦＥＴのケー
ト・ソース間容量から制御回路に放電電流を流す経路に
直列的に挿入される第２の抵抗を備え、第２の抵抗の両
端に前記充電電流に対して順方向で前記放電電流に対し
て逆方向となるように、整流素子を並列的に接続したも
のであるから、スイッチング時の立ち上がり、立ち下が
り特性を第１及び第２の抵抗により個別に制御可能とな
るという効果がある。

請求項２記載の発明にあっては、ＰＮ接合分離された半
導体層により第２の抵抗を構成し、このＰＮ接合を整流
素子として利用したので、半導体集積回路の占有面積を
増やすことなく整流素子を構成することができるという
効果かある。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例の回路図、第３図は同上に用いる半導体集
積回路の要部断面構造を示す斜視図、第４図は同上の平
面図、第５図は同上の動作波形図、第６図は従来例の回
路図である。１は発光素子、２はフォトダイオードアレイ、３はＭＯ
ＳＦＥＴ、４は制御回路、Ｒ１は第１の抵抗、Ｒ２は第
２の抵抗、Ｄｌは整流素子である。

Claims

【特許請求の範囲】

（１）入力信号に応答して光信号を発生する発光素子と
、発光素子の発生する光信号を受光して光起電力を発生
するフォトダイオードアレイと、フォトダイオードアレ
イの発生する光起電力をゲート・ソース間に印加されて
ドレイン・ソース間の出力信号を制御するＭＯＳＦＥＴ
と、ＭＯＳＦＥＴのゲート・ソース間に並列的に接続さ
れ、前記光起電力の発生時に高インピーダンス状態とな
り、前記光起電力の消失時に低インピーダンス状態とな
る制御回路とを有する半導体リレー回路において、フォ
トダイオードアレイからＭＯＳＦＥＴのゲート・ソース
間容量に充電電流を流す経路に直列的に挿入される第１
の抵抗と、ＭＯＳＦＥＴのゲート・ソース間容量から制
御回路に放電電流を流す経路に直列的に挿入される第２
の抵抗を備え、第２の抵抗の両端に前記充電電流に対し
て順方向で前記放電電流に対して逆方向となるように、
整流素子を並列的に接続したことを特徴とする半導体リ
レー回路。
（２）一導電型の第１半導体層の表面に反対導電型の第
２半導体層を形成し、第２半導体層の一端を第１半導体
層に接続し、第１半導体層と第２半導体層の間のＰＮ接
合により前記整流素子を構成し、前記整流素子が逆バイ
アスされたときに、第２半導体層により前記整流素子と
並列接続された第２の抵抗を構成したことを特徴とする
請求項１記載の半導体リレー回路。