JPS5947469B2 - 半導体デバイス - Google Patents

半導体デバイス

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JPS5947469B2
JPS5947469B2 JP51071682A JP7168276A JPS5947469B2 JP S5947469 B2 JPS5947469 B2 JP S5947469B2 JP 51071682 A JP51071682 A JP 51071682A JP 7168276 A JP7168276 A JP 7168276A JP S5947469 B2 JPS5947469 B2 JP S5947469B2
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layers
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Description

【発明の詳細な説明】 技術分野 本発明は、ｐ型とＮ型の伝導層が交互にならんだ４つの
層を含む半導体母体を含み、それらの層がサイリスタを
形成し、上記層の最も外側の２つの層がそれぞれに隣接
する層と共にエミッタ接合を形成しているような、半導
体デバイスに関するものである。
発明の目的 本発明の目的は、点弧（制御電極あるいは光学的な手段
による）が外部信号の助けによつて阻止でき、また適当
な形状にした場合、その同じ信号によつて消弧もできる
ような、サイリスタを得ることである。
実施例の説明 本発明は図面を参照することによつてより詳細に説明さ
れる。
第１図は本発明に従うサイリスタを示している。
それはシリコンの半導体母体を含み、その中には交互に
伝導型が異なる４つの層１〜４が配置されている。Ｎ型
層１はカソードのエミッタ層を構成し、層２はサイリス
タのｐ型ベース層を、層３はＮ型ベース層を、層４はア
ノードのエミッタ層を構成している。層１には金属電極
５がオーミックにと、りつけられており、それにはカソ
ードのリードにがとりつけられている。同様に層４には
金属電極６がとりつけられ、それにはアノードのリード
Ａがとりつけられている。このサイリスタヘ点弧線ｓを
通して点弧電圧を供給するために金属電極Ｔと７に１般
けられている。この金属層とその下のｐ層との間の接続
を良いオーミックなものにするため、電極ＴとＴ’の下
にはｐ＊型の層８と８’が形成されている。電極７と７
′のカソード領域に面した部分の下にはＮ＋型層９と９
／１５く設けられている。これら２つの層は、この半導
体母体中に形成された２つの電界効果型トランジスタの
コレクタ領域（ドレイン領域）を構成している。カソー
ド領域１は電界効果型トランジスタのエミツタ領域（ソ
ース領域）を構成している。半導体母体の表面上にカソ
ード電極５と制御電極７，７′の間に薄い二酸化シリコ
ン層１０，１０′が設けられている。それらの層の表面
上には金属電極１１，１１ｒζ設けられており、これら
の電極は電界効果型トランジスタの制御電圧が供給され
ている配線ＴＢへつながれている。それら電界効果型ト
ランジスタはよく知られたように作動するので、配線Ｔ
Ｂへ電圧が加えられないかあるいは負電圧が加えられて
いると、例えば図の左側の電界効果型トランジスタのコ
レクタ領域９（ドレイン領域）とエミツタ領域１（ソー
ス領域）の間には電流が流れない。一方、配線ＴＢに制
御電圧が加えられ、その電圧が特定のしきい値よりも大
きいものであれば、半導体母体の表面に二酸化シリコン
層１０の下に直ちにＮ型チヤンネルが形成される。この
チヤンネルの中を電流がコレクタ領域９（ドレイン領域
）からエミツタ領賊１←ソース領域）へ流れることがで
きる。配線ＴＢへ供給される電圧が高くなる程、Ｎ型チ
ヤンネル中へ誘起される電荷は多くなり、電界効果型ト
ランジスタのエミツタ（ソース）とコレクタ（ドレイン
）間を流れる電流に対する抵抗は小さくなる。第１図の
サイリスタを点弧するためには、よく知られているよう
に、制御配線Ｓへ正の電圧を供給する。
もし阻止配線ＴＢへ電圧を供給しないかあるいはしきい
値よりも低い電圧を供給している場合は既に述べたよう
に電界効果型トランジスタは導通しない。従つてサイリ
スタへ供給される制御電流は、通常のように配線Ｓから
金属電極７，７′を通り、ｐ＋型層領域８，８′を通つ
て、Ｐ型ベース層２へ、そしてそこからサイリスタの力
ソートエミッタ接合を通つてカソード層１へ、そしてそ
こからカソード電極５を通つてカソード泊澹ｋへと流れ
る。この電流の径路は図の右側の部分について破線ａで
示してある。この電流はカソード領域１から阻止の中央
接合へと電子を注入し、もしこの制御電流が十分大きけ
れば、それがよく知られているようにサイリスタに点弧
しそれを導通させる。さて、もし逆に上述のしきい値よ
りも大きい電圧が阻止配線ＴＢへ供給されると、電界効
果型トランジスタ部は導通し、すなわら電流が各電界効
果型トランジスタ部のコレクタ領域９，９′（トレー７
領域）とそのエミツタ領域１（ソース領域）の間に流れ
ることができる。
この状態で制御配線Ｓへ制御電圧が供給されると、制御
電流はそれぞれ金属電極７，７′からＮ＋型領域９，９
′へ、そしてそこから二酸化シリコン層１０，１０′の
下に形成されたＮ型チヤンネルを通つてカソード領域１
（ソース領域→へと流れる。制御電流はさらにそこから
カソード電極５を通つてカソード配線ｋへと流れる。こ
の場合には、制御電流はカソード領域からコレクタの中
央接合へ電子の注入を起こさないので、サイリスタの点
弧は起らない。制御電極７′からカソード領域１（ソー
ス領域）への制御電流の径路は第１図の右側にｂで示し
た破線で示してある。このように、サイリスタの点弧は
阻止配線ＴＢへ外部信号を供給することによつて効果的
に阻止される。更に、本発明に従えば、阻止配線ＴＢは
またサイリスタのターンオフを行なわせるのにも用いら
れる。
いまサイリスタが導通状態にあるとした時、電界効果ト
ランジスタ部が導通するような信号を阻止配線ＴＢへ供
給すると、サイリスタ電流は部分的に第１図の左側にＣ
として示した破線の電流径路にそつて流れる。このよう
にサイリスタの電流の一部はＰ型ベース領域２からｐ＋
型領域８へ制御電極７からＮ＋型領域９へ、そしてそこ
から電界効果型トランジスタ部のＮ型チヤンネルを通つ
てカソード領域（ソース領域）へと流れる。この電流径
路は純粋にオーミツクなものであり、適当な形状そして
電界効果型トランジスタの制御信号の適当な大きさによ
つてその径路の抵抗を低くすることができる。他方、こ
のサイリスタ電流の通常の電流径路すなわちＰ型ベース
領域から力ソートエミッタ接合を通つてカソード領域１
への直接的な径路は０．５〜１Ｖ程度の大きさの電圧降
下を含む。従つて、適当に形状を選ぶことによつて、サ
イリスタの動作電流の大部分をＣで示した電流径路に流
すことができ、サイリスタ電流の残りの部分がカソード
領域から不十分な電子の注入を行ない、このためにサイ
リスタはその導通状態を保つことができず非導通状態へ
と変化する。正確な形状を示すことはできないが、一般
的なルールは、カソード領域１と制御電極Ｔが互に近づ
く程、電流径路Ｃの抵抗は小さくなり、サイリスタ電流
はより効果的に電界効果型トランジスタによつて注入力
ソートエミッタ接合を通して分岐され、従つて比較的大
きなサイリスタの動作電流をターンオフすることができ
るようになるということである。電界効果型トランジス
タは第１図に通常非導通の電界効果型トランジスタとし
て示されている。もちろん、それらは通常導通型の電界
効果型トランジスタ、すなわち二酸化シリコン層の下に
永久的なＮ型チヤンネルを有するものとしてもよい。阻
止配線ＴＢへ十分大きい負の電圧を供給することによつ
て、この場合のトランジスタは通常の導通状態から非導
通状態へ変化する。従つてこの状態で点弧及び導通状態
への作動が可能である。また他方阻止配線へ電圧を供給
しないかあるいは低い負電圧を印加した場合は、この場
合の電界効果型トランジスタは導通し、未点弧のサイリ
スタは点弧を阻止され既に点弧されているサイリスタは
ターンオフする。第１ａ図は第１図に従う半導体デバイ
スの等価回路図を示し、この半導体デバイスを負荷電流
回路へどのように接続できるかを示している。
この半導体デバイスのサイリスタ部はサイリスタＴとし
て示されており、それは負荷Ｌと直列にして、直流電圧
源の正端子Ｐと負端子Ｎとの間に接続されている。この
サイリスタの配線Ａ，Ｋ，Ｓ，ＴＢは第１図に示したも
のと一致している。この半導体デバイスの電界効果型ト
ランジスタ部は制御配線ｓとカソード配線Ｋとの間に接
続され、ＴＢを制御配線として作動する電界効果型トラ
ンジスタとみなせる。第１図に示された電界効果型トラ
ンジスタ部の設計でＴＢへの十分高い正電圧はサイリス
タＴの点弧を阻止し、また導通しているサイリスタをタ
ーンオフさせる。第１図のサイリスタは、カソード領域
１とカソード電極５を中心にし、領域８，９，１０と電
極Ｔ，ｌｌをカソード領賊と同心のリング状に形成する
ことによつて円対称的に形成することができる。
しかし、領域８，９、領域１は電極Ｔ，ｌｌ，５と共に
比較的薄くそして細長く形成するのが好ましい。細長く
するということは、それらの紙面に垂直な方向の長さが
それらの間の距離よりもかなり長いこと、そして紙面中
でのそれらの幅よりも大きくなるようにすることを意味
する。シリコン母体の表面の電極、あるいは電界効果型
トランジスタ部に用いられていない領域は、当業者に知
られたように、二酸化シリコンの保護膜がとりつけられ
る。
第２図は本発明の半導体デバイスの他の実施例である。
それは第１図の例と４つの点で異なつている。まず第１
に、プレーナ技術で作成されており、そのためアノード
領域４はこの円板の表面に設けられているということで
ある。
よいオーミツク接続を得るために、領域４内のアノード
電極６の下にはより大量にドープされたＰ型領域４’が
形成されている。また第２に、このサイリスタは光学的
に点弧される型のものである。
サイリスタの中央接合（層２と３の間）は、このため制
御電極Ｔの左へいくらか延び出している。サイリスタの
この部分へ入射する光はよく知られたように、オフ状態
に阻止している中央接合部に電荷担体を発生し、サイリ
スタの点弧を行なわせる。配線ＴＢへ十分大きい正の信
号を供給することによつて、第１図に関して既に述べた
のと同様に電界効果型トランジスタ部は導通し、光で発
生して電荷担体電流は注入力ソートエミッタ接合を通つ
て分岐して流れ、点弧を阻止する。第１図の場合に対応
して、配線ＴＢへ正の信号を供給することによつて、サ
イリスタは導通状態から非導通状態へ変化することがで
きる。第３には、この半導体デバイスには、従来のプレ
ーナ素子に−般的な保護リング１３が備えられており、
シリコン表面に沿うもれ電流を阻止している。
第１図に示されたサイリスタと全く同じように、このサ
イリスタも、制御配線ｓの正信号の助けによつて点弧さ
れることができる。
もちろんもし必要ならばこの配線を除いて光学的にのみ
点弧されるようにもできる。第４には、この半導体母体
にはＮ＋型領域１４が設けられていて、その領域にはＴ
Ｂへつながつた金属電極１５がとりつけられている。
配線ＴＢに通常の正電圧が印加されている場合には、層
１４と２の間のＰＮ接合は逆バイアスされることになる
。この接合の破壊電圧は、薄い：酸化シリコン層１０，
１０′にかけられる最大の許容電圧よりも低い値に選ば
れている。このようにＰＮ接合１４−２は保護ダイオー
ドとして働き、上記二酸化シリコン層で起こる好ましく
ない過電圧を防止する。更に、大量にＰ型ドープされた
保護領域１６は当業者には知られたようにサイリスタの
アノード領域と保護ダイオードとの間に設けられる。
第２ａ図は第２図に従うデバイスの等価回路図であつて
、このデバイスが負荷電流回路へどのように接続される
かを示している。明らかなように、この図面は第１ａ図
の回路と全く対応しており、異なる点は、電界効果型ト
ランジスタ部の制御配線ＴＢとサイリスタの制御配線と
の間に保護ダイオードＤが接続されていることである。
第３図は本発明の他の実施例を示している。
電界効果型トランジスタ部を通る橋絡電流径路の抵抗を
十分低いものにするために、サイリスタを互に並列に作
動する複数個の部分に分割するのが適当である。第３図
のデバイスはそのような並列作動部分２つを含んでいる
。それらは図中の破線ｄ一ｄで分けられている。この線
の左側部は第１図に示されたものと同一であり、参照番
号も同じものが使つてある。破線の右側部は左側部と同
じものであるが、参照番号１から１１のかわりに２１か
ら３１を使用している。９′と２８で示されたｐ＋型領
域は金属電極７′と２７のように２つの部分で共通にな
つている。
シリコン母体の表面に配置された領域８，９，１，８′
，９′Ｆｌｆｌ，はそれらの金属電極７，１１，５，１
１′，７′他と共に、紙面に垂直な方向に延びた細長い
形状のものとして示されている。
上述のようにいくつかの並列作動の部分に区分すること
によつて、そのサイリスタの特定の与えられた領域にお
いて電流径路ｂとｃ（第１図参照）が可能なかぎり短か
くなるという利点が得られ、そのようにしてそれら電流
径路の抵抗が可能なかぎり低くなり、それによつて電界
効果型トランジスタ部のサイリスタをターンオフしまた
その点弧を阻止する能力を可能なかぎり高いものとする
。第３図にはそれぞれの金属電極の間の接続は回路的に
示しているだけである。
図に示されたように、それらは配線することによつて接
続してももらろんかまわない。しかし、それらはプレー
ナ技術においてはよく行なわれるように、シリコン母体
の表面上にとりつけられた金属層のように形成するのが
好ましい。そのように層は互にそして外部配線へつなが
つた金属電極と接続可能な単位部分を形成する。第３図
は２つの並列作動部分を示しているが、しかしサイリス
タの大きさに依存して任意の複数個の並列作動部分を考
えてよい。もし必要ならば、アノード電極Ａも同じよう
にシリコン母体の表面上に配置することもできる。実際
に良い試験結果が得られたサイリスタでは、シリコン円
板の厚さは２００μｍであつた。層２と３の間のＰＮ接
合は円板の上表面下１５μｍに位置しており、層３と４
の間の接合は上表面下１５０μｍに位置していた。領域
８，９，１、他の厚さは約１．５μｍであつた。領域８
の幅は１５μｍ、領域９のそれは約２０μｍ、領域１の
それは３０μｍ１領域８′のそれは２０ｔｔｍであつた
。領域９′，２８の幅は１０μｍであつた。領域９と１
の間の距離は、領域１と領域８′の間の距離と同じく７
．５μｍであつた。図中のｐ＋とＮ＋で示された層のド
ーピングの程度は１０１８〜１０２０原子／ｄであり、
Ｎ型層３のそれは１０１３〜１０１５原子／Ｃ７ｆｌ、
また層２のそれは１０１６〜１０１７原子／ｉであつた
。二酸化シリコン層１２の厚さは２μｍであり、二酸化
シリコン層１０，１０′，他の厚さは０．１μｍであつ
た。金属電極７，１１，５他はアルミニウム蒸着でつく
られ厚さは約２μｍであつた。
細長い領域８，９，１他の紙面に垂直な方向での長さは
２５０μｍであつた。サイリスタの点弧を阻止するには
入力ＴＢへおよそ５〜１０Ｖが必要であつた。入力ＴＢ
へおよそ４０Ｖの電圧を供給することによつて約０．５
アンペアまでの負荷電流をターンオフできることがわか
つた。ここに述べたサイリスタは、７つの並列作動部分
を含んでおり、各々が第３図に示されたデバイスの半分
と同一である。
第４図は、本発明に従う半導体デバイスの助けによつて
どのように静止交流継電器が形成されるかを示している
。
この継電器は各導通方向に１つずつの２つのサイリスタ
Ｔ１とＴ２を含んでいる。２つのサイリスタは逆並列接
続されており、負荷Ｌと直列になつて端子ＶとＯの間に
接続されており、それら端子間には交流電圧が供給され
る。
第２図、第２ａ図に示されたのと同じように、各サイリ
スタは光学的点弧のものとして示されており、各々保護
ダイオードＤｌ，Ｄ２を備えている。この半導体デバイ
スはプレーナ技術で単一のシリコン母体上に、あるいは
各サイリスタについて１つずつの２つの部分に設計する
ことができる。このデバイスは６つの配線を有している
。負荷電流のＢとＣ、制御信号のＳ１ とＳ２、電界効
果型トランジスタ部へ阻止信号を供給するためのＴＢＩ
とＴＢ２，ＢとＳ１ の間に可変抵抗Ｒ１ が、またＴ
ＢＩとＣの間に固定抵抗Ｒ３が接続されている。それと
対応してこのデバイスの他の半分に抵抗Ｒ２とＲ４が接
続されている。図示されていないが、例えば単独の発光
ダイオードあるいは半導体カプセル中にマウントされた
発光ダイオードのような光源が適当な波長の光で点弧の
ためにサイリスタを照射するように配置されている。こ
のように発光ダイオードへの電流が継電器の入力信号を
構成しており、光学的結合を通して継電器の入力と出力
の間の電気的分離が得られる。端子ｖが正である半周期
の間、配線ＴＢ２には抵抗Ｒ４を通して正の信号が供給
され、その信号はＦＥＴ２によつて、点弧のための光が
与えられていても、サイリスタの点弧を阻止する。端子
Ｖ−Ｏの交流電圧が零に近いものである時にのみ、電界
効果型トランジスタへの電圧が低くなり、力ソートエミ
ッタ接合の橋絡ができなくなり、サイリスタＴ２が点弧
する。このようにすることによつて、交流周期のどの時
点に点弧用の光が供給され始めたかに関係なく、サイリ
スタは常に零通過の毎に点弧するという利点が得られる
。サイリスタはサイリスタへ供給される光が停止した直
後の零通過でターンオフするので、複数個の全半周期が
常に負荷に与えられることになる。このことは、そのよ
うな方法以外では継電器でさけられない干渉を減少させ
ることにたる。抵抗Ｒ２によつてサイリスタの点弧感度
が設定される。サイリスタＴ１のその適当な電界効果型
トランジスタ、保護ダイオード、抵抗と共の動作はサイ
リスタＴ２の動作と同一である。第５図は、本発明に従
う半導体デバイスの助けによつて得られる静止直流継電
器を示している。
破線の四角な囲みは第４図のように単一のカプセルにマ
ウントされる部分を示している。このようなデバイスは
６個の配線Ａ，Ｋ，Ｓ，ＴＢ，Ｆ，Ｇを有している。サ
イリスタは第１ａ図に示されたように負荷Ｌと直列にな
つて、直流電圧源が接続される端子ＰとＮの間に接続さ
れる。半導体母体中に形成されたフオトトランジスタＴ
Ｒは配線ＦとＧを有している。例えば発光ダイオードの
ような光源（図示されてない）がトランジスタＴＲとサ
イリスタＴへ光を発するように配置されている。抵抗Ｒ
５が端子ｓとＧの間に、また抵抗Ｒ６が端子ＰとＦの間
に接続されている。端子ＦとＴＢは端子ＧとＫのように
、互に接続されている。上述の発光ダイオードへの電圧
は継電器への入力信号を構成している。そのような電圧
が印加されると発光ダイオードは光を発する。この光が
トランジスタＴＲに入射し、それによつてトランジスタ
は低抵抗を得る。そして端子Ｆは端子ＴＢと共に低い電
位になり、電界効果型トランジスタ部ＦＥＴは非導通に
なる。こうしてサイリスタＴは点弧できる状態となり、
それはサイリスタにも入射する発光ダイオードからの光
の助けによつて点弧する。継電器への入力信号がなくな
ると発光ダイオードは光を発しなくなる。トランジスタ
は高抵抗となり、端子Ｆは高い電位になり、電界効果型
トランジスタ部ＦＥＴは導通しサイリスタの力ソートエ
ミッタ接合を橋絡しサイリスタはターンオフされる。抵
抗Ｒ５の助けによつてサイリスタの点弧感度が適当な値
に設定される。第６図、第６ａ図は、本発明に従うサイ
リスタが相補型ＭＯＳトランジスタ回路からの出力段を
どのように構成できるかを示している。
この方法によつてＩＭＯＳ回路の負荷容量を大幅に増大
させることが容易になる。第６図においてサイリスタＴ
は層１，２，３，４を含み、カソード電極５とアノード
電極６を含んでいる。制御電極Ｔが層９によつてオーミ
ツクに、層２へといつけられている。領域１と８は電界
効果型トランジスタＦＥＴ６のコレクタ（ドレイン）と
エミツタ（ソース）を構成しており、上記トランジスタ
ＦＥＴ６は制御配線ＴＢＫへ正の信号が与えられている
時、サイリスタの力ソートエミッタ接合を橋絡する。第
２の電界効果型トランジスタ部ＦＥＴ５はサイリスタの
アノードエミツタ接合を橋絡するように設けられている
。それは領域４９，４と制御電極５１を含んでいる。配
線ＴＢＡによつて電極５１が十分高い負電圧になると、
その電極の下にＰ型のチヤンネルが得られ、領域４と４
９の間が導通する。金属電極４７とＮ＋型領域４８によ
つて領域４９と層３の間にオーミツク接続が得られる。
制御電極７は反転増幅器５２によつて節Ｎへつながれて
おり、電界効果型トランジスタＦドらの制御電極５１も
反転増幅器５３によつて同じ節へつながれている。それ
ら２つの増幅器はよく知られたように適当に設計されて
そのデバイスの残りのものと同じ半導体母体上に１つに
集積されている。．節Ｎ上の正の電圧はＦＥＴ６とＦＥ
Ｔ５を導通させ、制御電極７を負にする。サイリスタの
点弧は阻止され、導通しているサイリスタは消弧される
。節Ｎ上の負電圧は電界効果型トランジスタＦＥＴ５と
ＦＥＴ６を非導通にし、サイリスタの制御電極７へ正の
電圧を与え、サイリスタは点弧する。節Ｎ上の電圧は電
界効果型トランジスタＦＥＴ３とＦＥＴ４によつて制御
され、それらトランジスタは配線への入力信号によつて
制御される。ＦＥＴ６はそれらのコレクタ（ドレイン）
とエミツタ（ソース）を構成する層６０と６２、金属電
極６１，６３、二酸化シリコン層６４上にとりつけられ
た制御電極６５を含んでい゜る。Ｎ＋型領域７５は電極
６１とＮ型層３の間にオーミツク接続を与えている。負
の入力信号は酸化層６４の下にＰ型チヤンネルを発生さ
せ、電界効果型トランジスタＦＥＴ３を導通させる。Ｆ
ＥＴ４は電極７２と７１を有する層６７と６８と酸化層
６９にとりつけられた制御電極７０を含んでいる。配線
１への正の信号は電界効果型トランジスタを導通させる
。領域７４は電極７２と層６６の間にオーミツク接続を
与えており、その層中にＦＥＴ４が設けられている。配
線は第６ａ図に示されたように正の端子Ｐと負の端子Ｎ
の間に接続されており、ＦＥＴ３とＦ？４は直列になつ
ており、またサイリスタＴと負荷Ｌが上記端子と直列に
なつている。Ｉへの正の入力信号はＦＥＴ３を非導通化
しＦＥＴ４を導通させ、節Ｎに負電圧を与える。この負
電圧はＦＥＴ５とＦＥＴ６を非導通化し、増幅器５２を
通してサイリスタへ正の制御電流を流し、それによつて
サイリスタは点弧し負荷へ電流を流す。Ｉへの負の入力
信号はＦＥＴ３を導通させ、ＦＥＴ４を非導通化し、節
Ｎに正の電圧を与える。この正の電圧はＦＥＴ５とＦＥ
Ｔ６を導通させ、サイリスタの両方のエミツタが橋絡さ
れそしてサイリスタはターンオフする。入力１へ与えら
れる非常に小さな電力の助けによつて比較的大きな負荷
電流がこのように制御される。発明の効果 本発明のサイリスタは当業者には明らかなように例えば
従来のブリツジ接続された変換装置のような種々の変換
装置接続に用いることもできる。
そのような変換装置においては、サイリスタは各導通期
間の終りにターンオフし（転流され）、サイリスタ電流
は逆回復時間の間に零へ向かつて減少し負になる。逆回
復時間はサイリスタ中にある自由電荷担体の除去（回復
充電）のために必要な時間である。この後では再点弧の
必配なしにサイリスタヘオフ状態電圧を印加することが
できる。各転流時にサイリスタのエミツタ接合のすくな
くとも１つを短絡することによつて、電流が負になると
直らに（あるいはおそらくすこしそれより早目に）電界
効果型トランジスタの助けによつて、短絡しない場合よ
りも早い時点でオフ状態電圧を、望ましくない点弧の危
険なしに印加することが可能となる。このようにして、
例えばサイリスタの最高動作周波数を大幅に増大させる
ことが可能となる。サイリスタのオン状態の間、この場
合の電界効果型トランジスタは非導通状態でなければな
らない。すなわち上記エミツタ接合は短絡されるべきで
ない。
【図面の簡単な説明】
第１図は、本発明に従うサイリスタであつて、第１ａ図
はそのサイリスタの等価回路図である。 第２図は、本発明に従うプレーナサイリスタであつて、
光学的点弧方式のものであり、第２ａ図はその等価的な
回路図である。第３図は、本発明に従うプレーナサイリ
スタの断面を示しており、互に平行にならんだいくつか
の細長いカソードと制御電極を示している。第４図は、
静止交流継電器を本発明に従うサイリスタと共に示して
いる。第５図は、静止直流継電器を本発明に従うサイリ
スタと共に示している。第６図は、相補型ＭＯＳトラン
ジスタ回路の出力段として用いられた本発明に従うサイ
リスタであつて、第６ａ図に従うデバイスの等価的な回
路図である。参照番号 １・・・Ｎ型エミツタ型、２・
・・Ｐ型ベース層、３・・・Ｎ型ベース層、４・・・Ｐ
型エミツタ層、５・・・金属電極、６・・・金属電極、
Ｔ・・・金属電極、７’・・・金属電極、８・・・Ｐ型
層、８’−・・Ｐ＊型層、９・・・Ｎ″ｆ’型層、９’
−・・Ｎｆ型層、１０・・・二酸化シリコン層、１０ι
・・二酸化シリコン層、１１・・・金属電極、１１’−
・・金属電極、１２・・・二酸化シリコン層、１３・・
・Ｎｆ型領域、１４・・・Ｎ゛型領域、１５・・・金属
電極、１６・・・保護領域、２１・・・Ｎ型エミツタ、
２２・・・Ｐ型ベース層、２３・・・Ｎ型ベース層、２
４・・・Ｐ型エミツタ層、２５，２６，２Ｔ，２Ｔ’−
・・金属電極、２８，２８’・・・Ｐ ＋型層、２９，
２９ｉ・・Ｎ＋型層、３０，３０’・・二酸化シリコン
層、３１，３１’・・・金属電極、４Ｔ・・・金属電極
、４８・・・Ｎｆ型層、４９・・・Ｐ＊型層、５１・・
・制御電極、５２，５’３・・・増幅器、６０・・・Ｐ
ｆ型層、６１・・・金属電極、６２・・・Ｐｆ型層、６
３・・・金属電極、６４・・・二酸化シリコン層、６５
・・・金属電極、６６・・・Ｐ型層、６７・・・Ｎｆ型
層、６８・・・Ｎｆ型層、６９・・・二酸化シリコン層
、７０，Ｔ１，Ｔ２・・・金属電極、Ｔ３・・・Ｎｆ型
層、？４ ・・・ Ｐ ＋型層、７５・・・Ｎ ＋型層
。

Claims (1)

  1. 【特許請求の範囲】 １ Ｐ−伝導型とＮ−伝導型が交互になつた４つの層を
    もつた半導体母体を備え外部入力により制御される半導
    体デバイスにして、該４つの層は外部入力により制御さ
    れる１つのサイリスタを構成し、また前記４つの層の最
    も外側の２つの層は隣接層と共にそれぞれエミッタ接合
    を形成し、前記半導体母体は、上記サイリスタの導通お
    よび非導通を制御するため前記エミッタ接合のすくなく
    とも１つを橋絡して集積化されたソース及びドレインを
    備えた金属酸化物電界効果型トランジスタ部を有し、前
    記ソースとドレインは同じ伝導型の領域をそれぞれ含み
    、これらの領域の１つは、前記橋絡されたエミッタ接合
    に隣接するエミッタ層を含み、他の領域は、前記エミッ
    タ層に隣接した層にオーム接続され前記エミッタ層と同
    じ伝導型をもつ領域を含むことを特徴とする前記半導体
    デバイス。 ２ 特許請求の範囲第１項において、前記電界効果型ト
    ランジスタ部が制御電極を備え、また前記半導体母体に
    は、前記制御電極と前記半導体母体との間の電圧を制御
    するための保護ダイオードが集積形成されていることを
    特徴とする前記半導体デバイス。
JP51071682A 1975-06-19 1976-06-17 半導体デバイス Expired JPS5947469B2 (ja)

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