JP2622524B2 - ターンオフ機構及び過電圧保護手段を備えたサイリスタ - Google Patents
ターンオフ機構及び過電圧保護手段を備えたサイリスタInfo
- Publication number
- JP2622524B2 JP2622524B2 JP63325721A JP32572188A JP2622524B2 JP 2622524 B2 JP2622524 B2 JP 2622524B2 JP 63325721 A JP63325721 A JP 63325721A JP 32572188 A JP32572188 A JP 32572188A JP 2622524 B2 JP2622524 B2 JP 2622524B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- thyristor
- cathode
- contact
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0824—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in thyristor switches
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用半導体装置の分野に関するもので、詳
細にはターンオフ機構部分を備えたサイリスタが陽極、
陰極及びゲートを有して、特に複数のサイリスタの直列
回路に使用するためのターンオフ機構及び過電圧保護手
段を備えたサイリスタに関する。
細にはターンオフ機構部分を備えたサイリスタが陽極、
陰極及びゲートを有して、特に複数のサイリスタの直列
回路に使用するためのターンオフ機構及び過電圧保護手
段を備えたサイリスタに関する。
IGT（Insulated Gate Transistors;絶縁ゲートトラン
ジスタ）及び電力用OSFETによって切り換えられる比
較的低い電流の場合には動作電圧が1000V以上であるの
は稀であるが、通常のサイリスタ及びターンオフ機能を
備えたサイリスタ（例えば、GTOサイリスタ）は回路網
にてはるかに高い高圧（数10ないし数100kV）で動作す
る。
ジスタ）及び電力用OSFETによって切り換えられる比
較的低い電流の場合には動作電圧が1000V以上であるの
は稀であるが、通常のサイリスタ及びターンオフ機能を
備えたサイリスタ（例えば、GTOサイリスタ）は回路網
にてはるかに高い高圧（数10ないし数100kV）で動作す
る。
このため、サイリスタは直列に接続される。個々の構
成部分に亘って必要とされる全電圧の均一分配は、同時
トリガ及び適切な付加回路によって制御することができ
るので、前述したサイリスタの直列接続構成が可能であ
る。
成部分に亘って必要とされる全電圧の均一分配は、同時
トリガ及び適切な付加回路によって制御することができ
るので、前述したサイリスタの直列接続構成が可能であ
る。
通常のサイリスタ用のこの種付加回路は、例えば、ゼ
ネラル・エレクトリック社（General Electric）出版の
サイリスタ・マニュアル（SCR Manual）、第５版、PP、
156〜159から既知である。一方では、付加回路を抵抗器
やコンデンサのような受動部品から成る所謂「緩衝」回
路として構成することができる（前記文献の第６、７図
参照）。
ネラル・エレクトリック社（General Electric）出版の
サイリスタ・マニュアル（SCR Manual）、第５版、PP、
156〜159から既知である。一方では、付加回路を抵抗器
やコンデンサのような受動部品から成る所謂「緩衝」回
路として構成することができる（前記文献の第６、７図
参照）。
これに反して、付加回路はバリスタやアバランシェ・
ダイオードのような能動部品を備えることもできる（前
記文献の第６、９図参照）。この場合、これらの能動部
品は臨界電圧以上で導通するようになり、この場合、能
動的過電圧保護をもたらす。
ダイオードのような能動部品を備えることもできる（前
記文献の第６、９図参照）。この場合、これらの能動部
品は臨界電圧以上で導通するようになり、この場合、能
動的過電圧保護をもたらす。
更に、基板内に「増幅ゲート」を有する通常のサイリ
スタにて過電圧保護を行うために、臨界電圧にてトリガ
−パルスを発して、ゲートを通してサイリスタ部分を切
り換えるアバランシェ領域を設ける手法も知られている
（欧州特許出願公開明細書第0,209,986号参照）。しか
しながら、この場合、サイリスタ自身が過電圧を下げる
ために使用されており、換言すれば、サイリスタと独立
した保護機構が設けられていないという欠点がある。
スタにて過電圧保護を行うために、臨界電圧にてトリガ
−パルスを発して、ゲートを通してサイリスタ部分を切
り換えるアバランシェ領域を設ける手法も知られている
（欧州特許出願公開明細書第0,209,986号参照）。しか
しながら、この場合、サイリスタ自身が過電圧を下げる
ために使用されており、換言すれば、サイリスタと独立
した保護機構が設けられていないという欠点がある。
前述した過電圧保護機能はターンオフ機構を備えてい
ない通常のサイリスタでは成功してきたが、ターンオフ
機構を備えたサイリスタのGTOサイリスタ及びFCTh（＝F
ield Controlled Thyristors;電界制御式サイリスタ）
では新たな問題が生じている。
ない通常のサイリスタでは成功してきたが、ターンオフ
機構を備えたサイリスタのGTOサイリスタ及びFCTh（＝F
ield Controlled Thyristors;電界制御式サイリスタ）
では新たな問題が生じている。
GTO及びFCThは比較的高い周波数で動作するようにな
っている。これらのサイリスタのスイッチオフの瞬時の
時間は、これらに固有の蓄積時間に相当依存している。
同時に、個々の部品に蓄積された電荷の規模の広がりは
少なくとも通常のサイリスタの場合と同程度の可成りの
大きさを有している。このとこから適切な緩衝回路を相
当高電力用に設計しなければならないという結論が得ら
れ、これによって不均衡な高電力損失がもたされること
になる。
っている。これらのサイリスタのスイッチオフの瞬時の
時間は、これらに固有の蓄積時間に相当依存している。
同時に、個々の部品に蓄積された電荷の規模の広がりは
少なくとも通常のサイリスタの場合と同程度の可成りの
大きさを有している。このとこから適切な緩衝回路を相
当高電力用に設計しなければならないという結論が得ら
れ、これによって不均衡な高電力損失がもたされること
になる。
このために、ターンオフ機構を備えたサイリスタで
は、バイパス・デバイス（バリスタ又はアバランシェ・
ダイオード）の構成形態をとる能動過電圧保護手段のみ
が適している。特にFCThではスイッチング時間が短いに
も拘らず、この種バイパス・デバイスは相当高電力用に
設計する必要がある。即ち。クランピング電圧4kV、ス
イッチオフ電流1000A、繰り返し周波数2kHz及びサイク
ル当り0.3μsec.バイパス・デバイス装荷時間では、バ
イパス・デバイス当り2.4kWの電力損失をきたす。
は、バイパス・デバイス（バリスタ又はアバランシェ・
ダイオード）の構成形態をとる能動過電圧保護手段のみ
が適している。特にFCThではスイッチング時間が短いに
も拘らず、この種バイパス・デバイスは相当高電力用に
設計する必要がある。即ち。クランピング電圧4kV、ス
イッチオフ電流1000A、繰り返し周波数2kHz及びサイク
ル当り0.3μsec.バイパス・デバイス装荷時間では、バ
イパス・デバイス当り2.4kWの電力損失をきたす。
しかしながら、こういった電気装荷用アバランシェ・
ダイオードは知られていない。ZnOバリスタもまた（セ
ラミック材料の）熱伝導度が低いことから、200W以上の
電力を放散させることはできず、この結果、この種構成
部品の封止や冷却に高電力サイリスタと同程度の高い費
用がかかる。
ダイオードは知られていない。ZnOバリスタもまた（セ
ラミック材料の）熱伝導度が低いことから、200W以上の
電力を放散させることはできず、この結果、この種構成
部品の封止や冷却に高電力サイリスタと同程度の高い費
用がかかる。
従って、本発明の目的は、付加的費用が比較的少なく
て済み、既知の方法で達成することができるターンオフ
機構及び過電圧保護手段を備えたサイリスタを提供する
ことにある。
て済み、既知の方法で達成することができるターンオフ
機構及び過電圧保護手段を備えたサイリスタを提供する
ことにある。
前述の目的は、ターンオフ機構部分を備えたサイリス
タが陽極、陰極及びゲートを有してなるターンオフ機構
及び過電圧保護手段を備えたサイリスタにおいて、 前記過電圧保護手段が可制御式抵抗体及び過電圧セン
サを備え、 前記可制御式抵抗体がその陽極と陰極との間にて前記
ターンオフ機構部分を備えたサイリスタに並列接続さ
れ、かつ 前記可制御式抵抗体が前記過電圧センサによって駆動
されてなる、ことを特徴とすることによって達成され
る。
タが陽極、陰極及びゲートを有してなるターンオフ機構
及び過電圧保護手段を備えたサイリスタにおいて、 前記過電圧保護手段が可制御式抵抗体及び過電圧セン
サを備え、 前記可制御式抵抗体がその陽極と陰極との間にて前記
ターンオフ機構部分を備えたサイリスタに並列接続さ
れ、かつ 前記可制御式抵抗体が前記過電圧センサによって駆動
されてなる、ことを特徴とすることによって達成され
る。
従って、本発明の本質は、過電圧検知及び限圧用の高
電力容量を有する単一構成部品を使用するというだけで
なく、低電力容量を有する過電圧センサによって過電圧
検知を行い、要求に対して理想的に適合し得る高電気装
荷容量を有する可制御式抵抗体を前記センサで駆動する
ことである。
電力容量を有する単一構成部品を使用するというだけで
なく、低電力容量を有する過電圧センサによって過電圧
検知を行い、要求に対して理想的に適合し得る高電気装
荷容量を有する可制御式抵抗体を前記センサで駆動する
ことである。
本発明の特に好ましい実施例によれば、前記ターンオ
フ機構部分を備えたサイリスタはFCThで構成され、前記
可制御式抵抗体はＪ−FETで構成される。そして双方と
も共通基板にて相互に横方向に隣接して集積化される。
フ機構部分を備えたサイリスタはFCThで構成され、前記
可制御式抵抗体はＪ−FETで構成される。そして双方と
も共通基板にて相互に横方向に隣接して集積化される。
この結果、過電圧保護用のハウジングや冷却に関して
付加的な費用を要することのない極めてコンパクトな単
一構成部品を達成することができる。
付加的な費用を要することのない極めてコンパクトな単
一構成部品を達成することができる。
この場合、前記過電圧センサは同様にして前記基板に
付加的に組込み得るバリスタ又はアバランシェ・ダイオ
ードで構成することができる。
付加的に組込み得るバリスタ又はアバランシェ・ダイオ
ードで構成することができる。
以下、図面を参照して、本発明の実施例を説明する。
なお、図面を通して同一符号は同一又は類似部分を示す
ものであり、第1A図ないし第1C図は、従来技術から既知
である直列接続の通常型サイリスタ用の種々の型式の過
電圧保護回路を示している。
なお、図面を通して同一符号は同一又は類似部分を示す
ものであり、第1A図ないし第1C図は、従来技術から既知
である直列接続の通常型サイリスタ用の種々の型式の過
電圧保護回路を示している。
第1A図は特に受動緩衝回路を示しており、同回路では
抵抗器R11ないしR32及びコンデンサC1ないしC3の組合せ
回路がサイリスタTh1ないしTh3のおのおのに並列接続さ
れている。
抵抗器R11ないしR32及びコンデンサC1ないしC3の組合せ
回路がサイリスタTh1ないしTh3のおのおのに並列接続さ
れている。
第1B図は能動過電圧保護回路の第１の構成例を示して
おり、同回路では対向配置のアバランシェ・ダイオード
AD11及びAD12と、AD21及びAD22と、AD31及びAD32との各
対がそれぞれサイリスタTh1と、Th2と、Th3とに並列接
続されている。
おり、同回路では対向配置のアバランシェ・ダイオード
AD11及びAD12と、AD21及びAD22と、AD31及びAD32との各
対がそれぞれサイリスタTh1と、Th2と、Th3とに並列接
続されている。
また、第1C図は能動過電圧保護回路の第２の構成例を
示すもので、同回路ではバリスタV1ないしV3が第1B図に
おけるアバランシェ・ダイオードAD11ないしAD32に代っ
て設けられている。
示すもので、同回路ではバリスタV1ないしV3が第1B図に
おけるアバランシェ・ダイオードAD11ないしAD32に代っ
て設けられている。
既述したように、これら既知の過電圧保護回路は通常
のサイリスタに対して何ら支障なく設けることができ
る。これはスイッチング周波数が比較的低いために、電
力損失を極めて低く抑えられることによる。
のサイリスタに対して何ら支障なく設けることができ
る。これはスイッチング周波数が比較的低いために、電
力損失を極めて低く抑えられることによる。
ターンオフ機構を備えたサイリスタ（GT0サイリスタ
及びFCT）では動作周波数が高いので、本発明では全く
異なる構成方式をとっている。即ち、過電圧センサOSに
よって駆動される可制御式抵抗体を、陽極A1と陰極K1と
の間にターンオフ機構を備えたサイリスタATに並列接続
している（第２図参照）。
及びFCT）では動作周波数が高いので、本発明では全く
異なる構成方式をとっている。即ち、過電圧センサOSに
よって駆動される可制御式抵抗体を、陽極A1と陰極K1と
の間にターンオフ機構を備えたサイリスタATに並列接続
している（第２図参照）。
過電圧センサOSはターンオフ機構を備えたサイリスタ
ATの端子間の過電圧状態を検出して可制御式抵抗体を駆
動するので、過電圧はこの抵抗体を通して取り除かれ
る。
ATの端子間の過電圧状態を検出して可制御式抵抗体を駆
動するので、過電圧はこの抵抗体を通して取り除かれ
る。
第２図に例示した実施例では、可制御式抵抗体がＪ−
FETに構成されている。そしてこのＪ−FETは、ターンオ
フ機構を備えたサイリスタATの陰極K1にソースが接続さ
れ、同サイリスタATの陰極A1にドレインＤが接続されて
いる。
FETに構成されている。そしてこのＪ−FETは、ターンオ
フ機構を備えたサイリスタATの陰極K1にソースが接続さ
れ、同サイリスタATの陰極A1にドレインＤが接続されて
いる。
この場合には、第1B図及び第1C図のアバランシェ・ダ
イオード及びバリスタの場合とは異なって、センサ機構
及びバイパス機能が回路の分離部分に持たされているの
で、電力損失を低減するようにして可制御式抵抗体を理
想的に設計することができる。
イオード及びバリスタの場合とは異なって、センサ機構
及びバイパス機能が回路の分離部分に持たされているの
で、電力損失を低減するようにして可制御式抵抗体を理
想的に設計することができる。
特に、ターンオフ機構を備えたサイリスタATがFCThで
あるとき、Ｊ−FETで構成された可制御式抵抗体をサイ
リスタと共に共通基板に直接集積化することができ、こ
の結果、双方の構成部品に対して同一の製造技術及び幾
何学的配置を使用することができる（第４図参照）。
あるとき、Ｊ−FETで構成された可制御式抵抗体をサイ
リスタと共に共通基板に直接集積化することができ、こ
の結果、双方の構成部品に対して同一の製造技術及び幾
何学的配置を使用することができる（第４図参照）。
ちなみに、本発明によるセンサ及びバイパス機能を個
別分離する方式が有益である理由を明確にすることがで
きる。即ち、原理上、第1B図から類推すると、双方の機
能を併せ持つアバランシェ領域をサイリスタ基板に組込
むこともできる。
別分離する方式が有益である理由を明確にすることがで
きる。即ち、原理上、第1B図から類推すると、双方の機
能を併せ持つアバランシェ領域をサイリスタ基板に組込
むこともできる。
電力損失を数kWの範囲に抑えるためには、こういった
集積アバランシェ領域は５cm2以上の大きな面積をとら
なければならない。しかしながら、こういった大面積に
は、全バイパス電流がアバランシェ領域のわずか数箇所
でしかとられないように、この領域で電気的特性が不可
能な程均一であることが要求される。
集積アバランシェ領域は５cm2以上の大きな面積をとら
なければならない。しかしながら、こういった大面積に
は、全バイパス電流がアバランシェ領域のわずか数箇所
でしかとられないように、この領域で電気的特性が不可
能な程均一であることが要求される。
第3A図は、本発明による、トリガー回路及び過電圧保
護手段を備えた完全サイリスタ段の第１の構成例を示し
たものである。
護手段を備えた完全サイリスタ段の第１の構成例を示し
たものである。
トリガー回路側では、ターンオフ機構を備えたサイリ
スATと補助サイリスタHTとから構成されたカスケード回
路がこの段に設けられている。サイリスタAT及びHT双方
ともFCThである。
スATと補助サイリスタHTとから構成されたカスケード回
路がこの段に設けられている。サイリスタAT及びHT双方
ともFCThである。
トリガー回路は更にコンデンサＣ、直列抵抗器RV1及
び電源VSを備えている。コンデンサＣにはゲート電圧V
G1が印加される。また補助サイリスタHTは有力信号VIN
によってトリガーされる。
び電源VSを備えている。コンデンサＣにはゲート電圧V
G1が印加される。また補助サイリスタHTは有力信号VIN
によってトリガーされる。
前記FCThがゲートと陰極との間の短絡回路によって導
通するサイリスタ（所謂「ノーマルオン」部品）であれ
ば、電源VSは不要である。このとき、直列抵抗器RV1は
陰極K1に直接接続される。
通するサイリスタ（所謂「ノーマルオン」部品）であれ
ば、電源VSは不要である。このとき、直列抵抗器RV1は
陰極K1に直接接続される。
これに反して、前記FCThが「ノーマルオフ」型式のサ
イリスタであれば、電源VSの電圧は約5Vである。
イリスタであれば、電源VSの電圧は約5Vである。
この種サイリスタ・カスケードの動作モードに関する
詳細は、欧州特許出願公開明細書第0,246,478号に記載
されている。
詳細は、欧州特許出願公開明細書第0,246,478号に記載
されている。
サイリスタ段の過電圧保護回路は、並列接続のＪ−FE
T JF、過電圧センサとしてのバリスタＶ（又はアバラン
シェ・ダイオードAD）、及びゲート抵抗器RGを備えてい
る。
T JF、過電圧センサとしてのバリスタＶ（又はアバラン
シェ・ダイオードAD）、及びゲート抵抗器RGを備えてい
る。
バリスタＶはＪ−FETのゲートG2とドレインＤとの間
に接続されており、例えば、4kVの二−電圧を有してい
る。また、ゲート抵抗器RGを通して、ゲートG2とターン
オフ機構を備えたサイリスタのゲートG1とが接続されて
いる。この回路構成は過電圧保護回路の簡単は集積化が
可能であるという特別な利点を有している。
に接続されており、例えば、4kVの二−電圧を有してい
る。また、ゲート抵抗器RGを通して、ゲートG2とターン
オフ機構を備えたサイリスタのゲートG1とが接続されて
いる。この回路構成は過電圧保護回路の簡単は集積化が
可能であるという特別な利点を有している。
第3A図では可制御式抵抗体を使用しているにも拘ら
ず、バリスタＶには依然として全電力損失の比較的高い
比率がかかり、このためバリスタの選択範囲を適切に広
くとらなければならない。
ず、バリスタＶには依然として全電力損失の比較的高い
比率がかかり、このためバリスタの選択範囲を適切に広
くとらなければならない。
より小型のバリスタを使用可能とするために、第２の
構成例では、例えば、トランジスタＴ及び第２の直列抵
抗器RV2を備えた付加的増幅段をバリスタＶとＪ−FETと
の間に設けている（第３図参照）。こういった付加的増
幅段を設けていることから、バリスタＶは少なくとも10
分の１に小型に設計することができる。またこの回路に
おいて、トランジスタＴにはサイリスタ・カスケードH
T,ATと同一の電源VSによって電圧が印加される。
構成例では、例えば、トランジスタＴ及び第２の直列抵
抗器RV2を備えた付加的増幅段をバリスタＶとＪ−FETと
の間に設けている（第３図参照）。こういった付加的増
幅段を設けていることから、バリスタＶは少なくとも10
分の１に小型に設計することができる。またこの回路に
おいて、トランジスタＴにはサイリスタ・カスケードH
T,ATと同一の電源VSによって電圧が印加される。
前述したように、ターンオフ機構を備えたサイリスタ
ATとしてFCTh選択して、これをＪ−FETと共に（過電圧
センサとしてのアバランシェ領域とは任意に）集積化す
ることができるという特別な利点がある。第４図はこの
集積化の構成例を示したものである。
ATとしてFCTh選択して、これをＪ−FETと共に（過電圧
センサとしてのアバランシェ領域とは任意に）集積化す
ることができるという特別な利点がある。第４図はこの
集積化の構成例を示したものである。
同時に、こういった集積Ｊ−FETは高抵抗のためにス
イッチ素子には全く不向きであるが、過電圧限界を満た
すために正確に必要な大きさにすることが簡単にできる
ということに着目すべきである。4kV/1000Aに関する具
体例は下述のようである。
イッチ素子には全く不向きであるが、過電圧限界を満た
すために正確に必要な大きさにすることが簡単にできる
ということに着目すべきである。4kV/1000Aに関する具
体例は下述のようである。
即ち、基板のバルク厚が300μｍで、基本導電率が400
Ω・cmに対して約4kVの逆電圧が得られる。この結果、
１cm2の面積を有するユニポーラFETに対して12Ωの抵抗
が実現される。
Ω・cmに対して約4kVの逆電圧が得られる。この結果、
１cm2の面積を有するユニポーラFETに対して12Ωの抵抗
が実現される。
4kVで1000Aを得るためには、2.5Ωが必要となり、こ
のためFETの面積は少なくとも4.8cm2でなければならな
い。このことは4kVにて電流密度が208A/cm2で電力損失
が8.3×105W/cm2であることを意味している。こういっ
たパルス電力は周期が10μsec.以上のシリコン素子を用
いて対処することできる｛この点については、文献のエ
ー・ナカガワ他（A.Nakagawa et.al.）によるアイイ−
デ−エム（IDEM）、1986年、pp.122〜126参照｝。
のためFETの面積は少なくとも4.8cm2でなければならな
い。このことは4kVにて電流密度が208A/cm2で電力損失
が8.3×105W/cm2であることを意味している。こういっ
たパルス電力は周期が10μsec.以上のシリコン素子を用
いて対処することできる｛この点については、文献のエ
ー・ナカガワ他（A.Nakagawa et.al.）によるアイイ−
デ−エム（IDEM）、1986年、pp.122〜126参照｝。
従来技術で仮定した2.4kWという平均電力は500W/cm2
の電力損失をきたすことを意味しており、この電力損失
値は冷却効果を高めたとしても多分上限値に相当する。
しかしながら、いずれにしても適切GTOサイリスタ又はF
CThでは少なくとも20cm2の面積が必要とされるので、Ｊ
−FETの面積を何ら支障なく幾分か増加することができ
る。
の電力損失をきたすことを意味しており、この電力損失
値は冷却効果を高めたとしても多分上限値に相当する。
しかしながら、いずれにしても適切GTOサイリスタ又はF
CThでは少なくとも20cm2の面積が必要とされるので、Ｊ
−FETの面積を何ら支障なく幾分か増加することができ
る。
この寸法設定に対して、例えば、シーメンス社（Siem
ens）製造の型式SIV-S14K680及びSI▲▼‐S14K10
00の直列接続の２つのバリスタは、第3A図による回路の
バリスタとして適している。このとき1Aでの電圧は約4k
Vで、静電容量は80pFである。
ens）製造の型式SIV-S14K680及びSI▲▼‐S14K10
00の直列接続の２つのバリスタは、第3A図による回路の
バリスタとして適している。このとき1Aでの電圧は約4k
Vで、静電容量は80pFである。
陽極電圧の変化率が10kV/μsec.と（高く）見積られ
ることから、0.8Aの変位電流が得られる。この変位電流
はFCThを充電する際に流れ、このためＪ−FETはスイッ
チオンしない。このことに付け加えると、2Aの変位電流
に対応して、Ｊ−FETのゲート−ドレイン間の静電容量
は約200pFである。従ってＪ−FETの応答感度はゲート抵
抗器RGにより相応じて低下される必要がある。
ることから、0.8Aの変位電流が得られる。この変位電流
はFCThを充電する際に流れ、このためＪ−FETはスイッ
チオンしない。このことに付け加えると、2Aの変位電流
に対応して、Ｊ−FETのゲート−ドレイン間の静電容量
は約200pFである。従ってＪ−FETの応答感度はゲート抵
抗器RGにより相応じて低下される必要がある。
4Aの応答しきい値に対し、電力損失を9.6W（直接冷却
によって容易に低減できる）に設定することにより、2k
Hzの繰返し周波数とサイクル当り0.3μsec.の電気装荷
時間とをバリスタに負荷することができる。
によって容易に低減できる）に設定することにより、2k
Hzの繰返し周波数とサイクル当り0.3μsec.の電気装荷
時間とをバリスタに負荷することができる。
ここで、FCTh及びＪ−FET（並びに付加的なアバラン
シェ領域又はアバランシェ・ダイオード）の集積化につ
いて、第４図に示す構成例を使用して説明することとす
る。なお第４図において、対応する基板を断面で示して
ある。
シェ領域又はアバランシェ・ダイオード）の集積化につ
いて、第４図に示す構成例を使用して説明することとす
る。なお第４図において、対応する基板を断面で示して
ある。
基板は横方向において３つの領域に区分けされてい
る。即ち、左側に配置された領域はFCTh構造体で、中央
に配置された領域はＪ−FET構造体、また右側に配置さ
れた領域はアバランシェ・ダイオード構造体（AD）であ
る。
る。即ち、左側に配置された領域はFCTh構造体で、中央
に配置された領域はＪ−FET構造体、また右側に配置さ
れた領域はアバランシェ・ダイオード構造体（AD）であ
る。
FCTh構造体は、トレンチによって分離された複数の制
御フィンガ９を備えた段型ゲート−陰極構造を有する
「埋込みゲート」型である。この種FCThは、例えば、欧
州特許出願公開明細書第0,178,387号から既知である。
御フィンガ９を備えた段型ゲート−陰極構造を有する
「埋込みゲート」型である。この種FCThは、例えば、欧
州特許出願公開明細書第0,178,387号から既知である。
FCTh構造体は、陽極A1と陰極K1との間において、p+型
ドープ陽極領域７、n-型ドープチェネル層５、ｐ型ドー
プ・ゲート領域４及びn+型ドープ陰極領域２から成る積
層構造を備えている。
ドープ陽極領域７、n-型ドープチェネル層５、ｐ型ドー
プ・ゲート領域４及びn+型ドープ陰極領域２から成る積
層構造を備えている。
陰極領域２は制御フィンガ９の上部に配置されてい
る。チャネル層５はこれらの制御フィンガ９に伸長し
て、そこで陰極領域２と隣接している。ゲート領域４は
各トレンチの底部と壁部とを取り囲んで設けられ、制御
フィンガ９へと伸びている前記チャネル層５と共に電界
効果可制御式長チャネルを形成している。
る。チャネル層５はこれらの制御フィンガ９に伸長し
て、そこで陰極領域２と隣接している。ゲート領域４は
各トレンチの底部と壁部とを取り囲んで設けられ、制御
フィンガ９へと伸びている前記チャネル層５と共に電界
効果可制御式長チャネルを形成している。
ゲート領域４にはトレンチ底部にてゲート・コンタク
ト３が設けられており、制御フィンガ９の上部にある陰
極領域２には対応陰極コンタクト１が設けられている。
陽極側では、大面積の陽極コンタクト８によって陽極領
域７との電気的接触がとられている。
ト３が設けられており、制御フィンガ９の上部にある陰
極領域２には対応陰極コンタクト１が設けられている。
陽極側では、大面積の陽極コンタクト８によって陽極領
域７との電気的接触がとられている。
基板の中央領域にあるＪ−FET構造体は構造及び幾何
学的配置において、隣接するFCTh構造体とは、n+型ドー
プ・ドレイン領域15がp+型ドープ陽極領域と置き換って
いるという相違点で対比される。
学的配置において、隣接するFCTh構造体とは、n+型ドー
プ・ドレイン領域15がp+型ドープ陽極領域と置き換って
いるという相違点で対比される。
FCTh構造体におけるゲート領域４及び陰極領域２の双
方、並びにチャネル層５及び陽極コンタクト８は、Ｊ−
FET構造体においてそれぞれゲート領域13、ソース領域1
1、チャネル層14及びドレイン・コンタクト16として変
わらずに連続している。
方、並びにチャネル層５及び陽極コンタクト８は、Ｊ−
FET構造体においてそれぞれゲート領域13、ソース領域1
1、チャネル層14及びドレイン・コンタクト16として変
わらずに連続している。
同様のことが付加的ｎ型ドープ・バッファ層６にも言
える。即ち、このバッファ層６はチャネル層５及び14の
下側に拡がって、陽極領域７とドレイン領域15とを相互
に分離すると共に、前記チャネル層５、14からも分離し
ている。
える。即ち、このバッファ層６はチャネル層５及び14の
下側に拡がって、陽極領域７とドレイン領域15とを相互
に分離すると共に、前記チャネル層５、14からも分離し
ている。
陽極コンタクト８及びドレイン・コンタクト16を連続
して金属被覆層として形成したことにより、Ｊ−FETの
ドレインＤはFCThの陽極A1に接続されている。
して金属被覆層として形成したことにより、Ｊ−FETの
ドレインＤはFCThの陽極A1に接続されている。
構成状況はゲート領域において相違している。即ち、
第3A図からわかるように、Ｊ−FETのゲートG2はゲート
抵抗器RGを通してFCThのゲートG1に接続されてきる。こ
のゲート抵抗器RG本来的に同一レベルに位置している。
第3A図からわかるように、Ｊ−FETのゲートG2はゲート
抵抗器RGを通してFCThのゲートG1に接続されてきる。こ
のゲート抵抗器RG本来的に同一レベルに位置している。
FCTh及びＪ−FETのそれぞれのゲート・コンタクト３及
び12が、連続した金属被覆層として構成されず、これら
の間にて適切に選択された距離ｄのギャップを有するよ
うに、便宜よく設けられている。このとき、このギャッ
プ下に形成されたゲート領域４、13の部分が所要のゲー
ト抵抗器RGを構成している。
び12が、連続した金属被覆層として構成されず、これら
の間にて適切に選択された距離ｄのギャップを有するよ
うに、便宜よく設けられている。このとき、このギャッ
プ下に形成されたゲート領域４、13の部分が所要のゲー
ト抵抗器RGを構成している。
適切なゲート抵抗器の構成例として、ここでは以下の
諸元を上げることができる。
諸元を上げることができる。
即ち、RG＝５Ω、ｄ＝1.25mmの場合、 ｐ型領域（４、13）のドーピング濃度： １×1017cm-3 ゲート領域（４、13）の厚さ:10μｍ FCTh及びＪ−FET間のエッジ長:100mm 過電圧センサとして外付けバリスタＶの代わりにアバ
ランシェ・ダイオードADを設ける場合、第４図に示すよ
うに（右側領域）、このダイオードもまたアバランシェ
領域の構成形態で以って基板に付加的に組込むことがで
きる。
ランシェ・ダイオードADを設ける場合、第４図に示すよ
うに（右側領域）、このダイオードもまたアバランシェ
領域の構成形態で以って基板に付加的に組込むことがで
きる。
このダイオード構造体は、陽極A2及び陰極K2並びにそ
れぞれ対応する陽極コンタクト17及び22の間において、
積層構造の４領域18、19、20及び21を備えている。
れぞれ対応する陽極コンタクト17及び22の間において、
積層構造の４領域18、19、20及び21を備えている。
第１の領域18はp+型ドープ領域であり、隣接するＪ−
FETのゲート領域13と連続している。
FETのゲート領域13と連続している。
第２の領域19はn-型ドープ領域であり、チャネル層14
と連続しているが、適切な絶縁破壊電圧を得るために厚
さが減少している。
と連続しているが、適切な絶縁破壊電圧を得るために厚
さが減少している。
第３の領域20はｎ型ドープ領域であり、バッファ層６
と直接連続している。
と直接連続している。
また、第４の領域21はn+型ドープ領域であり、ドレイ
ン領域15と直接に連続している。
ン領域15と直接に連続している。
陽極コンタクト17及び陰極コンタクト22もまた、それ
ぞれゲート・コンタクト12及びドレイン・コンタクト16
と連続している。
ぞれゲート・コンタクト12及びドレイン・コンタクト16
と連続している。
このようにして、第3A図によるFCTh、Ｊ−FET及びAD
の所要接続は最も簡単な方法でて達成される。
の所要接続は最も簡単な方法でて達成される。
概して言えば、本発明によるターンオフ機構及び過電
圧保護手段を備えたサイリスタは、低コストで達成する
ことができ、コンパクトに構成し得て、しかも集積化を
容易にし得る過電圧保護構成部品を利用できるようにな
すものである。
圧保護手段を備えたサイリスタは、低コストで達成する
ことができ、コンパクトに構成し得て、しかも集積化を
容易にし得る過電圧保護構成部品を利用できるようにな
すものである。
前述の技術を考慮すれば、本発明に関して多数の変更
や修正が可能であることは明らかである。従って、添付
した特許請求の範囲の諸項の範囲にもとることなく、こ
こに特別に開示した以外にも本発明を実施できることを
了承すべきである。
や修正が可能であることは明らかである。従って、添付
した特許請求の範囲の諸項の範囲にもとることなく、こ
こに特別に開示した以外にも本発明を実施できることを
了承すべきである。
以上、説明したように、本発明によれば、過電圧保護
用の付加的費用を要することなく低コストで、コンパク
ト、かつ集積化が極めて容易なターンオフ機構及び過電
圧保護手段を備えたサイリスタを実現することができ
る。
用の付加的費用を要することなく低コストで、コンパク
ト、かつ集積化が極めて容易なターンオフ機構及び過電
圧保護手段を備えたサイリスタを実現することができ
る。
第1A図ないし第1C図は従来技術による通常型サイリスタ
における受動限圧及び能動限圧のための種々の構成例を
示す回路図、第２図は本発明の好ましい実施例により、
ターンオフ機構及び過電圧保護手段を備えたサイリスタ
にて可制御式抵抗体をＪ−FETで構成した場合の基本回
路を示す回路図、第3A図は本発明の好ましい実施例によ
る、サイリスタ・カスケード及び過電圧保護回路を備え
た完全サイリスタ段の構成例を示す回路図、第3B図は第
3A図にて過電圧センサと可制御式抵抗体との間に付加的
増幅段を設けた構成例を示す回路図、また第４図はFCT
h、Ｊ−FET及びアバランシェ・ダイオードを共通基板に
集積化した構成例を示す断面図である。 A1;陽極、AT;ターンオフ機構部分を備えがサイリスタ、
G1;ゲート、JF;可制御式抵抗体（Ｊ−FET）、K1;陰極、
OS;過電圧センサ（バリスタ又はアバランシェ・ダイオ
ード）
における受動限圧及び能動限圧のための種々の構成例を
示す回路図、第２図は本発明の好ましい実施例により、
ターンオフ機構及び過電圧保護手段を備えたサイリスタ
にて可制御式抵抗体をＪ−FETで構成した場合の基本回
路を示す回路図、第3A図は本発明の好ましい実施例によ
る、サイリスタ・カスケード及び過電圧保護回路を備え
た完全サイリスタ段の構成例を示す回路図、第3B図は第
3A図にて過電圧センサと可制御式抵抗体との間に付加的
増幅段を設けた構成例を示す回路図、また第４図はFCT
h、Ｊ−FET及びアバランシェ・ダイオードを共通基板に
集積化した構成例を示す断面図である。 A1;陽極、AT;ターンオフ機構部分を備えがサイリスタ、
G1;ゲート、JF;可制御式抵抗体（Ｊ−FET）、K1;陰極、
OS;過電圧センサ（バリスタ又はアバランシェ・ダイオ
ード）
Claims (4)
- 【請求項１】特に、複数のサイリスタの直列回路で使用
するためのターンオフ機構及び過電圧保護手段を備えた
サイリスタであって、該ターンオフ機構を備えたサイリ
スタ（AT）が陽極（A1）、陰極（K1）及びゲート（G1）
を有するサイリスタにおいて、 （ａ） 前記過電圧保護手段はＪ−FET（JF）及び過電
圧センサ（OS）を備え、 （aa） 前記Ｊ−FET（JF）は、そのドレイン（Ｄ）が
前記ターンオフ機構を備えたサイリスタ（AT）の前記陽
極（A1）に接続され、そのソース（Ｓ）が前記陰極（K
1）に接続され、 （bb） 前記過電圧センサ（0S）は、前記Ｊ−FET（J
F）のドレイン（Ｄ）とゲート（G2）との間に配置さ
れ、 （ｂ） 前記ターンオフ機構を備えたサイリスタ（AT）
は電界制御式サイリスタFCThであり、 （ｃ） 前記FCTh及び前記Ｊ−FET（JF）は共通基板上
で隣接して集積され、 （aa） 前記FCThは、前記陽極（A1）と前記陰極（K1）
との間において、p+型ドープ・陽極領域（７）、n-型ド
ープ・チャネル層（（５）、ｐ型ドープ・ゲート領域
（４）及びn+型ドープ陰極領域（２）から成る積層構造
体を備え、前記陰極領域（２）はトレンチによって分離
された制御フィンガ（９）の上部に配置され、前記チャ
ネル層（５）は前記制御フィンガ（９）を通して前記陰
極領域（２）まで伸長し、前記ゲート領域（４）は前記
トレンチの底部及び壁部に埋め込まれ、 （bb） 前記Ｊ−FET（JF）は、前記ドレイン（Ｄ）と
前記ソース（Ｓ）との間において、n+型ドープ・ドレイ
ン領域（15）、n-型ドープ・チャネル層（14）、ｐ型ド
ープ・ゲート領域（13）及びn+型ドープ・ソース領域
（11）から成る積層構造体を備え、前記ソース領域（1
1）はトレンチによって分離された制御フィンガ（９）
の上部に配置され、前記チャネル層（14）は前記制御フ
ィンガ（９）を通して前記ソース領域（11）まで伸長
し、前記ゲート領域（13）は前記トレンチの底部及び壁
部に埋め込まれ、 （cc） 前記FCThの場合において、陰極コンタクトが前
記陰極領域（２）上に、ゲート・コンタクト（３）が前
記トレンチ底部上に及び陽極コンタクト（８）が前記陽
極領域（７）上に設けられ、 （dd） 前記Ｊ−FET（JF）において、ソース・コンタ
クト（10）が前記ソース領域（11）上に、ゲート・コン
タクト（12）が前記トレンチ底部上に及びドレイン・コ
ンタクト（16）が前記ドレイン領域（15）上に設けられ
ている、 ことを特徴とするサイリスタ。 - 【請求項２】（ａ） 前記FCTh又はＪ−FET（JF）の前
記ゲート領域（4,13）及び前記チャネル層（5,14）は、
前記基板を通して拡がる共通のゲート領域又はチャネル
層の輪郭領域であり、 （ｂ） 前記FCThの前記陽極コンタクト（８）及び前記
Ｊ−FET（JF）の前記ドレイン・コンタクト（16）は、
前記基板に亘って拡がる共通の金属被覆層の輪郭領域で
ある、 ことを特徴とする請求項１に記載のターンオフ機構を備
えたサイリスタ。 - 【請求項３】前記基板を通して拡がると共に、前記陽極
領域（７）及びドレイン領域（15）を相互にかつそれぞ
れの前記チャネル領域（それぞれ５又は14）から分離す
るｎ型ドープ・バッファ層（６）が、前記共通チャネル
層の真下に設けられていることを特徴とする請求項２に
記載のターンオフ機構を備えたサイリスタ。 - 【請求項４】（ａ） 前記過電圧センサ（OS）はアバラ
ンシェ・ダイオード（AD）であり、 （ｂ） 前記アバランシェ・ダイオード（AD）はまた前
記共通基板上において前記Ｊ−FET（JF）と横方向に隣
接して集積化され、 （aa） 前記アバランシェ・ダイオード（AD）は、陽極
（A2）及び陰極（K2）を有すると共に前記陽極側に陽極
コンタクト（17）を、前記陰極側に陰極コンタクト（1
2）を有し、 （bb） ４領域の積層体（18,19,20,21）が前記陽極コ
ンタクト（17）と前記陰極コンタクト（22）との間に設
けられ、 （cc） 前記第１の領域（18）は前記共通ゲート領域と
連続しているp+型ドープ領域であり、前記第２の領域
（19）は厚さが減少した状態で前記共通チャネル層と連
続しているn-型ドープ領域であり、前記第３の領域（2
0）は前記共通バッファ層（６）と連続しているｎ型ド
ープ領域であり、前記第４の領域（21）は前記ドレイン
領域（15）と連続しているn+型ドープ領域であり、 （dd） 前記陽極コンタクト（17）は前記Ｊ−FET（J
F）の前記ゲート・コンタクト（12）と連続しており、
前記陰極コンタクトは前記Ｊ−FET（JF）の前記ドレイ
ン・コンタクト（16）と連続している、 ことを特徴とする請求項３に記載のターンオフ機構を備
えたサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH501487 | 1987-12-23 | ||
| CH5014/87-2 | 1987-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280355A JPH01280355A (ja) | 1989-11-10 |
| JP2622524B2 true JP2622524B2 (ja) | 1997-06-18 |
Family
ID=4286455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325721A Expired - Lifetime JP2622524B2 (ja) | 1987-12-23 | 1988-12-23 | ターンオフ機構及び過電圧保護手段を備えたサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4885657A (ja) |
| EP (1) | EP0321801B1 (ja) |
| JP (1) | JP2622524B2 (ja) |
| DE (1) | DE3869752D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821840B2 (ja) * | 1989-12-07 | 1996-03-04 | 富士電機株式会社 | パワー半導体装置のスナバ回路 |
| DE19523096A1 (de) * | 1995-06-26 | 1997-01-02 | Abb Management Ag | Stromrichterschaltungsanordnung |
| JP3440680B2 (ja) * | 1996-03-13 | 2003-08-25 | オムロン株式会社 | ソリッドステートリレー |
| US6169672B1 (en) * | 1996-07-03 | 2001-01-02 | Hitachi, Ltd. | Power converter with clamping circuit |
| JP2000012780A (ja) * | 1998-06-26 | 2000-01-14 | Toshiba Corp | 半導体スナバ装置及び半導体装置 |
| DE19854821B4 (de) * | 1998-11-27 | 2004-07-29 | Robert Bosch Gmbh | Schutzschaltung für eine getaktete Halbleiter-Endstufe |
| JP4675302B2 (ja) | 2006-09-25 | 2011-04-20 | 三菱電機株式会社 | 半導体装置 |
| DE102006046040A1 (de) * | 2006-09-28 | 2008-04-03 | Siemens Ag | Thyristorventil einer HGÜ-Anlage |
| GB0810123D0 (en) * | 2008-06-03 | 2008-07-09 | Smarter Energy Holdings Ltd | Electricity control device |
| CN101505057B (zh) * | 2009-03-20 | 2011-05-25 | 中国电力科学研究院 | 串联功率器件均压保护方法、功率器件和避雷器阀开关 |
| EP3200331B1 (en) | 2016-01-27 | 2019-11-20 | GE Energy Power Conversion Technology Ltd | Method to protect a power converter arrangement and power converter arrangement with a protective device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2446026A1 (fr) * | 1979-01-05 | 1980-08-01 | Paris & Du Rhone | Dispositif de protection contre les surtensions |
| US4319318A (en) * | 1980-09-15 | 1982-03-09 | California Institute Of Technology | Voltage reapplication rate control for commutation of thyristors |
| DE3112941A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit innerer stromverstaerkung und verfahren zu seinem betrieb |
| DE3425414A1 (de) * | 1984-07-10 | 1986-01-16 | Siemens AG, 1000 Berlin und 8000 München | Leistungsschalter mit einem abschaltthyristor |
| DE3586735D1 (de) * | 1984-10-19 | 1992-11-12 | Bbc Brown Boveri & Cie | Abschaltbares leistungshalbleiterbauelement. |
| JPS61221528A (ja) * | 1985-03-25 | 1986-10-01 | 三菱電機株式会社 | ゲ−トタ−ンオフサイリスタのスナバ回路 |
| IE861474L (en) * | 1985-06-20 | 1986-12-20 | Tsnii Kozhevenno Obuvnoi Ptomy | Temperature stable self-protected thyristor and method of¹producing |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| DE3537419A1 (de) * | 1985-10-21 | 1987-04-23 | Siemens Ag | Schaltungsanordnung zum schutz eines lichtsteuerbaren thyristors |
| EP0224757B1 (de) * | 1985-11-29 | 1992-07-15 | BBC Brown Boveri AG | Rückwärtsleitender Thyristor |
| EP0246478A1 (de) * | 1986-05-22 | 1987-11-25 | BBC Brown Boveri AG | Halbleiter-Leistungsschalter |
-
1988
- 1988-12-09 EP EP88120593A patent/EP0321801B1/de not_active Expired - Lifetime
- 1988-12-09 DE DE8888120593T patent/DE3869752D1/de not_active Expired - Fee Related
- 1988-12-22 US US07/288,272 patent/US4885657A/en not_active Expired - Fee Related
- 1988-12-23 JP JP63325721A patent/JP2622524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0321801B1 (de) | 1992-04-01 |
| JPH01280355A (ja) | 1989-11-10 |
| DE3869752D1 (de) | 1992-05-07 |
| US4885657A (en) | 1989-12-05 |
| EP0321801A1 (de) | 1989-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742380A (en) | Switch utilizing solid-state relay | |
| US7595680B2 (en) | Bidirectional switch and method for driving the same | |
| US6933541B1 (en) | Emitter turn-off thyristors (ETO) | |
| US4779126A (en) | Optically triggered lateral thyristor with auxiliary region | |
| JPS5947469B2 (ja) | 半導体デバイス | |
| JP2622524B2 (ja) | ターンオフ機構及び過電圧保護手段を備えたサイリスタ | |
| US5698867A (en) | Turn-off, MOS-controlled, power semiconductor component | |
| JP2555887B2 (ja) | トランスファー型ソリッドステートリレー | |
| US5923055A (en) | Controllable semiconductor component | |
| US6806482B2 (en) | Photovoltaic solid state relay | |
| JPH04268766A (ja) | ターンオフを制御する電力半導体装置 | |
| US4942444A (en) | Thyristor | |
| US20160211660A1 (en) | Semiconductor Device with Surge Current Protection | |
| JPS60230716A (ja) | 電子スイツチ | |
| KR960006107B1 (ko) | 저출력-용량 2중 확산형 전계효과 트랜지스터 | |
| US6403988B2 (en) | Semiconductor device with reverse conducting faculty | |
| EP0099926B1 (en) | Field-effect controlled bi-directional lateral thyristor | |
| US4943840A (en) | Reverse-conducting thyristor | |
| US9553178B2 (en) | Semiconductor component with an emitter control electrode | |
| EP0787356A1 (en) | Mos-controlled high-power thyristor | |
| WO1999017374A1 (en) | Emitter turn-off thyristors (eto) | |
| JPS623987B2 (ja) | ||
| JP2545979B2 (ja) | 半導体集積回路装置 | |
| JPS5897866A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP3297301B2 (ja) | 光駆動ゼロクロス型トライアック |