JPS623987B2 - - Google Patents
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- JPS623987B2 JPS623987B2 JP56077341A JP7734181A JPS623987B2 JP S623987 B2 JPS623987 B2 JP S623987B2 JP 56077341 A JP56077341 A JP 56077341A JP 7734181 A JP7734181 A JP 7734181A JP S623987 B2 JPS623987 B2 JP S623987B2
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- JP
- Japan
- Prior art keywords
- region
- fet
- thyristor
- light
- partial
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、それぞれ１個のカソード側エミツタ
領域、１個のカソード側ベース領域、１個のアノ
ード側エミツタ領域および１個のアノード側ベー
ス領域をもち逆並列に接続された２個の部分サイ
リスタと１個の光電変換器とが１個の共通の半導
体ウエーハに集積されている光点弧形双方向サイ
リスタに関する。 このような光点弧形双方向サイリスタは公知で
あり、光点弧形トライアツクと呼ばれている。光
電変換器はたいてい半導体ウエーハの２つの領域
により形成され、そのうち一方が光の入射時に跳
躍方向にバイアスされたpn接合の方向に流れる
電荷担体を放出する。それにより、トライアツク
に印加された電圧の方向に応じて一方もしくは他
方の部分サイリスタが導通状態に制御される。 光点弧形トライアツクにおける主な問題は、そ
れを迅速かつ確実に点弧することである。そのた
め一般に強い光の入射すなわち大きな制御電力を
必要とする。 本発明の目的は、冒頭に記載した種類の光点弧
形トライアツクを、弱い入射光によつて迅速にす
なわちわずかなターンオン遅れでターンオンさせ
得るように改良することである。 この目的は、本発明によれば、各部分サイリス
タのカソード側エミツタ領域またはベース領域が
アノード側ベース領域とそれぞれ１個の電界効果
トランジスタ（FET）のドレイン・ソース間を
介してFETのソースがカソード側エミツタ領域
またはベース領域側になるように接続され、また
各FETに対して１個の光電変換器が設けられ、
その出力端がFETのゲートと接続されているこ
とを特徴とする光点弧形双方向サイリスタにより
達成される。 本発明の実施態様は特許請求の範囲第２項以下
にあげられている。 以下、図面に示されている実施例により本発明
を一層詳細に説明する。 第１図にはトライアツクの半導体ウエーハ１の
断面が簡略に示されている。このトライアツクは
半導体ウエーハに集積されて逆並列に接続されて
いる２つの部分サイリスタを有する。左側の第１
の部分サイリスタはカソード側エミツタ領域２、
カソード側ベース領域３、アノード側ベース領域
４およびアノード側エミツタ領域５を有する。右
側の逆並列接続された部分サイリスタの対応する
領域は６，７，４，８である。部分サイリスタの
カソード側エミツタ領域２，６は両部分サイリス
タに共通のアノード側のベース領域４とFET９
または１３のドレイン−ソース間を介して接続さ
れている。代替的に、カソード側のベース領域
３，７がFETのドレイン−ソース間を介して領
域４と接続されていてもよい。FETには端子記
号として、ゲートにはＧ、ソースにはＳ、ドレイ
ンにはＤが付されている。FETのドレインＤと
ゲートＧとの間に各１つの光電変換器１０または
１４の出力回路が接続されている。いまの場合、
光電変換器はフオトトランジスタである。十分な
光量が与えられる場合には、フオトダイオードま
たは光導電素子を使用することもできる。ゲート
ＧとソースＳとの間には、抵抗１１およびコンデ
ンサ１２または抵抗１５およびコンデンサ１６か
ら成るそれぞれ１つの並列回路が接続されてい
る。トライアツクの領域５および６ならびに領域
２および８は電気的に互いに接続されている。 図面に記入されている極性の電圧＋ＵAが与え
られると、領域４に、ハツチングを施して図示さ
れているように空間電荷領域が生ずる。この極性
では左側の部分はサイリスタは跳躍方向にバイア
スされており、領域３と４との間のpn接合は阻
止されている。いま光がフオトトランジスタ１
０，１４に入射すると、光は右側の部分サイリス
タに対しては作用しない。なぜならば領域７と４
との間のpn接合が既に導通方向にバイアスされ
ているからである。従つて、左側の部分サイリス
タのみについて考察すればよい。光が入射する
と、フオトトランジスタ１０が導通する。その負
荷電流は領域４から抵抗１１を経て領域３に流れ
る。抵抗１１における電圧降下によりFET９の
ゲートＧがソースＳに対して正にバイアスされ
る。カツトオフ電圧が超過されると、FETが導
通し、負電荷担体がカソード側エミツタ領域２か
らFETのドレイン−ソース間を経て領域３と４
との間の阻止されているpn接合を迂回して直接
にベース領域４に流れる。それに伴い、正電荷担
体がアノード側エミツタ領域５から放出され、領
域４を通つて領域３の方向に拡散する。さらに、
導通したFETの作用により負電荷担体が領域２
から放出され、FETを経て領域４に流れ、領域
３と４との間のpn接合を導通方向にバイアスさ
せるに至る。それによりトライアツクの左側の部
分サイリスタが点弧し、負荷電流が流れ始める。 トライアツクに電圧−ＵAが与えられると、上
記と同様の過程が右側のサイリスタで生ずる。こ
れについては第２図に示されている。この過程は
第１図で説明した過程と同様であるから、ここで
は説明を省略する。 ラテラル構造の光点弧形トライアツクの実施例
が第３図、第４図および第５図に示されている。
これらの３つの図面を参照しながら、その構成お
よび作用の仕方を説明する。 両部分サイリスタ、フオトトランジスタおよび
FETは、弱いｎ伝導形に形成されたサブストレ
ート２０上に配置されている。このサブストレー
ト２０内に２つの強いｐ伝導形の範囲１８および
２１が埋込まれている。範囲１８の空所の内側に
は同様に強いｐ伝導形にドープされた領域２４が
サブストレート２０内に埋込まれている。領域２
４には反対の伝導形式の領域２３が接合されてい
る。領域２３は一方のフオトトランジスタのエミ
ツタ領域を、領域２４はそのベース領域を、また
サブストレート２０はそのコレクタ領域を形成す
る。エミツタ領域２３の表面に、光の入射を妨げ
ないように十分に小形かつ（または）薄形の電極
２５が設けられている。領域２３，２４は強いｐ
伝導形にドープされた領域２６（範囲１８の一部
分）により包囲されている。領域２６は、光の入
射により生じた担体がトライアツクの他の構造に
流れ出るのを防ぐ役割をする。従つて、光電流は
端子２８に接続されている電極２５にしか流れ得
ない。フオトトランジスタの周縁はたとえばポリ
シリコンから成る保護層２２でおおわれている。 トライアツクの第１の部分サイリスタは、サブ
ストレート２０内に拡散によりドーブされた強い
ｐ伝導形のカソード側ベース領域３０を有する。
領域３０内には、たとえばイオン注入によりドー
プされた強いｎ伝導形の領域３１および３２が埋
込まれている。領域３１は第１の部分サイリスタ
のカソード側エミツタ領域を形成し、領域３２は
FETのソース領域を形成する。FETのゲート領
域３３は第１の部分サイリスタのカソード側ベー
ス領域３０につなげてイオン注入により作られて
いる。ゲート領域３３は領域３０よりも薄く形成
され、また特に斜めに立上がつてサブストレート
２０の表面まで延びている。 第１の部分サイリスタのアノード側エミツタ領
域３４は範囲２１内に位置している。領域３４は
サブストレート２０内に拡散によりドープされた
強いｐ伝導形の領域であり、領域３０と同一の深
さを有する。領域３４には、接続線４６と接続さ
れる電極３５が設けられている。領域３４内に
は、たとえばイオン注入によりドープされた強い
ｎ伝導形の領域３６が埋込まれている。領域３６
は第２の部分サイリスタに対応するFETのソー
ス領域を形成する。このFETのゲート領域３４
の一部分３７により形成されている。 第２の部分サイリスタはフオトトランジスタ１
９と同様に構成されたフオトトランジスタ５２を
含んでいる。第２の部分サイリスタは断面図には
示されておらず、その構成は第５図の断面図に相
当し、それと鏡像関係にある。第２の部分サイリ
スタのカソード側エミツタ領域４９と、それに対
応するFETのソース領域５０およびゲート領域
５１とは、第２の部分サイリスタのカソード側ベ
ース領域５４内に埋込まれている。そのアノード
側エミツタ領域は参照数字５５を付されている。
この領域５５は電極４７を設けられている。また
領域５５内には強いｎ伝導形にドープされた領域
４８が埋込まれており、これは第１の部分サイリ
スタに対応するFETのソース領域である。 第１図および第２図の原理回路図と同様に、一
方の部分サイリスタのカソード側エミツタ領域は
他方の部分サイリスタのアノード側エミツタ領域
と電気的に接続されている。この接続は導線４５
および４６によりシンボル化して図示されている
これらの導線はデイスクリートな導線として図示
されているが、実際にはたとえば蒸着アルミニウ
ム層として半導体ウエーハに集積されるのが有利
である。フオトトランジスタ１９および５２のエ
ミツタとFETのゲートとの接続は導線２８，４
４を介して行なわれる。これらの導線はゲート領
域３３，３７，５１，５３の上側に取付けられた
ポリシリコン層２７，３８と電気的に接続されて
いる。サブストレート２０は、接触または光の入
射が行なわれてはならない場所をたとえば二酸化
シリコンSiO2から成る保護層５６でおおわれて
いる。第３図では、図面を見やすくするため、こ
の保護層の図示は省略されている。抵抗１１，１
５（第１図）は実際にはポリシリコン層２７およ
び３８の部分により形成されている。これらの抵
抗はとえばアルミニウム接触部４０，４１，４
２，４３を介してp+伝導形の範囲１８，２１と
電気的に接続されている。第５図には、このこと
が２８と４５との間または４４と４６との間の抵
抗によりシンボル化して図示されている。 フオトトランジスタ１９のエミツタ２３に光が
入射すると、電流が生ずる。それによりポリシリ
コン電極２７が正にバイアスされるので、ゲート
領域３３内にｎ伝導形チヤネルが生じ得る。それ
によつて、領域３２，３３およびサブストレート
２０から成るFETが導通し、電子流が領域３４
の方向に流れる。それによつて、サブストレート
２０と領域３４との間に位置し跳躍方向にバイア
スされているpn接合が、第１図および第２図に
より先に説明したように、導通方向にバイアスさ
れ、部分サイリスタは点弧し得るようになる。領
域３２，３３およびサブストレート２０から成る
FETの作用は、それに並列接続されており領域
４８，５３およびサブストレート２０から成る
FETにより援助される。その電子流は同様にア
ノード側エミツタ領域３４の方向に流れる。 １つの同じ部分サイリスタに属する領域とこの
部分サイリスタに対応するFETとが第３図に示
されているように互いに向かい合つていることは
目的にかなつている。ただしフオトトランジスタ
は対称性の理由から互いに反対の側に位置してい
る。 第３，４および５図に示した構造は１つのサブ
ストレート上に集積回路の形態で並列接続され得
る。それによつて、何アンペアもの電流が申し分
なく開閉され得る。以上に記載したトライアツク
はフオトトランジスタにより非常に迅速にターン
オンし得る。なぜならば、通常のトライアツクお
よびサイリスタにおいて進行する点弧過程が
FETを介してのアノード側ベース領域とカソー
ド側エミツタ領域との接続により顕著に加速され
るからである。FET自体の制御には電力を要さ
ない。抵抗１１，１５（第１図）には損失電力を
伴うが、これは適当な設計により非常に小さく保
たれ得る。これらの抵抗を完全にコンデンサ１
２，１６により置換することもできる。実施例で
は、これらのコンデンサは領域２９，３９とポリ
シリコン層２７，２８との間に形成される。領域
２９，３９は範囲１８または２１の構成部分であ
る。コンデンサの容量は上記領域の上側に位置す
る酸化層５６の厚みｄpxにより支配され得る。第
５図には、この部分の厚みがサブストレート２０
上の他の部分の厚みよりも小さいことが示されて
いる。 １つの実施例における主要部分の諸元は次のと
おりである。 ａ＝100〜200μｍ、ｂ≒500μｍ、ｃ＝200μ
ｍ、サブストレート２０の固有抵抗：20〜30Ω・
cm、拡散p+領域の周縁のドーピング濃度：1016〜
1017cm-3、その厚み：0.5〜５μｍ、イオン注入n+
領域の厚み：0.1〜１μｍ、その注入量：1015〜
1016cm-2、そのエネルギー：100〜150keV、イオ
ン注入p+領域の厚み：0.3〜１μｍ、その注入
量：２〜５・1012cm-2、そのエネルギー：150〜
200keV、酸化層の厚みｄpx＝60nｍ。 それによつて、フオトトランジスタの２mm上に
取付けた赤外線LEDに１ｍＡの電流を流すこと
により発せられた光の強さで150Vの電圧におい
て0.5Aの電流および200μｓのターンオン時間が
得られた。
領域、１個のカソード側ベース領域、１個のアノ
ード側エミツタ領域および１個のアノード側ベー
ス領域をもち逆並列に接続された２個の部分サイ
リスタと１個の光電変換器とが１個の共通の半導
体ウエーハに集積されている光点弧形双方向サイ
リスタに関する。 このような光点弧形双方向サイリスタは公知で
あり、光点弧形トライアツクと呼ばれている。光
電変換器はたいてい半導体ウエーハの２つの領域
により形成され、そのうち一方が光の入射時に跳
躍方向にバイアスされたpn接合の方向に流れる
電荷担体を放出する。それにより、トライアツク
に印加された電圧の方向に応じて一方もしくは他
方の部分サイリスタが導通状態に制御される。 光点弧形トライアツクにおける主な問題は、そ
れを迅速かつ確実に点弧することである。そのた
め一般に強い光の入射すなわち大きな制御電力を
必要とする。 本発明の目的は、冒頭に記載した種類の光点弧
形トライアツクを、弱い入射光によつて迅速にす
なわちわずかなターンオン遅れでターンオンさせ
得るように改良することである。 この目的は、本発明によれば、各部分サイリス
タのカソード側エミツタ領域またはベース領域が
アノード側ベース領域とそれぞれ１個の電界効果
トランジスタ（FET）のドレイン・ソース間を
介してFETのソースがカソード側エミツタ領域
またはベース領域側になるように接続され、また
各FETに対して１個の光電変換器が設けられ、
その出力端がFETのゲートと接続されているこ
とを特徴とする光点弧形双方向サイリスタにより
達成される。 本発明の実施態様は特許請求の範囲第２項以下
にあげられている。 以下、図面に示されている実施例により本発明
を一層詳細に説明する。 第１図にはトライアツクの半導体ウエーハ１の
断面が簡略に示されている。このトライアツクは
半導体ウエーハに集積されて逆並列に接続されて
いる２つの部分サイリスタを有する。左側の第１
の部分サイリスタはカソード側エミツタ領域２、
カソード側ベース領域３、アノード側ベース領域
４およびアノード側エミツタ領域５を有する。右
側の逆並列接続された部分サイリスタの対応する
領域は６，７，４，８である。部分サイリスタの
カソード側エミツタ領域２，６は両部分サイリス
タに共通のアノード側のベース領域４とFET９
または１３のドレイン−ソース間を介して接続さ
れている。代替的に、カソード側のベース領域
３，７がFETのドレイン−ソース間を介して領
域４と接続されていてもよい。FETには端子記
号として、ゲートにはＧ、ソースにはＳ、ドレイ
ンにはＤが付されている。FETのドレインＤと
ゲートＧとの間に各１つの光電変換器１０または
１４の出力回路が接続されている。いまの場合、
光電変換器はフオトトランジスタである。十分な
光量が与えられる場合には、フオトダイオードま
たは光導電素子を使用することもできる。ゲート
ＧとソースＳとの間には、抵抗１１およびコンデ
ンサ１２または抵抗１５およびコンデンサ１６か
ら成るそれぞれ１つの並列回路が接続されてい
る。トライアツクの領域５および６ならびに領域
２および８は電気的に互いに接続されている。 図面に記入されている極性の電圧＋ＵAが与え
られると、領域４に、ハツチングを施して図示さ
れているように空間電荷領域が生ずる。この極性
では左側の部分はサイリスタは跳躍方向にバイア
スされており、領域３と４との間のpn接合は阻
止されている。いま光がフオトトランジスタ１
０，１４に入射すると、光は右側の部分サイリス
タに対しては作用しない。なぜならば領域７と４
との間のpn接合が既に導通方向にバイアスされ
ているからである。従つて、左側の部分サイリス
タのみについて考察すればよい。光が入射する
と、フオトトランジスタ１０が導通する。その負
荷電流は領域４から抵抗１１を経て領域３に流れ
る。抵抗１１における電圧降下によりFET９の
ゲートＧがソースＳに対して正にバイアスされ
る。カツトオフ電圧が超過されると、FETが導
通し、負電荷担体がカソード側エミツタ領域２か
らFETのドレイン−ソース間を経て領域３と４
との間の阻止されているpn接合を迂回して直接
にベース領域４に流れる。それに伴い、正電荷担
体がアノード側エミツタ領域５から放出され、領
域４を通つて領域３の方向に拡散する。さらに、
導通したFETの作用により負電荷担体が領域２
から放出され、FETを経て領域４に流れ、領域
３と４との間のpn接合を導通方向にバイアスさ
せるに至る。それによりトライアツクの左側の部
分サイリスタが点弧し、負荷電流が流れ始める。 トライアツクに電圧−ＵAが与えられると、上
記と同様の過程が右側のサイリスタで生ずる。こ
れについては第２図に示されている。この過程は
第１図で説明した過程と同様であるから、ここで
は説明を省略する。 ラテラル構造の光点弧形トライアツクの実施例
が第３図、第４図および第５図に示されている。
これらの３つの図面を参照しながら、その構成お
よび作用の仕方を説明する。 両部分サイリスタ、フオトトランジスタおよび
FETは、弱いｎ伝導形に形成されたサブストレ
ート２０上に配置されている。このサブストレー
ト２０内に２つの強いｐ伝導形の範囲１８および
２１が埋込まれている。範囲１８の空所の内側に
は同様に強いｐ伝導形にドープされた領域２４が
サブストレート２０内に埋込まれている。領域２
４には反対の伝導形式の領域２３が接合されてい
る。領域２３は一方のフオトトランジスタのエミ
ツタ領域を、領域２４はそのベース領域を、また
サブストレート２０はそのコレクタ領域を形成す
る。エミツタ領域２３の表面に、光の入射を妨げ
ないように十分に小形かつ（または）薄形の電極
２５が設けられている。領域２３，２４は強いｐ
伝導形にドープされた領域２６（範囲１８の一部
分）により包囲されている。領域２６は、光の入
射により生じた担体がトライアツクの他の構造に
流れ出るのを防ぐ役割をする。従つて、光電流は
端子２８に接続されている電極２５にしか流れ得
ない。フオトトランジスタの周縁はたとえばポリ
シリコンから成る保護層２２でおおわれている。 トライアツクの第１の部分サイリスタは、サブ
ストレート２０内に拡散によりドーブされた強い
ｐ伝導形のカソード側ベース領域３０を有する。
領域３０内には、たとえばイオン注入によりドー
プされた強いｎ伝導形の領域３１および３２が埋
込まれている。領域３１は第１の部分サイリスタ
のカソード側エミツタ領域を形成し、領域３２は
FETのソース領域を形成する。FETのゲート領
域３３は第１の部分サイリスタのカソード側ベー
ス領域３０につなげてイオン注入により作られて
いる。ゲート領域３３は領域３０よりも薄く形成
され、また特に斜めに立上がつてサブストレート
２０の表面まで延びている。 第１の部分サイリスタのアノード側エミツタ領
域３４は範囲２１内に位置している。領域３４は
サブストレート２０内に拡散によりドープされた
強いｐ伝導形の領域であり、領域３０と同一の深
さを有する。領域３４には、接続線４６と接続さ
れる電極３５が設けられている。領域３４内に
は、たとえばイオン注入によりドープされた強い
ｎ伝導形の領域３６が埋込まれている。領域３６
は第２の部分サイリスタに対応するFETのソー
ス領域を形成する。このFETのゲート領域３４
の一部分３７により形成されている。 第２の部分サイリスタはフオトトランジスタ１
９と同様に構成されたフオトトランジスタ５２を
含んでいる。第２の部分サイリスタは断面図には
示されておらず、その構成は第５図の断面図に相
当し、それと鏡像関係にある。第２の部分サイリ
スタのカソード側エミツタ領域４９と、それに対
応するFETのソース領域５０およびゲート領域
５１とは、第２の部分サイリスタのカソード側ベ
ース領域５４内に埋込まれている。そのアノード
側エミツタ領域は参照数字５５を付されている。
この領域５５は電極４７を設けられている。また
領域５５内には強いｎ伝導形にドープされた領域
４８が埋込まれており、これは第１の部分サイリ
スタに対応するFETのソース領域である。 第１図および第２図の原理回路図と同様に、一
方の部分サイリスタのカソード側エミツタ領域は
他方の部分サイリスタのアノード側エミツタ領域
と電気的に接続されている。この接続は導線４５
および４６によりシンボル化して図示されている
これらの導線はデイスクリートな導線として図示
されているが、実際にはたとえば蒸着アルミニウ
ム層として半導体ウエーハに集積されるのが有利
である。フオトトランジスタ１９および５２のエ
ミツタとFETのゲートとの接続は導線２８，４
４を介して行なわれる。これらの導線はゲート領
域３３，３７，５１，５３の上側に取付けられた
ポリシリコン層２７，３８と電気的に接続されて
いる。サブストレート２０は、接触または光の入
射が行なわれてはならない場所をたとえば二酸化
シリコンSiO2から成る保護層５６でおおわれて
いる。第３図では、図面を見やすくするため、こ
の保護層の図示は省略されている。抵抗１１，１
５（第１図）は実際にはポリシリコン層２７およ
び３８の部分により形成されている。これらの抵
抗はとえばアルミニウム接触部４０，４１，４
２，４３を介してp+伝導形の範囲１８，２１と
電気的に接続されている。第５図には、このこと
が２８と４５との間または４４と４６との間の抵
抗によりシンボル化して図示されている。 フオトトランジスタ１９のエミツタ２３に光が
入射すると、電流が生ずる。それによりポリシリ
コン電極２７が正にバイアスされるので、ゲート
領域３３内にｎ伝導形チヤネルが生じ得る。それ
によつて、領域３２，３３およびサブストレート
２０から成るFETが導通し、電子流が領域３４
の方向に流れる。それによつて、サブストレート
２０と領域３４との間に位置し跳躍方向にバイア
スされているpn接合が、第１図および第２図に
より先に説明したように、導通方向にバイアスさ
れ、部分サイリスタは点弧し得るようになる。領
域３２，３３およびサブストレート２０から成る
FETの作用は、それに並列接続されており領域
４８，５３およびサブストレート２０から成る
FETにより援助される。その電子流は同様にア
ノード側エミツタ領域３４の方向に流れる。 １つの同じ部分サイリスタに属する領域とこの
部分サイリスタに対応するFETとが第３図に示
されているように互いに向かい合つていることは
目的にかなつている。ただしフオトトランジスタ
は対称性の理由から互いに反対の側に位置してい
る。 第３，４および５図に示した構造は１つのサブ
ストレート上に集積回路の形態で並列接続され得
る。それによつて、何アンペアもの電流が申し分
なく開閉され得る。以上に記載したトライアツク
はフオトトランジスタにより非常に迅速にターン
オンし得る。なぜならば、通常のトライアツクお
よびサイリスタにおいて進行する点弧過程が
FETを介してのアノード側ベース領域とカソー
ド側エミツタ領域との接続により顕著に加速され
るからである。FET自体の制御には電力を要さ
ない。抵抗１１，１５（第１図）には損失電力を
伴うが、これは適当な設計により非常に小さく保
たれ得る。これらの抵抗を完全にコンデンサ１
２，１６により置換することもできる。実施例で
は、これらのコンデンサは領域２９，３９とポリ
シリコン層２７，２８との間に形成される。領域
２９，３９は範囲１８または２１の構成部分であ
る。コンデンサの容量は上記領域の上側に位置す
る酸化層５６の厚みｄpxにより支配され得る。第
５図には、この部分の厚みがサブストレート２０
上の他の部分の厚みよりも小さいことが示されて
いる。 １つの実施例における主要部分の諸元は次のと
おりである。 ａ＝100〜200μｍ、ｂ≒500μｍ、ｃ＝200μ
ｍ、サブストレート２０の固有抵抗：20〜30Ω・
cm、拡散p+領域の周縁のドーピング濃度：1016〜
1017cm-3、その厚み：0.5〜５μｍ、イオン注入n+
領域の厚み：0.1〜１μｍ、その注入量：1015〜
1016cm-2、そのエネルギー：100〜150keV、イオ
ン注入p+領域の厚み：0.3〜１μｍ、その注入
量：２〜５・1012cm-2、そのエネルギー：150〜
200keV、酸化層の厚みｄpx＝60nｍ。 それによつて、フオトトランジスタの２mm上に
取付けた赤外線LEDに１ｍＡの電流を流すこと
により発せられた光の強さで150Vの電圧におい
て0.5Aの電流および200μｓのターンオン時間が
得られた。
第１図および第２図は２つの異なる作動状態に
おいて本発明による光点弧形双方向サイリスタの
原理を示す図、第３図は本発明によるラテラル構
造の光点弧形双方向サイリスタの平面図、第４図
は第３図の線−に沿う断面図、第５図は第３
図の−に沿う断面図である。 １……半導体ウエーハ、２……カソード側エミ
ツタ領域、３……カソード側ベース領域、４……
アノード側ベース領域、５……アノード側エミツ
タ領域、６……カソード側エミツタ領域、７……
カソード側ベース領域、８……アノード側エミツ
タ領域、９……FET、１０……光電変換器（フ
オトトランジスタ）、１１……抵抗、１２……コ
ンデンサ、１３……FE、１４……光電変換器
（フオトトランジスタ）、１５……抵抗、１６……
コンデンサ、１７……空間電荷領域、２０……サ
ブストレート、１８，２１……ｐ伝導形範囲、２
２……保護層、２３……ｎ伝導形領域、２４……
ｐ伝導形領域（エミツタ領域）、２５……電極、
２６……ｐ伝導形領域、２７……ポリシリコン
層、２８……端子、３０……ｐ伝導形領域（ベー
ス領域）、３１，３２……ｎ伝導形領域、３３…
…ゲート領域、３４……アノード側エミツタ領
域、３５……電極、３６……ｎ伝導形領域、３７
……ゲート領域、３８……ポリシリコン層、４０
〜４３……アルミニウム接触部、４５，４６……
導線、４７……電極、４９……カソード側エミツ
タ領域、５０……ソース領域、５１，５３……ゲ
ート領域、５４……カソード側ベース領域、５５
……アノード側エミツタ領域、５６……酸化層。
おいて本発明による光点弧形双方向サイリスタの
原理を示す図、第３図は本発明によるラテラル構
造の光点弧形双方向サイリスタの平面図、第４図
は第３図の線−に沿う断面図、第５図は第３
図の−に沿う断面図である。 １……半導体ウエーハ、２……カソード側エミ
ツタ領域、３……カソード側ベース領域、４……
アノード側ベース領域、５……アノード側エミツ
タ領域、６……カソード側エミツタ領域、７……
カソード側ベース領域、８……アノード側エミツ
タ領域、９……FET、１０……光電変換器（フ
オトトランジスタ）、１１……抵抗、１２……コ
ンデンサ、１３……FE、１４……光電変換器
（フオトトランジスタ）、１５……抵抗、１６……
コンデンサ、１７……空間電荷領域、２０……サ
ブストレート、１８，２１……ｐ伝導形範囲、２
２……保護層、２３……ｎ伝導形領域、２４……
ｐ伝導形領域（エミツタ領域）、２５……電極、
２６……ｐ伝導形領域、２７……ポリシリコン
層、２８……端子、３０……ｐ伝導形領域（ベー
ス領域）、３１，３２……ｎ伝導形領域、３３…
…ゲート領域、３４……アノード側エミツタ領
域、３５……電極、３６……ｎ伝導形領域、３７
……ゲート領域、３８……ポリシリコン層、４０
〜４３……アルミニウム接触部、４５，４６……
導線、４７……電極、４９……カソード側エミツ
タ領域、５０……ソース領域、５１，５３……ゲ
ート領域、５４……カソード側ベース領域、５５
……アノード側エミツタ領域、５６……酸化層。
Claims (1)
- 【特許請求の範囲】 １ それぞれ１個のカソード側エミツタ領域１個
のカソード側ベース領域１個のアノード側エミツ
タ領域および１個のアノード側ベース領域をもち
逆並列に接続された２個の部分サイリスタと１個
の光電変換器とが１個の共通の半導体ウエーハに
集積されている光点弧形双方向サイリスタにおい
て、各部分サイリスタのカソード側エミツタ領域
またはベース領域がアノード側ベース領域とそれ
ぞれ１個の電界効果トランジスタ（以下FETと
いう）のドレイン・ソース間を介してFETのソ
ースがカソード側エミツタ領域またはベース領域
側になるように接続され、また各FETに対して
１個の光電変換器が設けられ、その出力端が
FETのゲートと接続されていることを特徴とす
る光点弧形双方向サイリスタ。 ２ 特許請求の範囲第１項記載の光点弧形双方向
サイリスタにおいて、FETがMIS−FETである
ことを特徴とする光点弧形双方向サイリスタ。 ３ 特許請求の範囲第１項記載の光点弧形双方向
サイリスタにおいて、FETがMOS−FETである
ことを特徴とする光点弧形双方向サイリスタ。 ４ 特許請求の範囲第１項記載の光点弧形方向サ
イリスタにおいて、光電変換器がフオトトランジ
スタであり、そのコレクタ・エミツタ回路に抵抗
が直列に接続され、該コレクタ・エミツタ回路は
FETのゲートとドレインとの間に、また前記抵
抗はFETのゲートとソースとの間に接続されて
いることを特徴とする光点弧形双方向サイリス
タ。 ５ 特許請求の範囲第１項記載の光点弧形双方向
サイリスタにおいて、光電変換器がフオトトラン
ジスタであり、そのコレクタ・エミツタ回路にコ
ンデンサが直列に接続され、該コレクタ・エミツ
タ回路はFETのゲートとドレインとの間に、ま
た前記コンデンサはFETのゲートとソースとの
間に接続されていることを特徴とする光点弧形双
方向サイリスタ。 ６ 特許請求の範囲第４項または第５項記載の光
点弧形双方向サイリスタにおいて、前記抵抗に前
記コンデンサが並列接続されていることを特徴と
する光点弧形双方向サイリスタ。 ７ 特許請求の範囲第４項記載の光点弧形双方向
サイリスタにおいて、部分サイリスタのカソード
側エミツタ領域、フオトトランジスタのエミツタ
領域およびFETのソース領域が一方の伝導形式
の領域により形成され、部分サイリスタのアノー
ド側エミツタ領域、そのカソード側ベース領域、
フオトトランジスタのベース領域およびFETの
ゲート領域が他方の伝導形式の領域により形成さ
れ、前記他方の伝導形式の領域は前記一方の伝導
形式のサブストレートの中に埋込まれ、前記一方
の伝導形式の領域は前記他方の伝導形式の領域の
中に埋込まれ、また前記サブストレートが部分サ
イリスタのアノード側ベース領域、FETのドレ
イン領域およびフオトトランジスタのコレクタ領
域を形成していることを特徴とする光点弧形双方
向サイリスタ。 ８ 特許請求の範囲第７項記載の光点弧形双方向
サイリスタにおいて、前記一方の伝導形式の領域
がイオン注入により形成されかつ同一の厚みを有
することを特徴とする光点弧形双方向サイリス
タ。 ９ 特許請求の範囲第７項記載の光点弧形双方向
サイリスタにおいて、前記他方の伝導形式の領域
が拡散により形成されかつ同一の厚みを有するこ
とを特徴とする光点弧形双方向サイリスタ。 １０ 特許請求の範囲第１項ないし第９項のいず
れかに記載の光点弧形双方向サイリスタにおい
て、FETのゲート領域がイオン注入により形成
されかつ部分サイリスタのカソード側ベース領域
の部分であることを特徴とする光点弧形双方向サ
イリスタ。 １１ 特許請求の範囲第２項ないし第１０項のい
ずれかに記載の光点弧形双方向サイリスタにおい
て、一方の部分サイリスタのカソード側ベース領
域、それに付属するFETのゲート領域、他方の
部分サイリスタのアノード側エミツタ領域、前記
一方の部分サイリスタに付属するフオトトランジ
スタのベース領域およびこのフオトトランジスタ
と接続された抵抗がそれぞれ一括接続されてサブ
ストレート内に埋込まれた範囲を形成しているこ
とを特徴とする光点弧形双方向サイリスタ。 １２ 特許請求の範囲第１１項記載の光点弧形双
方向サイリスタにおいて、前記範囲がサブストレ
ートの一方の面に一方の部分サイリスタのカソー
ド側エミツタ領域と他方の部分サイリスタのアノ
ード側エミツタ領域に対する電極とを向かい合わ
せるように互いに並べて配置されており、またフ
オトトランジスタが前記範囲内に前記電極と並べ
て配置されていることを特徴とする光点弧形双方
向サイリスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803019907 DE3019907A1 (de) | 1980-05-23 | 1980-05-23 | Lichtsteuerbarer zweirichtungsthyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720471A JPS5720471A (en) | 1982-02-02 |
| JPS623987B2 true JPS623987B2 (ja) | 1987-01-28 |
Family
ID=6103217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7734181A Granted JPS5720471A (en) | 1980-05-23 | 1981-05-21 | Light spot arcuate type bidirectional thyristor |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0040817A1 (ja) |
| JP (1) | JPS5720471A (ja) |
| DE (1) | DE3019907A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3206477A1 (de) * | 1982-02-23 | 1983-09-01 | Siemens AG, 1000 Berlin und 8000 München | Feldeffektgesteuerter triac |
| DE3226624A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf und hoher kritischer spannungsanstiegsgeschwindigkeit |
| DE3226613A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf |
| DE3240564A1 (de) * | 1982-11-03 | 1984-05-03 | Licentia Patent-Verwaltungs-Gmbh | Steuerbares halbleiterschaltelement |
| IL70462A (en) * | 1982-12-21 | 1987-09-16 | Int Rectifier Corp | A.c.solid state relay circuit and thyristor structure |
| JPH07122729A (ja) * | 1993-10-25 | 1995-05-12 | Nec Corp | フォトサイリスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE338611B (ja) * | 1969-09-01 | 1971-09-13 | Asea Ab | |
| US3996475A (en) * | 1975-07-28 | 1976-12-07 | Rodriguez Edward T | Photoelectric controlling |
| DE2922301C2 (de) * | 1979-05-31 | 1985-04-25 | Siemens AG, 1000 Berlin und 8000 München | Lichtsteuerbarer Thyristor und Verfahren zu seiner Herstellung |
-
1980
- 1980-05-23 DE DE19803019907 patent/DE3019907A1/de not_active Withdrawn
-
1981
- 1981-05-20 EP EP81103895A patent/EP0040817A1/de not_active Withdrawn
- 1981-05-21 JP JP7734181A patent/JPS5720471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720471A (en) | 1982-02-02 |
| EP0040817A1 (de) | 1981-12-02 |
| DE3019907A1 (de) | 1981-12-03 |
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