JP2004200380A - 双方向フォトサイリスタチップ - Google Patents
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Abstract
【課題】転流特性の改善を図り、１チップで光点弧・負荷制御を可能にする。
【解決手段】ＣＨ1側のフォトサイリスタとＣＨ2側のフォトサイリスタとにおいて、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間にショットキーバリアダイオード４４を形成している。したがって、Ｐゲート拡散領域３３からＮ型シリコン基板３１への少数キャリアの注入が抑制されて残存キャリア量が減少し、Ｎ型シリコン基板３１中に残存している転流時の過剰なキャリアが、逆チャンネル側への移動する機会を減少して転流特性の改善を図ることができる。したがって、ＬＥＤと組あわせることによって、点弧用兼負荷制御用の光点弧カプラを提供することが可能になる。
【選択図】 図１
【解決手段】ＣＨ1側のフォトサイリスタとＣＨ2側のフォトサイリスタとにおいて、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間にショットキーバリアダイオード４４を形成している。したがって、Ｐゲート拡散領域３３からＮ型シリコン基板３１への少数キャリアの注入が抑制されて残存キャリア量が減少し、Ｎ型シリコン基板３１中に残存している転流時の過剰なキャリアが、逆チャンネル側への移動する機会を減少して転流特性の改善を図ることができる。したがって、ＬＥＤと組あわせることによって、点弧用兼負荷制御用の光点弧カプラを提供することが可能になる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、この発明は、双方向フォトサイリスタチップに関する。
【０００２】
【従来の技術】
従来より、交流で使用するソリッドステートリレー(以下、ＳＳＲと略称する)として、図９に示すような回路構成を有するものがある。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１と点弧用の双方向フォトサイリスタ２とから成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。
【０００３】
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図１０に示す通りである。双方向フォトサイリスタ２は、ＣＨ(チャネル)1のフォトサイリスタ９とＣＨ2のフォトサイリスタ１０とで構成されている。そして、ＣＨ1のフォトサイリスタ９は、ＰＮＰトランジスタＱ1のベースをＮＰＮトランジスタＱ2のコレクタに接続する一方、ＰＮＰトランジスタＱ1のコレクタをＮＰＮトランジスタＱ2のベースに接続して構成されている。同様に、ＣＨ2のフォトサイリスタ１０は、ＰＮＰトランジスタＱ3のベースをＮＰＮトランジスタＱ4のコレクタに接続する一方、ＰＮＰトランジスタＱ3のコレクタをＮＰＮトランジスタＱ4のベースに接続して構成されている。
【０００４】
さらに、上記ＣＨ1側においては、ＰＮＰトランジスタＱ1のエミッタが直接電極Ｔ1に接続されている。一方、ＮＰＮトランジスタＱ2のエミッタは直接に、ベースはゲート抵抗１１を介して、電極Ｔ2に接続されている。同様に、ＣＨ2側においては、ＰＮＰトランジスタＱ3のエミッタが直接電極Ｔ2に接続されている。一方、ＮＰＮトランジスタＱ4のエミッタは直接に、ベースはゲート抵抗１２を介して、電極Ｔ1に接続されている。
【０００５】
図１１は、図１０における双方向フォトサイリスタ２の概略パターンレイアウトである。また、図１２は図１１におけるＡ‐Ａ'矢視断面概略図である。尚、図１２(a)は光オン時の状態を示し、図１２(b)は光オフ時の電圧反転時(転流時)の状態を示す。この双方向フォトサイリスタ２は、Ｎ型シリコン基板２１の表面側に、２つのアノード拡散領域(Ｐ型)２２と、このアノード拡散領域２２に対向する２つのＰゲート拡散領域(Ｐ型)２３とを、夫々図において左右反対の状態で備えている。そして、上記各Ｐゲート拡散領域２３内におけるアノード拡散領域２２とは反対側に、カソード拡散領域(Ｎ型)２４が設けられている。こうして、図中右側のアノード拡散領域２２から左側のカソード拡散領域２４に向かって、図１０におけるＣＨ1のフォトサイリスタ９を構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域２２から右側のカソード拡散領域２４に向かって、ＣＨ2のフォトサイリスタ１０を構成するＰＮＰＮ部が形成されている。
【０００６】
すなわち、上記右側のアノード拡散領域２２とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とで上記ＣＨ1側のＰＮＰトランジスタＱ1を構成し、左側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ1側のＮＰＮトランジスタＱ2を構成している。一方、左側のアノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３とでＣＨ2側のＰＮＰトランジスタＱ3を構成し、右側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ2側のＮＰＮトランジスタＱ4を構成しているのである。尚、右側のアノード拡散領域２２と電極Ｔ1とはＡuワイヤ２５aで接続される一方、カソード拡散領域２４と電極Ｔ1とは右側のＡl電極２６を介してチップ内で接続されている。また、左側のアノード拡散領域２２と電極Ｔ2とはＡuワイヤ２５bで接続される一方、カソード拡散領域２４と電極Ｔ2とは左側のＡl電極２６を介してチップ内で接続されている。
【０００７】
上記構成を有する双方向フォトサイリスタ２は以下のように動作する。すなわち、図１０〜図１２(a)において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタ２が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【０００８】
一方、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合は、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
【０００９】
こうして、上記ＣＨ1側のＰＮＰＮ部またはＣＨ2側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。尚、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特許文献１等がある。
【００１０】
ところで、図９に示す上記ＳＳＲ８の回路構成において、実際に負荷電流を制御するのはメインサイリスタ４であり、双方向フォトサイリスタ２は、メインサイリスタ４を光で点弧するために用いられるのである。そして、上記回路構成を有するＳＳＲ８は、電気的に絶縁されている特徴を有している。
【００１１】
一般的なＳＳＲデバイス設計においては、上記点弧用の双方向フォトサイリスタ２は、ＬＥＤ１からの光を受光し、その時発生する約１０μＡ程度の光励起電流によって動作するようにする。一方、メインサイリスタ４は、双方向フォトサイリスタ２の動作電流である２０mＡ程度のゲートトリガ電流で動作する。したがって、ＬＥＤ１の光励起電流では、メインサイリスタ４は到底オンできないのである。
【００１２】
ところで、上述したような、１チップ内に双方向のチャネルＣＨ1,ＣＨ2を有して交流回路のスイッチとして用いられる素子の場合には、転流特性(後で詳述する)が重要な評価基準となっている。この転流特性によって、メインサイリスタ４は、制御したい電流値以上の実力がないと負荷を制御(オフ動作)できなくなって、誤動作に至ってしまう。同様に、双方向フォトサイリスタ２も、メインサイリスタ４のトリガ電流以上の実力がないと、上記転流特性によって誤動作することになり、その値はおよそ５０mＡ程度である。
【００１３】
【特許文献１】
特開平１０‐２４２４４９号公報
【００１４】
【発明が解決しようとする課題】
近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図９に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
【００１５】
その場合、上記双方向フォトサイリスタ２として、図１１に示すような双方向フォトサイリスタを用いた場合には、この双方向フォトサイリスタの転流特性が最も問題となる。この転流特性は重要な設計パラメ−タであり、制御できる負荷電流はこの転流特性で決まるのである。
【００１６】
ここで、上記転流特性について説明する。転流特性とは、正常動作の場合においては、図１２(a)に示すように、ＣＨ1がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図１２(b)に示すごとく、次の半サイクルに移行すると、光入射が無い限りＣＨ2はオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるため、ＣＨ1がオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1がオフした時点でＣＨ2側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００１７】
そのために、上記双方向フォトサイリスタ２のＮ型シリコン基板２１中に残存している正孔２７が、消滅する前に矢印(Ａ)に示すように右側のＰゲート拡散領域２３へ移動して、光入射が無いにも拘わらず上記ＣＨ2側のＰＮＰトランジスタをオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2がオンするという誤動作(転流失敗)を招くのである。
【００１８】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Icomを表す特性なのである。
【００１９】
ところで、図９に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御する場合には、双方向フォトサイリスタ２の能力としては０.２Ａ程度の負荷電流に耐え得るだけの能力が必要である。ところが、その場合に双方向フォトサイリスタ２に要求される転流特性Icomは約２００mＡrms以上であり、通常この１/５程度の転流特性Icomを呈する図１１に示す双方向フォトサイリスタ２では上記転流失敗による誤動作が生ずるため、メインサイリスタ４を省略することができないという問題がある。
【００２０】
そこで、この発明の目的は、転流特性の改善を図り、１チップで光点弧・負荷制御を可能にする双方向フォトサイリスタチップを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、この発明は、第１の導電型を持つ基板の表面に,第２の導電型を持つ第１拡散層と,この第１拡散層に対向する上記第２の導電型を持つ第２拡散層と,この第２拡散層内に上記第１拡散層に対向して形成されて上記第１の導電型を持つ第３拡散層とを含む一対のフォトサイリスタ部を備えた１つの半導体チップである双方向フォトサイリスタチップにおいて、上記フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えている。
【００２２】
上記構成によれば、上記第２拡散領域から基板への少数キャリアの注入がショットキーバリアダイオードによって抑制されて、上記基板の残存キャリア量が減少する。したがって、転流時において、上記基板内の残存キャリアが上記一対のサイリスタ部のチャネル間で移動する機会が減少される。すなわち、例えば一方のフォトサイリスタ部のチャネルがオフした場合に、上記一方のフォトサイリスタ部側の基板中に残存しているキャリアの他方のフォトサイリスタ部側への移動が少なくなる。その結果、上記他方のフォトサイリスタ部側の正帰還作用によって上記他方のフォトサイリスタ部のチャネルがオンするという誤動作が抑制されて、転流特性が改善される。
【００２３】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードを、上記第３拡散領域に対向させると共に、上記第３拡散拡散領域と略同じ長さで所定の幅に形成している。
【００２４】
この実施例によれば、上記フォトサイリスタ部を構成するトランジスタのベースとなる上記第２拡散領域からコレクタとなる上記基板へ流れる電流(誤動作の原因となるキャリア注入に相当)の値が、上記ショットキーバリアダイオードの幅によって設定可能になる。
【００２５】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードの幅を変更することによって上記ショットキーバリアダイオードの面積を変え、上記ショットキーバリアダイオードの面積を変更することによって上記ショットキーバリアダイオードの順方向電圧を設定可能にしている。
【００２６】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードの幅を、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部の第２拡散領域と基板との間の順方向電圧よりも２０mＶ以上低い値になるように設定している。
【００２７】
この実施例によれば、上記フォトサイリスタ部の第２拡散領域と基板との順方向電圧を約０.６Ｖとすると、上記第２拡散領域から基板へ流れる電流が約１オーダー減少される。こうして、転流特性の改善が図られる。
【００２８】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードゲートを挟む２つの拡散領域の間隔を、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定している。
【００２９】
この実施例によれば、上記ショットキーバリアダイオードが耐圧以内でピンチオフできるため、８００Ｖ近くの最大電圧が印加される使用環境であっても破壊に至ることはなく高信頼性が得られる。
【００３０】
また、１実施例の双方向フォトサイリスタチップでは、上記基板をＮ型シリコン基板とし、上記Ｎ型シリコン基板の裏面には１０15cm-3以上且つ１０18cm-3以下の濃度でリンが注入されたＮ＋層を形成している。
【００３１】
この実施例によれば、上記Ｎ型シリコン基板裏面のＮ＋層には、１０15cm-3以上の濃度でリンが注入されている。したがって、本双方向フォトサイリスタがディバイスとして正常に機能するために必要な１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが得られる。また、上記Ｎ＋層には、１０18cm-3以下の濃度でリンが注入されている。したがって、メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現するのに必要な約２００mＡrms以上の転流特性Icomを得ることが可能になる。
【００３２】
また、１実施例の双方向フォトサイリスタチップでは、上記基板をＮ型シリコン基板とし、上記一対のフォトサイリスタ部を構成する各拡散層を各フォトサイリスタ部のチャネルにおける動作電流領域が交差しないように配置し、上記基板の表面には上記各動作電流領域を分離するチャネル分離領域を備えている。
【００３３】
この実施例によれば、上記チャネル分離領域によって、転流時において、上記基板内の残存キャリアの上記チャネル間の移動が制限される。したがって、転流特性がさらに改善される。
【００３４】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
【００３５】
上記酸素ドープ半絶縁多結晶シリコン膜にリンがドープされると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのため、この実施例によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記チャネル分離領域において消滅されて、上記正孔のライフタイムの低減が促進される。こうして、転流時における上記正孔のチャネル間の移動が上記チャネル分離領域によって阻止される。
【００３６】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
【００３７】
この実施例によれば、上記チャネル分離領域において、上記Ｎ型シリコン基板の表面に接触させて上記酸素ドープ半絶縁多結晶シリコン膜が形成されている。したがって、上記チャネル分離領域のシリコン界面準位Ｑssが著しく増大するため、上記正孔のライフタイムの低減が更に促進される。
【００３８】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記半導体チップの表面に形成されたショートダイオードを含んで構成している。
【００３９】
この実施例によれば、上記基板内の残存キャリアが上記チャネル分離領域におけるショートダイオードの拡散領域に吸収されて、上記残存キャリアのライフタイムが低減される。
【００４０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４１】
・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。また、図２は、図１におけるＢ‐Ｂ'矢視断面図である。また、図３は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。尚、本フォトサイリスタチップにおけるパターンレイアウトは、基本的には、図１１に示す従来の双方向フォトサイリスタ２の場合と同じパターンレイアウトを有している。
【００４２】
上記双方向フォトサイリスタチップは以下のような構成を有している。すなわち、Ｎ型シリコン基板３１の表面側に、２つのアノード拡散領域(Ｐ型)３２と、このアノード拡散領域３２に対向する２つのＰゲート拡散領域(Ｐ型)３３とを、夫々図において左右反対の状態で設けられている。そして、上記各Ｐゲート拡散領域３３内におけるアノード拡散領域３２とは反対側に、カソード拡散領域(Ｎ型)３４が設けられている。こうして、図中右側のアノード拡散領域３２から左側のカソード拡散領域３４に向かって、ＣＨ1側のフォトサイリスタを構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域３２から右側のカソード拡散領域３４に向かって、ＣＨ2側のフォトサイリスタを構成するＰＮＰＮ部が形成されている。尚、３５はゲート抵抗である。
【００４３】
チップの周辺に沿って、チャネルストッパとしてのＮ型拡散領域３６が形成されている。そして、Ｎ型シリコン基板３１の表面にはＳiＯ2膜３７が形成されており、このＳiＯ2膜３７におけるアノード拡散領域３２およびカソード拡散領域３４上の部分に開口が設けられている。また、Ｎ型拡散領域３６上のＳiＯ2膜３７上には、破線で示すようにＡl電極３８が形成されている。さらに、左側部分と右側部分とのＳiＯ2膜３７上に、アノード拡散領域３２およびＰゲート拡散領域３３を覆うようにＡl電極(破線表示)３９が形成されている。尚、Ａl電極３９におけるアノード拡散領域３２とＰゲート拡散領域３３との間には、開口部４０が形成されて受光部を形成している。
【００４４】
そして、上記左側部分のＡl電極３９直上には電極Ｔ2が形成されて、Ａl電極３９を介してアノード拡散領域３２およびカソード拡散領域３４と接続されている。同様に、上記右側部分のＡl電極３９直上には電極Ｔ1が形成されて、Ａl電極３９を介してアノード拡散領域３２およびカソード拡散領域３４と接続されている。その際に、Ｐゲート拡散領域３３と電極Ｔ1,Ｔ2との間は、ＳiＯ2膜３７によって絶縁されている。
【００４５】
上記左側部分と右側部分とのＰゲート拡散領域３３におけるカソード拡散領域３４が形成されていない領域には、カソード拡散領域３４に並行して略同じ長さの矩形のＰ型不純物が拡散されていない開口部４１を設けている。また、ＳiＯ2膜３７におけるＰゲート拡散領域３３の開口部４１の位置には、この開口部４１を取り囲むように開口を形成している。さらに、Ａl電極３９におけるＳiＯ2膜３７の上記開口の位置には、この開口を取り囲むように開口部４２を形成している。そして、上記Ａl電極３９の開口部４２内およびＳiＯ2膜３７の上記開口内には、Ａl電極３９の開口部４２に沿って矩形のＡl電極４３が形成されている。その際に、Ａl電極３９とＡl電極４３との間には、電気的に絶縁可能な空間が形成されている。
【００４６】
以上のごとく、上記Ａl電極４３は、上記ＳiＯ2膜３７の開口を介して、Ｐゲート拡散領域３３の開口部４１内におけるＮ型シリコン基板３１に直接接触している。こうして、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間に、ショットキーバリアダイオード４４を形成している。したがって、矢印(Ｂ)で示すようなＰゲート拡散領域３３からＮ型シリコン基板３１への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板３１内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。上述の説明では、ショットキーバリアダイオード４４を構成する金属材料としてＡlを用いている。しかしながら、Ａlの代りにＣr,Ｍo,Ｔi,Ｐt等の金属材料を用いても差し支えない。
【００４７】
上記Ｎ型シリコン基板３１の裏面には、リンを１０16cm-3の濃度になるようにイオン注入法によって注入して、Ｎ＋層４５を形成している。このように、上記Ｎ型シリコン基板３１の裏面に高濃度のリンを注入してＮ＋層４５を形成することによって、このＮ＋層４５でキャリアの反射が起り、等価的なライフタイムが大きくなる所謂ＢＳＦ(Back Surface Field)効果によって光感度が上昇するのである。尚、このような構造をとらずに、Ｎ型シリコン基板３１の裏面をＮ−(Ｎ型基板のまま)にすると、キャリアはＮ型シリコン基板３１の裏面で再結合し易いため、等価的ライフタイムは小さくなる。
【００４８】
後者は、図３に示すようなフォトサイリスタの等価回路の定数設計時においては、上記等価的ライフタイムが小さいため転流特性においては有利であるが、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下して光感度の低下を招く。これを補うためには、回路定数設計において、ゲート抵抗３５やＮＰＮトランジスタの電流増幅率Ｈfe(npn)を増大しなければならなくなり、臨界オフ電圧上昇率dv/dt特性が低下するというデバイスの主要特性を満足しない問題が生じる。尚、臨界オフ電圧上昇率dv/dt特性もＮ型シリコン基板３１のライフタイムに依存し、▲１▼裏面Ｎ−の場合に、ホールのライフタイムτpが小であり、アノード拡散領域３２の拡散容量が低下してＰＮＰトランジスタの動作応答が速くなって、臨界オフ電圧上昇率dv/dtが小となる。一方、▲２▼裏面Ｎ＋の場合、ホールのライフタイムτpが大で、アノード拡散領域３２の拡散容量が増加してＰＮＰトランジスタの動作応答が鈍くなって、臨界オフ電圧上昇率dv/dtが大となる。
【００４９】
そこで、この転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板３１裏面のリン濃度を適正化して、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の特性を任意の回路定数に設定する必要がある。
【００５０】
ところで、上記Ｎ型シリコン基板３１裏面のＮ型不純物(リン)濃度と転流失敗を起こさずに制御可能な最大の動作電流値Icomとの関係を調べると、上記Ｎ型不純物濃度の増加に伴って転流特性Icomは減少する傾向にある。そして、上記メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現する場合に、上記双方向フォトサイリスタに要求される転流特性Icomは約２００mＡrms以上である。したがって、本実施の形態における基板裏面のＮ型不純物濃度は１０18cm-3以下である必要がある。
【００５１】
一方、上記Ｎ型シリコン基板３１裏面のＮ型不純物濃度と臨界オフ電圧上昇率dv/dtとの関係を調べると、上記Ｎ型不純物濃度の増加に伴って臨界オフ電圧上昇率dv/dtは増加する傾向にある。そして、双方向フォトサイリスタがディバイスとして正常に機能するには、１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが要求される。したがって、本実施の形態における基板裏面のＮ型不純物濃度は１０15cm-3以上である必要がある。
【００５２】
以上のように、互いにトレードオフの関係にある転流特性Icomと臨界オフ電圧上昇率dv/dt特性との両者の要求を満たすためには、Ｎ＋層４７のリン濃度は１０15cm-3以上且つ１０18cm-3以下が望ましいのである。
【００５３】
また、上記ショットキーバリアダイオード４４の面積と順方向電圧ＶＦとは略反比例の関係にある。一方、上記面積と転流特性Icomとは略比例の関係にある。したがって、ショットキーバリアダイオード４４の面積の適正下限値は、適用されるサイリスタの所望の転流特性Icomによって決まる。具体的には、残留キャリアの量や残留キャリアのライフタイムや誤動作に至る猶予時間等のパラメータによって決まる。一方、上記面積の適正上限値は、上記面積の増大がチップサイズの拡大につながるために、その弊害を許容できる最大値で決まるのである。
【００５４】
具体的な一例として、上記ショットキーバリアダイオード４４の面積を、ショットキーバリアダイオード４４の順方向電圧ＶＦが、適用されるサイリスタのＰゲート拡散領域３３とＮ型シリコン基板３１との間の順方向電圧ＶＦ(約０.６３５Ｖ)よりも２０mＶ低い値である０.６１５Ｖ以下になるように設定するのである。このようにショットキーバリアダイオード４４の順方向電圧ＶＦを設定するのは、上記ＮＰＮトランジスタのベースからコレクタへ流れる電流(誤動作の原因となるキャリア注入に相当)がショットキーバリアダイオード４４によってクランプされて、電流を減少させる効果を得るためである。尚、ショットキーバリアダイオード４４の順方向電圧ＶＦは、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間の順方向電圧ＶＦよりも３０mＶ〜３５mＶ低い値が好ましい。
【００５５】
すなわち、上記ショットキーバリアダイオード４４の面積は、以下のようにすれば簡単に設定できる。先ず、ショットキーバリアダイオード４４の長さを、隣接するカソード拡散領域３４と同じ長さに設定する。そして、ショットキーバリアダイオード４４の幅を、上述のように設定した順方向電圧ＶＦになるように適正化するである。
【００５６】
また、上記ショットキーバリアダイオード４４の構造は、デバイス特性上８００Ｖ近くの最大電圧が印加される使用環境であるため、Ｐゲート拡散領域３３の開口部４１の幅Ｌ1は、ショットキーバリアダイオード４４がその耐圧以内でピンチオフできる距離に設定する必要がある。本実施の形態においては５０μmとしている。
【００５７】
尚、図３に示す等価回路において、５１は本実施の形態の双方向フォトサイリスタチップ、５２はＣＨ1側のフォトサイリスタ、５３はＣＨ2側のフォトサイリスタ、Ｑ7,Ｑ9はアノード拡散領域３２とＮ型シリコン基板３１とＰゲート拡散領域３３とで成るＰＮＰトランジスタ、Ｑ8,Ｑ10はカソード拡散領域３４とＰゲート拡散領域３３とＮ型シリコン基板３１と成るＮＰＮトランジスタ、４４,４４'は上記ショットキーバリアダイオードである。
【００５８】
上述したように、本実施の形態における双方向フォトサイリスタチップでは、ＣＨ1側のフォトサイリスタ５２とＣＨ2側のフォトサイリスタ５３とにおいて、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間にショットキーバリアダイオード４４,４４'を形成している。そのために、Ｐゲート拡散領域３３からＮ型シリコン基板３１への少数キャリア(ホール)の注入が抑制されて残存キャリア量が減少し、Ｎ型シリコン基板３１中に残存している転流時(交流電圧に対応して負荷電流が減衰して保持電流のタイミングでサイリスタがオフする過程)の過剰なキャリアが、逆チャンネル側への移動する機会を減少することができるのである。
【００５９】
すなわち、本実施の形態における双方向フォトサイリスタチップに寄れば、０.２Ａ程度までの負荷電流であれば誤動作無く制御することができ、上記ＳＳＲのメインサイリスタ程度の機能を備えていると言うことができる。したがって、本実施の形態の双方向フォトサイリスタチップを用いれば、図９におけるメインサイリスタ４を省略して、ＬＥＤおよび本実施の形態の双方向フォトサイリスタチップでなる点弧用兼負荷制御用の光点弧カプラとスナバ回路とで構成された、部品点数を削減した安価なＳＳＲを実現することが可能になるのである。
【００６０】
・第２実施の形態
上記第１実施の形態における双方向フォトサイリスタチップは、そのパターンレイアウトから分るように、ＣＨ1とＣＨ2との動作電流領域が交差している。したがって、チップサイズを小さくすることができ、コンパクトに設計できるというメリットを有している。その反面、ＣＨ1とＣＨ2との動作電流が交差するためにキャリアの干渉が生じ、Ｎ型シリコン基板３１への少数キャリア(ホール)の注入が抑制されて残存キャリア量が減少するとは言え、転流特性Icomとしては比較的低い(悪い)。そこで、本実施の形態においては、更なる転流特性Icomの改善を図った双方向フォトサイリスタチップについて述べる。
【００６１】
図４は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示している。尚、図４における断面図および等価回路図は省略しているが、基本的には図２および図３と同様である。
【００６２】
本実施の形態の双方向フォトサイリスタチップのパターンレイアウトは、上記第１実施の形態の双方向フォトサイリスタチップのパターンレイアウトにおける両側のアノード拡散領域３２,Ｐゲート拡散領域３３およびカソード拡散領域３４の長さを半分より小さくし、半分より小さくなったアノード拡散領域を、半分より小さくなったカソード拡散領域の横に、略１直線状に配置したようになっている。こうして、ＣＨ1側のアノード拡散領域とＣＨ1側のＰゲート拡散領域およびカソード拡散領域とを対向させ、ＣＨ2側のアノード拡散領域とＣＨ2側のＰゲート拡散領域およびカソード拡散領域とを対向させている。
【００６３】
すなわち、本実施の形態における双方向フォトサイリスタチップは、図４に示すように、Ｎ型シリコン基板６１の表面側に、アノード拡散領域(Ｐ型)６２とこのアノード拡散領域６２に対向するＰゲート拡散領域(Ｐ型)６３とを、図４中の上側部分６０aと下側部分６０bとに左右反対の状態で設けている。そして、両Ｐゲート拡散領域６３,６３内には、アノード拡散領域６２に近い側にカソード拡散領域(Ｎ型)６４,６４を設けている。さらに、上側部分６０aのＰゲート拡散領域６３におけるカソード拡散領域６４形成領域の反対側を、下側部分６０bの(つまり、反対側のチャネルの)アノード拡散領域６２の背後まで延在させている。同様に、下側部分６０bのＰゲート拡散領域６３におけるカソード拡散領域６４形成領域の反対側を、上側部分６０aのアノード拡散領域６２の背後まで延在させている。これによって、チップの上側部分６０aと下側部分６０bとの夫々に、アノード拡散領域６２からカソード拡散領域６４に向かってＰＮＰＮ部が構成される。尚、６５はゲート抵抗である。
【００６４】
このように、本実施の形態の双方向フォトサイリスタチップにおいては、上記上側部分６０aにおいて、ＣＨ1側のアノード拡散領域６２とＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させている。同様に、下側部分６０bにおいて、ＣＨ2側のアノード拡散領域６２とＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させている。こうすることによって、上記第１実施の形態の双方向フォトサイリスタチップのごとく、上記チップの全幅において、ＣＨ1側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ2側のＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させる場合とは異なり、ＣＨ1とＣＨ2との動作電流領域を交差しないようにできるのである。
【００６５】
そして、上記ＣＨ1側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ2側のアノード拡散領域６２とを覆って、破線で示すようにＡl電極６６を形成している。同様に、ＣＨ2側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ1側のアノード拡散領域６２とを覆って、破線で示すようにＡl電極６６を形成している。
【００６６】
そして、図４中左側のＰゲート拡散領域６３と右側のＰゲート拡散領域６３とにおけるカソード拡散領域６４が形成されていない領域には、カソード拡散領域６４に並行して略同じ長さの矩形のＰ型不純物が拡散されていない開口部(図示せず)を設けている。また、Ａl電極６６におけるＰゲート拡散領域６３の上記開口部の位置には、この開口部を取り囲むように開口部６７を形成している。そして、Ａl電極６６の開口部６７内には、Ｎ型シリコン基板６１に直接接触するＡl電極６８を形成して、Ｐゲート拡散領域６３とＮ型シリコン基板６１との間に、ショットキーバリアダイオード６９を形成している。
【００６７】
したがって、上記Ｐゲート拡散領域６３からＮ型シリコン基板６１への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板６１内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。
【００６８】
尚、説明は省略しているが、上記Ｎ型シリコン基板６１上には、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様にＳiＯ2膜が形成されており、必要な箇所においてＡl電極６６との間を絶縁している。また、図４においては、チップの周辺に沿って形成されるチャネルストッパとしてのＮ型拡散領域とこのＮ型拡散領域上のＡl電極は省略している。また、電極Ｔ1および電極Ｔ2は、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様に、Ａl電極６６の直上に形成されている。
【００６９】
本実施の形態においは、上記Ｎ型シリコン基板６１上における左側のアノード拡散領域６２と右側のアノード拡散領域６２との間であって、上側部分６０aのＣＨ1と下側部分６０bのＣＨ2との間に、ＣＨ1およびＣＨ2の方向に延在してチャネル分離領域７０が形成されている。したがって、このチャネル分離領域７０によって、上記転流時において、Ｎ型シリコン基板６１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限される。したがって、例えばＣＨ1がオフした場合に、上側部分６０aのＮ型シリコン基板６１中に残存している正孔が下側部分６０bへ移動し難くなる。その結果、ショットキーバリアダイオード６９によるＰゲート拡散領域６３からＮ型シリコン基板６１への少数キャリア(ホール)の注入抑制効果、および、ＣＨ1とＣＨ2との動作電流領域が交差しない効果と相俟って、下側部分６０bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)を抑制でき、転流特性を上記第１実施の形態の場合よりも改善することができるのである。
【００７０】
・第３実施の形態
上記第２実施の形態における双方向フォトサイリスタチップにおいては、チップの周囲における互いに対向する２辺に沿って拡散領域が設けられる一方、他の対向する２辺に沿ってＣＨ1およびＣＨ2が形成される。したがって、チャネル分離領域７０の形成領域はチップの中央部の限られた領域となり、ＣＨ1とＣＨ2とを完全に分離できるように形成することができない。したがって、転流特性Icomを十分に改善できてはいない。
【００７１】
また、上述したように、ＣＨ1側およびＣＨ2側におけるアノード拡散領域,Ｐゲート拡散領域およびカソード拡散領域の長さは、第１実施の形態の双方向フォトサイリスタチップの場合よりも短くなっている。したがって、対向している拡散領域の長さが短いためにオン電圧ＶＴが高くなってディバイスの発熱が大きくなる。
【００７２】
そこで、本実施の形態においては、ディバイス特性を高めると共に、更なる転流特性Icomの改善を図ることができる双方向フォトサイリスタチップについて述べる。
【００７３】
図５は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示している。尚、図５における断面図および等価回路図は省略しているが、基本的には図２および図３と同様である。
【００７４】
本実施の形態の双方向フォトサイリスタチップのパターンレイアウトは、上記第１実施の形態の双方向フォトサイリスタチップのパターンレイアウトにおけるＣＨ1側のＰゲート拡散領域３３に対して、ＣＨ2側のＰゲート拡散領域３３とは反対側に位置しているＣＨ2側のアノード拡散領域３２を、ＣＨ1側のＰゲート拡散領域３３とＣＨ2側のＰゲート拡散領域３３との間に配置して、ＣＨ2側のアノード拡散領域とＣＨ2側のＰゲート拡散領域およびカソード拡散領域とを互いに対向させる。同様に、ＣＨ1側のアノード拡散領域３２を、ＣＨ1側のＰゲート拡散領域３３と移動後のＣＨ2側のアノード拡散領域との間に配置して、ＣＨ1側のアノード拡散領域とＣＨ1側のＰゲート拡散領域およびカソード拡散領域とを互いに対向させている。
【００７５】
すなわち、本実施の形態における双方向フォトサイリスタチップは、図５に示すように、Ｎ型シリコン基板７２の表面側において、左側部分７１aには、内側にアノード拡散領域(Ｐ型)７３を形成し、このアノード拡散領域７３に対向するＰゲート拡散領域(Ｐ型)７４を外側に形成している。同様に、右側部分７１bには、内側にアノード拡散領域７３を形成し、このアノード拡散領域７３に対向するＰゲート拡散領域７４を外側に形成している。さらに、夫々のＰゲート拡散領域７４内には、アノード拡散領域７３に対向する辺に沿って並行に上記アノード拡散領域７３に近い側に、カソード拡散領域(Ｎ型)７５を形成している。こうして、左側部分７１aと右側部分７１bとの夫々において、アノード拡散領域７３からカソード拡散領域７５に向かってＰＮＰＮ部が形成されている。尚、７６はゲート抵抗であり、夫々のＰゲート拡散領域７４から逆チャネルのアノード拡散領域７３までチップの互いに対向する側辺に沿って配置されている。
【００７６】
このように、本実施の形態の双方向フォトサイリスタチップにおいては、上記左側部分７１aに、ＣＨ1側のアノード拡散領域７３とＰゲート拡散領域７４およびカソード拡散領域７５とを互いに対向させて形成している。また、右側部分７１bに、ＣＨ2側のアノード拡散領域７３とＰゲート拡散領域７４およびカソード拡散領域７５とを互いに対向させて形成している。このように、ＣＨ1の動作電流領域とＣＨ2の動作電流領域とを左側部分７１aと右側部分７１bとに分離して形成することによって、ＣＨ1とＣＨ2との動作電流領域を交差しないようにできる。また、アノード拡散領域７３,Ｐゲート拡散領域７４およびカソード拡散領域７５の長さを、第２実施の形態の双方向フォトサイリスタチップの場合よりも長くできる。したがって、ディバイス特性を高めることもできるのである。
【００７７】
そして、上記左側部分７１aのＣＨ1側のＰゲート拡散領域７４およびカソード拡散領域７５と、右側部分７１bのＣＨ2側のアノード拡散領域７３と、ＣＨ1側のＰゲート拡散領域７４とＣＨ2側のアノード拡散領域７３とを接続するゲート抵抗７６とを覆って、破線で示すようにＡl電極７７を形成している。同様に、上記右側部分７１bのＣＨ2側のＰゲート拡散領域７４およびカソード拡散領域７５と、左側部分７１aのＣＨ1側のアノード拡散領域７３と、ＣＨ2側のＰゲート拡散領域７４とＣＨ1側のアノード拡散領域７３とを接続するゲート抵抗７６とを覆って、破線で示すようにＡl電極７７を形成している。
【００７８】
そして、上記両Ｐゲート拡散領域７４におけるカソード拡散領域７５が形成されていない領域上のＡl電極７７に、カソード拡散領域７５と平行に略同じ長さの矩形の開口部７８を形成している。そして、このＡl電極７７の開口部７８内には、上記第１,第２実施の形態の場合と同様にして、Ｎ型シリコン基板７２に直接接触するＡl電極７９を形成して、Ｐゲート拡散領域７４とＮ型シリコン基板７２との間に、ショットキーバリアダイオード８０を形成している。
【００７９】
したがって、上記Ｐゲート拡散領域７４からＮ型シリコン基板７２への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板７２内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。
【００８０】
尚、説明は省略しているが、上記Ｎ型シリコン基板７２上には、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様にＳiＯ2膜が形成されており、必要な箇所においてＡl電極７７との間を絶縁している。また、図５においては、チップの周辺に沿って形成されるチャネルストッパとしてのＮ型拡散領域とこのＮ型拡散領域上のＡl電極は省略している。また、電極Ｔ1および電極Ｔ2は、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様に、Ａl電極７７の直上に形成されている。
【００８１】
本実施の形態においは、上記Ｎ型シリコン基板７２上における両アノード拡散領域７３,７３との間(つまり、ＣＨ1とＣＨ2との間)であって、両ゲート抵抗７６,７６の間に、アノード拡散領域７３の延在方向に延在してチャネル分離領域８１を形成している。したがって、このチャネル分離領域８１によって、上記転流時において、Ｎ型シリコン基板７２内の少数キャリアである正孔が吸い込まれて、チャネル間の移動が制限される。
【００８２】
その場合、上記ＣＨ1は左側部分７１a内に形成され、ＣＨ2は右側部分７１b内に形成されている。したがって、チャネル分離領域８１とＣＨ1およびＣＨ2の動作電流領域とは交差することなく、チャネル分離領域８１をアノード拡散領域７３に沿って、上記第２実施の形態におけるチャネル分離領域７０よりも長く形成することができる。
【００８３】
したがって、例えば、上記ＣＨ1がオフした場合に、左側部分７１aのＮ型シリコン基板７２中に残存している正孔が右側部分７１bへ移動するのを、上記第２実施の形態におけるチャネル分離領域７０の場合よりも的確に阻止することができる。その結果、ショットキーバリアダイオード８０によるＰゲート拡散領域７４からＮ型シリコン基板７２への少数キャリア(ホール)の注入抑制効果、及び、ＣＨ1とＣＨ2との動作電流領域が交差しない効果と相俟って、右側部分７１bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)をより効果的に抑制でき、転流特性を上記第２実施の形態の場合よりも改善することができるのである。
【００８４】
尚、上記第２,第３実施の形態における説明では省略しているが、上記第１実施の形態の場合と同様に、ショットキーバリアダイオード６９,８０の順方向電圧を、適用されるサイリスタのＰゲート拡散領域６３,７４とＮ型シリコン基板６１,７２との間の順方向電圧よりも２０mＶ以上低い値に設定することが望ましい。また、ショットキーバリアダイオード６９,８０におけるＰゲート拡散領域６３,７４の上記開口部の幅Ｌ1(図２参照)を、ショットキーバリアダイオード６９,８０がその耐圧以内でピンチオフできる距離に設定することが望ましい。また、転流特性Icomと臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板６１,７２の裏面にリン濃度が１０15cm-3以上且つ１０18cm-3以下のＮ＋層を形成することが望ましい。
【００８５】
・第４実施の形態
以下、上記第２,第３実施の形態におけるチャネル分離領域７０,８１の具体的構成について説明する。図６は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板９１の断面図である。尚、図６は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用することができる。
【００８６】
本実施の形態におけるチャネル分離領域９２は、Ｎ型シリコン基板９１上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜で構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのために、Ｎ型シリコン基板９１内の少数キャリアである正孔を積極的に消滅させることができ、正孔のライフタイムの低減を促進することができるのである。
【００８７】
上記Ｎ型シリコン基板９１上におけるチャネル分離領域９２の左側部分９３aと右側部分９３bとには、左側部分９３aのアノード拡散領域９４a上から右側部分９３bのアノード拡散領域９４b上にかけてＳiＯ2膜９５を形成している。さらに、このＳiＯ2膜９５上に酸素ドープ半絶縁多結晶シリコン膜９６を形成し、酸素ドープ半絶縁多結晶シリコン膜９６におけるチャネル分離領域９２近傍の領域９６'と両端部の領域９６''とにリンをドープする。こうすることによって、Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の領域９６'と両端部の領域９６''とのシリコン界面準位Ｑssが増大するのである。
【００８８】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープしていない領域の上にＳiＯ2膜９７を化学気相成長法によって形成する。そして、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした両端部９６''の位置にはアノード拡散領域９４上からリン注入酸素ドープ半絶縁多結晶シリコン膜９６''上にかけてＡl電極９８を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした領域９６'には左側部分９３aのＳiＯ2膜９７上から右側部分９３bのＳiＯ2膜９７上にかけてＡl電極９９を形成し、Ｎ型シリコン基板９１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜９６の両端と中央とをＡl電極９８,９９に接触させ、両Ａl電極９８,９９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。
【００８９】
上記構成によって、上記Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の位置のシリコン界面準位Ｑssが増大するため、Ｎ型シリコン基板９１内の少数キャリアである正孔１００がチャネル分離領域９２において消滅され、チャネルの移動が制限されのである。
【００９０】
さらに、上記アノード拡散領域９４上における酸素ドープ半絶縁多結晶シリコン膜９６に対してリンをドープしている。したがって、Ｎ型シリコン基板９１の表面におけるアノード拡散領域９４のチャネル分離領域９２側近傍のシリコン界面準位Ｑssが増大し、アノード拡散領域９４を含むＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下する。その結果、保持電流(以下、ＩＨと略称する)が５００μＡ以上に上がって上記ＰＮＰＮ部のオン状態が継続する時間が長くなり、上記転流時において、誤動作に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへの移動するキャリアをより効果的に消滅させることが可能になる。
【００９１】
尚、上記ＩＨを５００μＡ以上に上げる方法は、上述した▲１▼ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の低下に限らず、▲２▼上記カソード拡散面積のＰゲート拡散面積に対する面積比率を上げること、▲３▼上記ＮＰＮトランジスタの電流増幅率Ｈfe(npn)あるいはゲート抵抗値を下げることでも可能である。
【００９２】
ところで、上記酸素ドープ半絶縁多結晶シリコン膜９６に対して注入するリン濃度は高ければ高いほどシリコン界面準位Ｑssが増大して転流特性改善には効果的であるが、あまり多すぎるとデバイス本来の信頼性等に悪影響を及ぼすため、シート抵抗で１Ω/□以上且つ２０００Ω/□が適当である。また、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分９３aと右側部分９３bとの境界にある酸素ドープ半絶縁多結晶シリコン膜９６におけるリン注入領域９６'の幅であるチャネル分離領域９２の幅を１００μmとしているが、５０μm以上であれば良い。
【００９３】
また、上記チャネル分離領域９２の位置に形成されたＡl電極９９は、遮光膜としても機能することができる。
【００９４】
・第５実施の形態
図７は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板１０１の断面図である。本実施の形態におけるチャネル分離領域１０２は、Ｎ型シリコン基板１０１の表面に酸素ドープ半絶縁多結晶シリコン膜を直接形成することによって構成されている。尚、図７は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用できる。
【００９５】
上記Ｎ型シリコン基板１０１上におけるチャネル分離領域１０２の左側部分１０３aと右側部分１０３bとには、左側部分１０３aのアノード拡散領域１０４a上から右側部分１０３bのアノード拡散領域１０４b上にかけてＳiＯ2膜１０５を形成している。そして、チャネル分離領域１０２の部分のＳiＯ2膜１０５を除去してＮ型シリコン基板１０１を露出させる。その状態において、左側部分１０３aのＳiＯ2膜１０５aにおけるアノード拡散領域１０４a上の部分から右側部分１０３bのＳiＯ2膜１０５bにおけるアノード拡散領域１０４b上の部分まで酸素ドープ半絶縁多結晶シリコン膜１０６を形成する。こうして、チャネル分離領域１０２におけるＮ型シリコン基板１０１の表面に接触させて酸素ドープ半絶縁多結晶シリコン膜１０６を直接形成する。
【００９６】
さらに、上記ＳiＯ2膜１０５上の領域における酸素ドープ半絶縁多結晶シリコン膜１０６上に、ＳiＯ2膜１０７を化学気相成長法によって形成する。そして、アノード拡散領域１０４の表面からＳiＯ2膜１０７の表面にかけてＡl電極１０８を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、左側部分１０３aのＳiＯ2膜１０７の表面から右側部分１０３bのＳiＯ2膜１０７の表面にかけてＡl電極１０９を形成して、Ｎ型シリコン基板１０１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１０６の端部と中央部とをＡl電極１０８,１０９に接触させ、上記両Ａl電極１０８,１０９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
【００９７】
上記構成によって、上記Ｎ型シリコン基板１０１の表面におけるチャネル分離領域１０２には、酸素ドープ半絶縁多結晶シリコン膜１０６が直接形成されている。このような構造をとることによって、上記第４実施の形態におけるチャネル分離領域９２よりも本チャネル分離領域１０２の方がシリコン界面準位Ｑssが著しく増大する。そのため、上記第４実施の形態の場合と同様に、Ｎ型シリコン基板１０１内の少数キャリアである正孔１１０のライフタイムの低減を大いに促進することができるのである。
【００９８】
尚、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１０３aのＳiＯ2膜１０５aと右側部分１０３bのＳiＯ2膜１０５bとの間隔であるチャネル分離領域１０２の幅を１００μmとしているが、５０μm以上であれば良い。
【００９９】
また、上記チャネル分離領域１０２の位置に形成されたＡl電極１０９は、遮光膜としても機能することができる。
【０１００】
・第６実施の形態
図８は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板１１１の断面図である。本実施の形態におけるチャネル分離領域１１２は、Ｎ型シリコン基板１１１の表面に形成されて短絡されたショートダイオードで構成されている。尚、図８は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用できる。
【０１０１】
上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２の領域にＰ型拡散領域１１５が形成され、Ｐ型拡散領域１１５における左側部分１１３aの側面の位置にＮ型シリコン基板１１１からＰ型拡散領域１１５にかけてチャネルストッパとしてのＮ型拡散領域１１６aが形成され、Ｐ型拡散領域１１５における右側部分１１３bの側面の位置にも同様にＮ型拡散領域１１６bが形成されている。
【０１０２】
上記左側部分１１３aと右側部分１１３bとの夫々において、アノード拡散領域１１４上からＮ型拡散領域１１６上にかけてＳiＯ2膜１１７を形成している。そして、ＳiＯ2膜１１７上におけるアノード拡散領域１１４近傍からＮ型拡散領域１１６近傍にかけて酸素ドープ半絶縁多結晶シリコン膜１１８を形成する。さらに、酸素ドープ半絶縁多結晶シリコン膜１１８上にＳiＯ2膜１１９を化学気相成長法によって形成する。そして、アノード拡散領域１１４の表面からＳiＯ2膜１１９の表面にかけてＡl電極１２０を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、左側部分１１３aのＳiＯ2膜１１９の表面から右側部分１１３bのＳiＯ2膜１１９の表面にかけてＡl電極１２１を形成し、Ｎ型シリコン基板１１１に接続している。こうして、上記酸素ドープ半絶縁多結晶シリコン膜１１８の両端をＡl電極１２０,１２１に接触させ、両Ａl電極１２０,１２１間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
【０１０３】
上記構成によって、上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２には、Ｐ型拡散領域１１５とＮ型拡散領域１１６とで短絡されたショートダイオードが構成されている。そのため、Ｎ型シリコン基板１１１内の少数キャリアである正孔１２２が上記ショートダイオードのＰ型拡散領域１１５に吸収されて、正孔１２２のライフタイムが低減されるのである。
【０１０４】
尚、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１１３aのＮ型拡散領域１１６a外縁と右側部分１１３bのＮ型拡散領域１１６b外縁との距離であるチャネル分離領域１１２の幅を１００μmとしているが、５０μm以上であれば良い。
【０１０５】
また、上記チャネル分離領域１１２の位置に形成されたＡl電極１２１は遮光膜としても機能することができ、受光時にいたずらに上記ショートダイオードの領域から光が侵入してキャリアが発生するのことを抑制することができる。
【０１０６】
尚、この発明は、上記各実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で適宜変形を行っても差し支えない。例えば、各半導体の導電型は、上記各実施の形態とは逆であっても差し支えない。また、材料も、上述した機能や効果を奏する範囲内で適宜選択してもよい。
【０１０７】
【発明の効果】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、基板の表面に一対のフォトサイリスタ部を形成して１つの半導体チップを得る際に、この一対のフォトサイリスタ部を構成する第２拡散層と基板との間にショットキーバリアダイオードを形成したので、上記第２拡散領域から基板への少数キャリアの注入を抑制して、上記基板の残存キャリア量を減少させることができる。
【０１０８】
したがって、転流時において、上記基板内の残存キャリアが上記一対のサイリスタ部のチャネル間で移動する機会を減少することができ、転流特性Icomを、本双方向フォトサイリスタチップのみで光点弧・負荷制御を可能にするに必要な約２００mＡrms以上にまで改善することができる。
【０１０９】
さらに、上記一対のフォトサイリスタ部を構成する各拡散層を各フォトサイリスタ部の動作電流領域が交差しないように配置し、上記基板の表面に上記各動作電流領域を分離するチャネル分離領域を設けるようにすれば、上記チャネル分離領域によって、転流時において、上記基板内の残存キャリアが上記チャネル間で移動するのを制限することができる。したがって、上記転流特性Icomをさらに改善することができる。
【図面の簡単な説明】
【図１】この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。
【図２】図１におけるＢ‐Ｂ'矢視断面図である。
【図３】図１に示す双方向フォトサイリスタチップにおける等価回路図である。
【図４】図１とは異なる概略パターンレイアウトを示す図である。
【図５】図１および図４とは異なる概略パターンレイアウトを示す図である。
【図６】図４および図５におけるチャネル分離領域の具体的構成を示す断面図である。
【図７】図６とは異なるチャネル分離領域の構成を示す断面図である。
【図８】図６および図７とは異なるチャネル分離領域の構成を示す断面図である。
【図９】ＳＳＲの回路構成を示す図である。
【図１０】図９における光点弧カプラの等価回路図である。
【図１１】図１０における双方向フォトサイリスタ２の概略パターンレイアウトを示す図である。
【図１２】図１１におけるＡ‐Ａ'矢視断面図である。
【符号の説明】
３１,６１,７２,９１,１０１,１１１…Ｎ型シリコン基板、
３２,６２,７３,９４,１０４,１１４…アノード拡散領域、
３３,６３,７４…Ｐゲート拡散領域、
３４,６４,７５…カソード拡散領域、
３５,６５,７６…ゲート抵抗、
３６,１１６…Ｎ型拡散領域、
３７,９５,９７,１０５,１０７,１１７,１１９…ＳiＯ2膜、
３８,３９,４３,６６,６８,７７,７９,９８,９９,１０８,１０９,１２０,１２１…Ａl電極、
４０,４２,６７,７８…Ａl電極の開口部、
４１…Ｐゲート拡散領域の開口部、
４４,６９,８０…ショットキーバリアダイオード、
４５…Ｎ＋層、
５１…双方向フォトサイリスタチップ、
５２,５３…フォトサイリスタ、
７０,８１,９２,１０２,１１２…チャネル分離領域、
９６,１０６,１１８…酸素ドープ半絶縁多結晶シリコン膜、
９６',９６''…リン・酸素ドープ半絶縁多結晶シリコン膜、
１００,１１０,１２２…残存正孔、
１１５…Ｐ型拡散領域、
Ｔ1,Ｔ2…電極。
【発明の属する技術分野】
この発明は、この発明は、双方向フォトサイリスタチップに関する。
【０００２】
【従来の技術】
従来より、交流で使用するソリッドステートリレー(以下、ＳＳＲと略称する)として、図９に示すような回路構成を有するものがある。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１と点弧用の双方向フォトサイリスタ２とから成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。
【０００３】
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図１０に示す通りである。双方向フォトサイリスタ２は、ＣＨ(チャネル)1のフォトサイリスタ９とＣＨ2のフォトサイリスタ１０とで構成されている。そして、ＣＨ1のフォトサイリスタ９は、ＰＮＰトランジスタＱ1のベースをＮＰＮトランジスタＱ2のコレクタに接続する一方、ＰＮＰトランジスタＱ1のコレクタをＮＰＮトランジスタＱ2のベースに接続して構成されている。同様に、ＣＨ2のフォトサイリスタ１０は、ＰＮＰトランジスタＱ3のベースをＮＰＮトランジスタＱ4のコレクタに接続する一方、ＰＮＰトランジスタＱ3のコレクタをＮＰＮトランジスタＱ4のベースに接続して構成されている。
【０００４】
さらに、上記ＣＨ1側においては、ＰＮＰトランジスタＱ1のエミッタが直接電極Ｔ1に接続されている。一方、ＮＰＮトランジスタＱ2のエミッタは直接に、ベースはゲート抵抗１１を介して、電極Ｔ2に接続されている。同様に、ＣＨ2側においては、ＰＮＰトランジスタＱ3のエミッタが直接電極Ｔ2に接続されている。一方、ＮＰＮトランジスタＱ4のエミッタは直接に、ベースはゲート抵抗１２を介して、電極Ｔ1に接続されている。
【０００５】
図１１は、図１０における双方向フォトサイリスタ２の概略パターンレイアウトである。また、図１２は図１１におけるＡ‐Ａ'矢視断面概略図である。尚、図１２(a)は光オン時の状態を示し、図１２(b)は光オフ時の電圧反転時(転流時)の状態を示す。この双方向フォトサイリスタ２は、Ｎ型シリコン基板２１の表面側に、２つのアノード拡散領域(Ｐ型)２２と、このアノード拡散領域２２に対向する２つのＰゲート拡散領域(Ｐ型)２３とを、夫々図において左右反対の状態で備えている。そして、上記各Ｐゲート拡散領域２３内におけるアノード拡散領域２２とは反対側に、カソード拡散領域(Ｎ型)２４が設けられている。こうして、図中右側のアノード拡散領域２２から左側のカソード拡散領域２４に向かって、図１０におけるＣＨ1のフォトサイリスタ９を構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域２２から右側のカソード拡散領域２４に向かって、ＣＨ2のフォトサイリスタ１０を構成するＰＮＰＮ部が形成されている。
【０００６】
すなわち、上記右側のアノード拡散領域２２とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とで上記ＣＨ1側のＰＮＰトランジスタＱ1を構成し、左側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ1側のＮＰＮトランジスタＱ2を構成している。一方、左側のアノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３とでＣＨ2側のＰＮＰトランジスタＱ3を構成し、右側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ2側のＮＰＮトランジスタＱ4を構成しているのである。尚、右側のアノード拡散領域２２と電極Ｔ1とはＡuワイヤ２５aで接続される一方、カソード拡散領域２４と電極Ｔ1とは右側のＡl電極２６を介してチップ内で接続されている。また、左側のアノード拡散領域２２と電極Ｔ2とはＡuワイヤ２５bで接続される一方、カソード拡散領域２４と電極Ｔ2とは左側のＡl電極２６を介してチップ内で接続されている。
【０００７】
上記構成を有する双方向フォトサイリスタ２は以下のように動作する。すなわち、図１０〜図１２(a)において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタ２が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【０００８】
一方、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合は、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
【０００９】
こうして、上記ＣＨ1側のＰＮＰＮ部またはＣＨ2側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。尚、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特許文献１等がある。
【００１０】
ところで、図９に示す上記ＳＳＲ８の回路構成において、実際に負荷電流を制御するのはメインサイリスタ４であり、双方向フォトサイリスタ２は、メインサイリスタ４を光で点弧するために用いられるのである。そして、上記回路構成を有するＳＳＲ８は、電気的に絶縁されている特徴を有している。
【００１１】
一般的なＳＳＲデバイス設計においては、上記点弧用の双方向フォトサイリスタ２は、ＬＥＤ１からの光を受光し、その時発生する約１０μＡ程度の光励起電流によって動作するようにする。一方、メインサイリスタ４は、双方向フォトサイリスタ２の動作電流である２０mＡ程度のゲートトリガ電流で動作する。したがって、ＬＥＤ１の光励起電流では、メインサイリスタ４は到底オンできないのである。
【００１２】
ところで、上述したような、１チップ内に双方向のチャネルＣＨ1,ＣＨ2を有して交流回路のスイッチとして用いられる素子の場合には、転流特性(後で詳述する)が重要な評価基準となっている。この転流特性によって、メインサイリスタ４は、制御したい電流値以上の実力がないと負荷を制御(オフ動作)できなくなって、誤動作に至ってしまう。同様に、双方向フォトサイリスタ２も、メインサイリスタ４のトリガ電流以上の実力がないと、上記転流特性によって誤動作することになり、その値はおよそ５０mＡ程度である。
【００１３】
【特許文献１】
特開平１０‐２４２４４９号公報
【００１４】
【発明が解決しようとする課題】
近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図９に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
【００１５】
その場合、上記双方向フォトサイリスタ２として、図１１に示すような双方向フォトサイリスタを用いた場合には、この双方向フォトサイリスタの転流特性が最も問題となる。この転流特性は重要な設計パラメ−タであり、制御できる負荷電流はこの転流特性で決まるのである。
【００１６】
ここで、上記転流特性について説明する。転流特性とは、正常動作の場合においては、図１２(a)に示すように、ＣＨ1がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図１２(b)に示すごとく、次の半サイクルに移行すると、光入射が無い限りＣＨ2はオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるため、ＣＨ1がオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1がオフした時点でＣＨ2側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００１７】
そのために、上記双方向フォトサイリスタ２のＮ型シリコン基板２１中に残存している正孔２７が、消滅する前に矢印(Ａ)に示すように右側のＰゲート拡散領域２３へ移動して、光入射が無いにも拘わらず上記ＣＨ2側のＰＮＰトランジスタをオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2がオンするという誤動作(転流失敗)を招くのである。
【００１８】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Icomを表す特性なのである。
【００１９】
ところで、図９に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御する場合には、双方向フォトサイリスタ２の能力としては０.２Ａ程度の負荷電流に耐え得るだけの能力が必要である。ところが、その場合に双方向フォトサイリスタ２に要求される転流特性Icomは約２００mＡrms以上であり、通常この１/５程度の転流特性Icomを呈する図１１に示す双方向フォトサイリスタ２では上記転流失敗による誤動作が生ずるため、メインサイリスタ４を省略することができないという問題がある。
【００２０】
そこで、この発明の目的は、転流特性の改善を図り、１チップで光点弧・負荷制御を可能にする双方向フォトサイリスタチップを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、この発明は、第１の導電型を持つ基板の表面に,第２の導電型を持つ第１拡散層と,この第１拡散層に対向する上記第２の導電型を持つ第２拡散層と,この第２拡散層内に上記第１拡散層に対向して形成されて上記第１の導電型を持つ第３拡散層とを含む一対のフォトサイリスタ部を備えた１つの半導体チップである双方向フォトサイリスタチップにおいて、上記フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えている。
【００２２】
上記構成によれば、上記第２拡散領域から基板への少数キャリアの注入がショットキーバリアダイオードによって抑制されて、上記基板の残存キャリア量が減少する。したがって、転流時において、上記基板内の残存キャリアが上記一対のサイリスタ部のチャネル間で移動する機会が減少される。すなわち、例えば一方のフォトサイリスタ部のチャネルがオフした場合に、上記一方のフォトサイリスタ部側の基板中に残存しているキャリアの他方のフォトサイリスタ部側への移動が少なくなる。その結果、上記他方のフォトサイリスタ部側の正帰還作用によって上記他方のフォトサイリスタ部のチャネルがオンするという誤動作が抑制されて、転流特性が改善される。
【００２３】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードを、上記第３拡散領域に対向させると共に、上記第３拡散拡散領域と略同じ長さで所定の幅に形成している。
【００２４】
この実施例によれば、上記フォトサイリスタ部を構成するトランジスタのベースとなる上記第２拡散領域からコレクタとなる上記基板へ流れる電流(誤動作の原因となるキャリア注入に相当)の値が、上記ショットキーバリアダイオードの幅によって設定可能になる。
【００２５】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードの幅を変更することによって上記ショットキーバリアダイオードの面積を変え、上記ショットキーバリアダイオードの面積を変更することによって上記ショットキーバリアダイオードの順方向電圧を設定可能にしている。
【００２６】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードの幅を、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部の第２拡散領域と基板との間の順方向電圧よりも２０mＶ以上低い値になるように設定している。
【００２７】
この実施例によれば、上記フォトサイリスタ部の第２拡散領域と基板との順方向電圧を約０.６Ｖとすると、上記第２拡散領域から基板へ流れる電流が約１オーダー減少される。こうして、転流特性の改善が図られる。
【００２８】
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードゲートを挟む２つの拡散領域の間隔を、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定している。
【００２９】
この実施例によれば、上記ショットキーバリアダイオードが耐圧以内でピンチオフできるため、８００Ｖ近くの最大電圧が印加される使用環境であっても破壊に至ることはなく高信頼性が得られる。
【００３０】
また、１実施例の双方向フォトサイリスタチップでは、上記基板をＮ型シリコン基板とし、上記Ｎ型シリコン基板の裏面には１０15cm-3以上且つ１０18cm-3以下の濃度でリンが注入されたＮ＋層を形成している。
【００３１】
この実施例によれば、上記Ｎ型シリコン基板裏面のＮ＋層には、１０15cm-3以上の濃度でリンが注入されている。したがって、本双方向フォトサイリスタがディバイスとして正常に機能するために必要な１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが得られる。また、上記Ｎ＋層には、１０18cm-3以下の濃度でリンが注入されている。したがって、メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現するのに必要な約２００mＡrms以上の転流特性Icomを得ることが可能になる。
【００３２】
また、１実施例の双方向フォトサイリスタチップでは、上記基板をＮ型シリコン基板とし、上記一対のフォトサイリスタ部を構成する各拡散層を各フォトサイリスタ部のチャネルにおける動作電流領域が交差しないように配置し、上記基板の表面には上記各動作電流領域を分離するチャネル分離領域を備えている。
【００３３】
この実施例によれば、上記チャネル分離領域によって、転流時において、上記基板内の残存キャリアの上記チャネル間の移動が制限される。したがって、転流特性がさらに改善される。
【００３４】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
【００３５】
上記酸素ドープ半絶縁多結晶シリコン膜にリンがドープされると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのため、この実施例によれば、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記チャネル分離領域において消滅されて、上記正孔のライフタイムの低減が促進される。こうして、転流時における上記正孔のチャネル間の移動が上記チャネル分離領域によって阻止される。
【００３６】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
【００３７】
この実施例によれば、上記チャネル分離領域において、上記Ｎ型シリコン基板の表面に接触させて上記酸素ドープ半絶縁多結晶シリコン膜が形成されている。したがって、上記チャネル分離領域のシリコン界面準位Ｑssが著しく増大するため、上記正孔のライフタイムの低減が更に促進される。
【００３８】
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記半導体チップの表面に形成されたショートダイオードを含んで構成している。
【００３９】
この実施例によれば、上記基板内の残存キャリアが上記チャネル分離領域におけるショートダイオードの拡散領域に吸収されて、上記残存キャリアのライフタイムが低減される。
【００４０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４１】
・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。また、図２は、図１におけるＢ‐Ｂ'矢視断面図である。また、図３は、本実施の形態の双方向フォトサイリスタチップにおける等価回路図である。尚、本フォトサイリスタチップにおけるパターンレイアウトは、基本的には、図１１に示す従来の双方向フォトサイリスタ２の場合と同じパターンレイアウトを有している。
【００４２】
上記双方向フォトサイリスタチップは以下のような構成を有している。すなわち、Ｎ型シリコン基板３１の表面側に、２つのアノード拡散領域(Ｐ型)３２と、このアノード拡散領域３２に対向する２つのＰゲート拡散領域(Ｐ型)３３とを、夫々図において左右反対の状態で設けられている。そして、上記各Ｐゲート拡散領域３３内におけるアノード拡散領域３２とは反対側に、カソード拡散領域(Ｎ型)３４が設けられている。こうして、図中右側のアノード拡散領域３２から左側のカソード拡散領域３４に向かって、ＣＨ1側のフォトサイリスタを構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域３２から右側のカソード拡散領域３４に向かって、ＣＨ2側のフォトサイリスタを構成するＰＮＰＮ部が形成されている。尚、３５はゲート抵抗である。
【００４３】
チップの周辺に沿って、チャネルストッパとしてのＮ型拡散領域３６が形成されている。そして、Ｎ型シリコン基板３１の表面にはＳiＯ2膜３７が形成されており、このＳiＯ2膜３７におけるアノード拡散領域３２およびカソード拡散領域３４上の部分に開口が設けられている。また、Ｎ型拡散領域３６上のＳiＯ2膜３７上には、破線で示すようにＡl電極３８が形成されている。さらに、左側部分と右側部分とのＳiＯ2膜３７上に、アノード拡散領域３２およびＰゲート拡散領域３３を覆うようにＡl電極(破線表示)３９が形成されている。尚、Ａl電極３９におけるアノード拡散領域３２とＰゲート拡散領域３３との間には、開口部４０が形成されて受光部を形成している。
【００４４】
そして、上記左側部分のＡl電極３９直上には電極Ｔ2が形成されて、Ａl電極３９を介してアノード拡散領域３２およびカソード拡散領域３４と接続されている。同様に、上記右側部分のＡl電極３９直上には電極Ｔ1が形成されて、Ａl電極３９を介してアノード拡散領域３２およびカソード拡散領域３４と接続されている。その際に、Ｐゲート拡散領域３３と電極Ｔ1,Ｔ2との間は、ＳiＯ2膜３７によって絶縁されている。
【００４５】
上記左側部分と右側部分とのＰゲート拡散領域３３におけるカソード拡散領域３４が形成されていない領域には、カソード拡散領域３４に並行して略同じ長さの矩形のＰ型不純物が拡散されていない開口部４１を設けている。また、ＳiＯ2膜３７におけるＰゲート拡散領域３３の開口部４１の位置には、この開口部４１を取り囲むように開口を形成している。さらに、Ａl電極３９におけるＳiＯ2膜３７の上記開口の位置には、この開口を取り囲むように開口部４２を形成している。そして、上記Ａl電極３９の開口部４２内およびＳiＯ2膜３７の上記開口内には、Ａl電極３９の開口部４２に沿って矩形のＡl電極４３が形成されている。その際に、Ａl電極３９とＡl電極４３との間には、電気的に絶縁可能な空間が形成されている。
【００４６】
以上のごとく、上記Ａl電極４３は、上記ＳiＯ2膜３７の開口を介して、Ｐゲート拡散領域３３の開口部４１内におけるＮ型シリコン基板３１に直接接触している。こうして、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間に、ショットキーバリアダイオード４４を形成している。したがって、矢印(Ｂ)で示すようなＰゲート拡散領域３３からＮ型シリコン基板３１への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板３１内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。上述の説明では、ショットキーバリアダイオード４４を構成する金属材料としてＡlを用いている。しかしながら、Ａlの代りにＣr,Ｍo,Ｔi,Ｐt等の金属材料を用いても差し支えない。
【００４７】
上記Ｎ型シリコン基板３１の裏面には、リンを１０16cm-3の濃度になるようにイオン注入法によって注入して、Ｎ＋層４５を形成している。このように、上記Ｎ型シリコン基板３１の裏面に高濃度のリンを注入してＮ＋層４５を形成することによって、このＮ＋層４５でキャリアの反射が起り、等価的なライフタイムが大きくなる所謂ＢＳＦ(Back Surface Field)効果によって光感度が上昇するのである。尚、このような構造をとらずに、Ｎ型シリコン基板３１の裏面をＮ−(Ｎ型基板のまま)にすると、キャリアはＮ型シリコン基板３１の裏面で再結合し易いため、等価的ライフタイムは小さくなる。
【００４８】
後者は、図３に示すようなフォトサイリスタの等価回路の定数設計時においては、上記等価的ライフタイムが小さいため転流特性においては有利であるが、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下して光感度の低下を招く。これを補うためには、回路定数設計において、ゲート抵抗３５やＮＰＮトランジスタの電流増幅率Ｈfe(npn)を増大しなければならなくなり、臨界オフ電圧上昇率dv/dt特性が低下するというデバイスの主要特性を満足しない問題が生じる。尚、臨界オフ電圧上昇率dv/dt特性もＮ型シリコン基板３１のライフタイムに依存し、▲１▼裏面Ｎ−の場合に、ホールのライフタイムτpが小であり、アノード拡散領域３２の拡散容量が低下してＰＮＰトランジスタの動作応答が速くなって、臨界オフ電圧上昇率dv/dtが小となる。一方、▲２▼裏面Ｎ＋の場合、ホールのライフタイムτpが大で、アノード拡散領域３２の拡散容量が増加してＰＮＰトランジスタの動作応答が鈍くなって、臨界オフ電圧上昇率dv/dtが大となる。
【００４９】
そこで、この転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板３１裏面のリン濃度を適正化して、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の特性を任意の回路定数に設定する必要がある。
【００５０】
ところで、上記Ｎ型シリコン基板３１裏面のＮ型不純物(リン)濃度と転流失敗を起こさずに制御可能な最大の動作電流値Icomとの関係を調べると、上記Ｎ型不純物濃度の増加に伴って転流特性Icomは減少する傾向にある。そして、上記メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現する場合に、上記双方向フォトサイリスタに要求される転流特性Icomは約２００mＡrms以上である。したがって、本実施の形態における基板裏面のＮ型不純物濃度は１０18cm-3以下である必要がある。
【００５１】
一方、上記Ｎ型シリコン基板３１裏面のＮ型不純物濃度と臨界オフ電圧上昇率dv/dtとの関係を調べると、上記Ｎ型不純物濃度の増加に伴って臨界オフ電圧上昇率dv/dtは増加する傾向にある。そして、双方向フォトサイリスタがディバイスとして正常に機能するには、１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが要求される。したがって、本実施の形態における基板裏面のＮ型不純物濃度は１０15cm-3以上である必要がある。
【００５２】
以上のように、互いにトレードオフの関係にある転流特性Icomと臨界オフ電圧上昇率dv/dt特性との両者の要求を満たすためには、Ｎ＋層４７のリン濃度は１０15cm-3以上且つ１０18cm-3以下が望ましいのである。
【００５３】
また、上記ショットキーバリアダイオード４４の面積と順方向電圧ＶＦとは略反比例の関係にある。一方、上記面積と転流特性Icomとは略比例の関係にある。したがって、ショットキーバリアダイオード４４の面積の適正下限値は、適用されるサイリスタの所望の転流特性Icomによって決まる。具体的には、残留キャリアの量や残留キャリアのライフタイムや誤動作に至る猶予時間等のパラメータによって決まる。一方、上記面積の適正上限値は、上記面積の増大がチップサイズの拡大につながるために、その弊害を許容できる最大値で決まるのである。
【００５４】
具体的な一例として、上記ショットキーバリアダイオード４４の面積を、ショットキーバリアダイオード４４の順方向電圧ＶＦが、適用されるサイリスタのＰゲート拡散領域３３とＮ型シリコン基板３１との間の順方向電圧ＶＦ(約０.６３５Ｖ)よりも２０mＶ低い値である０.６１５Ｖ以下になるように設定するのである。このようにショットキーバリアダイオード４４の順方向電圧ＶＦを設定するのは、上記ＮＰＮトランジスタのベースからコレクタへ流れる電流(誤動作の原因となるキャリア注入に相当)がショットキーバリアダイオード４４によってクランプされて、電流を減少させる効果を得るためである。尚、ショットキーバリアダイオード４４の順方向電圧ＶＦは、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間の順方向電圧ＶＦよりも３０mＶ〜３５mＶ低い値が好ましい。
【００５５】
すなわち、上記ショットキーバリアダイオード４４の面積は、以下のようにすれば簡単に設定できる。先ず、ショットキーバリアダイオード４４の長さを、隣接するカソード拡散領域３４と同じ長さに設定する。そして、ショットキーバリアダイオード４４の幅を、上述のように設定した順方向電圧ＶＦになるように適正化するである。
【００５６】
また、上記ショットキーバリアダイオード４４の構造は、デバイス特性上８００Ｖ近くの最大電圧が印加される使用環境であるため、Ｐゲート拡散領域３３の開口部４１の幅Ｌ1は、ショットキーバリアダイオード４４がその耐圧以内でピンチオフできる距離に設定する必要がある。本実施の形態においては５０μmとしている。
【００５７】
尚、図３に示す等価回路において、５１は本実施の形態の双方向フォトサイリスタチップ、５２はＣＨ1側のフォトサイリスタ、５３はＣＨ2側のフォトサイリスタ、Ｑ7,Ｑ9はアノード拡散領域３２とＮ型シリコン基板３１とＰゲート拡散領域３３とで成るＰＮＰトランジスタ、Ｑ8,Ｑ10はカソード拡散領域３４とＰゲート拡散領域３３とＮ型シリコン基板３１と成るＮＰＮトランジスタ、４４,４４'は上記ショットキーバリアダイオードである。
【００５８】
上述したように、本実施の形態における双方向フォトサイリスタチップでは、ＣＨ1側のフォトサイリスタ５２とＣＨ2側のフォトサイリスタ５３とにおいて、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間にショットキーバリアダイオード４４,４４'を形成している。そのために、Ｐゲート拡散領域３３からＮ型シリコン基板３１への少数キャリア(ホール)の注入が抑制されて残存キャリア量が減少し、Ｎ型シリコン基板３１中に残存している転流時(交流電圧に対応して負荷電流が減衰して保持電流のタイミングでサイリスタがオフする過程)の過剰なキャリアが、逆チャンネル側への移動する機会を減少することができるのである。
【００５９】
すなわち、本実施の形態における双方向フォトサイリスタチップに寄れば、０.２Ａ程度までの負荷電流であれば誤動作無く制御することができ、上記ＳＳＲのメインサイリスタ程度の機能を備えていると言うことができる。したがって、本実施の形態の双方向フォトサイリスタチップを用いれば、図９におけるメインサイリスタ４を省略して、ＬＥＤおよび本実施の形態の双方向フォトサイリスタチップでなる点弧用兼負荷制御用の光点弧カプラとスナバ回路とで構成された、部品点数を削減した安価なＳＳＲを実現することが可能になるのである。
【００６０】
・第２実施の形態
上記第１実施の形態における双方向フォトサイリスタチップは、そのパターンレイアウトから分るように、ＣＨ1とＣＨ2との動作電流領域が交差している。したがって、チップサイズを小さくすることができ、コンパクトに設計できるというメリットを有している。その反面、ＣＨ1とＣＨ2との動作電流が交差するためにキャリアの干渉が生じ、Ｎ型シリコン基板３１への少数キャリア(ホール)の注入が抑制されて残存キャリア量が減少するとは言え、転流特性Icomとしては比較的低い(悪い)。そこで、本実施の形態においては、更なる転流特性Icomの改善を図った双方向フォトサイリスタチップについて述べる。
【００６１】
図４は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示している。尚、図４における断面図および等価回路図は省略しているが、基本的には図２および図３と同様である。
【００６２】
本実施の形態の双方向フォトサイリスタチップのパターンレイアウトは、上記第１実施の形態の双方向フォトサイリスタチップのパターンレイアウトにおける両側のアノード拡散領域３２,Ｐゲート拡散領域３３およびカソード拡散領域３４の長さを半分より小さくし、半分より小さくなったアノード拡散領域を、半分より小さくなったカソード拡散領域の横に、略１直線状に配置したようになっている。こうして、ＣＨ1側のアノード拡散領域とＣＨ1側のＰゲート拡散領域およびカソード拡散領域とを対向させ、ＣＨ2側のアノード拡散領域とＣＨ2側のＰゲート拡散領域およびカソード拡散領域とを対向させている。
【００６３】
すなわち、本実施の形態における双方向フォトサイリスタチップは、図４に示すように、Ｎ型シリコン基板６１の表面側に、アノード拡散領域(Ｐ型)６２とこのアノード拡散領域６２に対向するＰゲート拡散領域(Ｐ型)６３とを、図４中の上側部分６０aと下側部分６０bとに左右反対の状態で設けている。そして、両Ｐゲート拡散領域６３,６３内には、アノード拡散領域６２に近い側にカソード拡散領域(Ｎ型)６４,６４を設けている。さらに、上側部分６０aのＰゲート拡散領域６３におけるカソード拡散領域６４形成領域の反対側を、下側部分６０bの(つまり、反対側のチャネルの)アノード拡散領域６２の背後まで延在させている。同様に、下側部分６０bのＰゲート拡散領域６３におけるカソード拡散領域６４形成領域の反対側を、上側部分６０aのアノード拡散領域６２の背後まで延在させている。これによって、チップの上側部分６０aと下側部分６０bとの夫々に、アノード拡散領域６２からカソード拡散領域６４に向かってＰＮＰＮ部が構成される。尚、６５はゲート抵抗である。
【００６４】
このように、本実施の形態の双方向フォトサイリスタチップにおいては、上記上側部分６０aにおいて、ＣＨ1側のアノード拡散領域６２とＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させている。同様に、下側部分６０bにおいて、ＣＨ2側のアノード拡散領域６２とＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させている。こうすることによって、上記第１実施の形態の双方向フォトサイリスタチップのごとく、上記チップの全幅において、ＣＨ1側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ2側のＰゲート拡散領域６３およびカソード拡散領域６４とを互いに対向させる場合とは異なり、ＣＨ1とＣＨ2との動作電流領域を交差しないようにできるのである。
【００６５】
そして、上記ＣＨ1側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ2側のアノード拡散領域６２とを覆って、破線で示すようにＡl電極６６を形成している。同様に、ＣＨ2側のＰゲート拡散領域６３およびカソード拡散領域６４とＣＨ1側のアノード拡散領域６２とを覆って、破線で示すようにＡl電極６６を形成している。
【００６６】
そして、図４中左側のＰゲート拡散領域６３と右側のＰゲート拡散領域６３とにおけるカソード拡散領域６４が形成されていない領域には、カソード拡散領域６４に並行して略同じ長さの矩形のＰ型不純物が拡散されていない開口部(図示せず)を設けている。また、Ａl電極６６におけるＰゲート拡散領域６３の上記開口部の位置には、この開口部を取り囲むように開口部６７を形成している。そして、Ａl電極６６の開口部６７内には、Ｎ型シリコン基板６１に直接接触するＡl電極６８を形成して、Ｐゲート拡散領域６３とＮ型シリコン基板６１との間に、ショットキーバリアダイオード６９を形成している。
【００６７】
したがって、上記Ｐゲート拡散領域６３からＮ型シリコン基板６１への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板６１内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。
【００６８】
尚、説明は省略しているが、上記Ｎ型シリコン基板６１上には、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様にＳiＯ2膜が形成されており、必要な箇所においてＡl電極６６との間を絶縁している。また、図４においては、チップの周辺に沿って形成されるチャネルストッパとしてのＮ型拡散領域とこのＮ型拡散領域上のＡl電極は省略している。また、電極Ｔ1および電極Ｔ2は、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様に、Ａl電極６６の直上に形成されている。
【００６９】
本実施の形態においは、上記Ｎ型シリコン基板６１上における左側のアノード拡散領域６２と右側のアノード拡散領域６２との間であって、上側部分６０aのＣＨ1と下側部分６０bのＣＨ2との間に、ＣＨ1およびＣＨ2の方向に延在してチャネル分離領域７０が形成されている。したがって、このチャネル分離領域７０によって、上記転流時において、Ｎ型シリコン基板６１内の少数キャリアである正孔が吸い込まれてチャネル間の移動が制限される。したがって、例えばＣＨ1がオフした場合に、上側部分６０aのＮ型シリコン基板６１中に残存している正孔が下側部分６０bへ移動し難くなる。その結果、ショットキーバリアダイオード６９によるＰゲート拡散領域６３からＮ型シリコン基板６１への少数キャリア(ホール)の注入抑制効果、および、ＣＨ1とＣＨ2との動作電流領域が交差しない効果と相俟って、下側部分６０bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)を抑制でき、転流特性を上記第１実施の形態の場合よりも改善することができるのである。
【００７０】
・第３実施の形態
上記第２実施の形態における双方向フォトサイリスタチップにおいては、チップの周囲における互いに対向する２辺に沿って拡散領域が設けられる一方、他の対向する２辺に沿ってＣＨ1およびＣＨ2が形成される。したがって、チャネル分離領域７０の形成領域はチップの中央部の限られた領域となり、ＣＨ1とＣＨ2とを完全に分離できるように形成することができない。したがって、転流特性Icomを十分に改善できてはいない。
【００７１】
また、上述したように、ＣＨ1側およびＣＨ2側におけるアノード拡散領域,Ｐゲート拡散領域およびカソード拡散領域の長さは、第１実施の形態の双方向フォトサイリスタチップの場合よりも短くなっている。したがって、対向している拡散領域の長さが短いためにオン電圧ＶＴが高くなってディバイスの発熱が大きくなる。
【００７２】
そこで、本実施の形態においては、ディバイス特性を高めると共に、更なる転流特性Icomの改善を図ることができる双方向フォトサイリスタチップについて述べる。
【００７３】
図５は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示している。尚、図５における断面図および等価回路図は省略しているが、基本的には図２および図３と同様である。
【００７４】
本実施の形態の双方向フォトサイリスタチップのパターンレイアウトは、上記第１実施の形態の双方向フォトサイリスタチップのパターンレイアウトにおけるＣＨ1側のＰゲート拡散領域３３に対して、ＣＨ2側のＰゲート拡散領域３３とは反対側に位置しているＣＨ2側のアノード拡散領域３２を、ＣＨ1側のＰゲート拡散領域３３とＣＨ2側のＰゲート拡散領域３３との間に配置して、ＣＨ2側のアノード拡散領域とＣＨ2側のＰゲート拡散領域およびカソード拡散領域とを互いに対向させる。同様に、ＣＨ1側のアノード拡散領域３２を、ＣＨ1側のＰゲート拡散領域３３と移動後のＣＨ2側のアノード拡散領域との間に配置して、ＣＨ1側のアノード拡散領域とＣＨ1側のＰゲート拡散領域およびカソード拡散領域とを互いに対向させている。
【００７５】
すなわち、本実施の形態における双方向フォトサイリスタチップは、図５に示すように、Ｎ型シリコン基板７２の表面側において、左側部分７１aには、内側にアノード拡散領域(Ｐ型)７３を形成し、このアノード拡散領域７３に対向するＰゲート拡散領域(Ｐ型)７４を外側に形成している。同様に、右側部分７１bには、内側にアノード拡散領域７３を形成し、このアノード拡散領域７３に対向するＰゲート拡散領域７４を外側に形成している。さらに、夫々のＰゲート拡散領域７４内には、アノード拡散領域７３に対向する辺に沿って並行に上記アノード拡散領域７３に近い側に、カソード拡散領域(Ｎ型)７５を形成している。こうして、左側部分７１aと右側部分７１bとの夫々において、アノード拡散領域７３からカソード拡散領域７５に向かってＰＮＰＮ部が形成されている。尚、７６はゲート抵抗であり、夫々のＰゲート拡散領域７４から逆チャネルのアノード拡散領域７３までチップの互いに対向する側辺に沿って配置されている。
【００７６】
このように、本実施の形態の双方向フォトサイリスタチップにおいては、上記左側部分７１aに、ＣＨ1側のアノード拡散領域７３とＰゲート拡散領域７４およびカソード拡散領域７５とを互いに対向させて形成している。また、右側部分７１bに、ＣＨ2側のアノード拡散領域７３とＰゲート拡散領域７４およびカソード拡散領域７５とを互いに対向させて形成している。このように、ＣＨ1の動作電流領域とＣＨ2の動作電流領域とを左側部分７１aと右側部分７１bとに分離して形成することによって、ＣＨ1とＣＨ2との動作電流領域を交差しないようにできる。また、アノード拡散領域７３,Ｐゲート拡散領域７４およびカソード拡散領域７５の長さを、第２実施の形態の双方向フォトサイリスタチップの場合よりも長くできる。したがって、ディバイス特性を高めることもできるのである。
【００７７】
そして、上記左側部分７１aのＣＨ1側のＰゲート拡散領域７４およびカソード拡散領域７５と、右側部分７１bのＣＨ2側のアノード拡散領域７３と、ＣＨ1側のＰゲート拡散領域７４とＣＨ2側のアノード拡散領域７３とを接続するゲート抵抗７６とを覆って、破線で示すようにＡl電極７７を形成している。同様に、上記右側部分７１bのＣＨ2側のＰゲート拡散領域７４およびカソード拡散領域７５と、左側部分７１aのＣＨ1側のアノード拡散領域７３と、ＣＨ2側のＰゲート拡散領域７４とＣＨ1側のアノード拡散領域７３とを接続するゲート抵抗７６とを覆って、破線で示すようにＡl電極７７を形成している。
【００７８】
そして、上記両Ｐゲート拡散領域７４におけるカソード拡散領域７５が形成されていない領域上のＡl電極７７に、カソード拡散領域７５と平行に略同じ長さの矩形の開口部７８を形成している。そして、このＡl電極７７の開口部７８内には、上記第１,第２実施の形態の場合と同様にして、Ｎ型シリコン基板７２に直接接触するＡl電極７９を形成して、Ｐゲート拡散領域７４とＮ型シリコン基板７２との間に、ショットキーバリアダイオード８０を形成している。
【００７９】
したがって、上記Ｐゲート拡散領域７４からＮ型シリコン基板７２への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板７２内の残存キャリア量が減少し、転流特性の改善を図ることができるのである。
【００８０】
尚、説明は省略しているが、上記Ｎ型シリコン基板７２上には、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様にＳiＯ2膜が形成されており、必要な箇所においてＡl電極７７との間を絶縁している。また、図５においては、チップの周辺に沿って形成されるチャネルストッパとしてのＮ型拡散領域とこのＮ型拡散領域上のＡl電極は省略している。また、電極Ｔ1および電極Ｔ2は、上記第１実施の形態の双方向フォトサイリスタチップの場合と同様に、Ａl電極７７の直上に形成されている。
【００８１】
本実施の形態においは、上記Ｎ型シリコン基板７２上における両アノード拡散領域７３,７３との間(つまり、ＣＨ1とＣＨ2との間)であって、両ゲート抵抗７６,７６の間に、アノード拡散領域７３の延在方向に延在してチャネル分離領域８１を形成している。したがって、このチャネル分離領域８１によって、上記転流時において、Ｎ型シリコン基板７２内の少数キャリアである正孔が吸い込まれて、チャネル間の移動が制限される。
【００８２】
その場合、上記ＣＨ1は左側部分７１a内に形成され、ＣＨ2は右側部分７１b内に形成されている。したがって、チャネル分離領域８１とＣＨ1およびＣＨ2の動作電流領域とは交差することなく、チャネル分離領域８１をアノード拡散領域７３に沿って、上記第２実施の形態におけるチャネル分離領域７０よりも長く形成することができる。
【００８３】
したがって、例えば、上記ＣＨ1がオフした場合に、左側部分７１aのＮ型シリコン基板７２中に残存している正孔が右側部分７１bへ移動するのを、上記第２実施の形態におけるチャネル分離領域７０の場合よりも的確に阻止することができる。その結果、ショットキーバリアダイオード８０によるＰゲート拡散領域７４からＮ型シリコン基板７２への少数キャリア(ホール)の注入抑制効果、及び、ＣＨ1とＣＨ2との動作電流領域が交差しない効果と相俟って、右側部分７１bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)をより効果的に抑制でき、転流特性を上記第２実施の形態の場合よりも改善することができるのである。
【００８４】
尚、上記第２,第３実施の形態における説明では省略しているが、上記第１実施の形態の場合と同様に、ショットキーバリアダイオード６９,８０の順方向電圧を、適用されるサイリスタのＰゲート拡散領域６３,７４とＮ型シリコン基板６１,７２との間の順方向電圧よりも２０mＶ以上低い値に設定することが望ましい。また、ショットキーバリアダイオード６９,８０におけるＰゲート拡散領域６３,７４の上記開口部の幅Ｌ1(図２参照)を、ショットキーバリアダイオード６９,８０がその耐圧以内でピンチオフできる距離に設定することが望ましい。また、転流特性Icomと臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板６１,７２の裏面にリン濃度が１０15cm-3以上且つ１０18cm-3以下のＮ＋層を形成することが望ましい。
【００８５】
・第４実施の形態
以下、上記第２,第３実施の形態におけるチャネル分離領域７０,８１の具体的構成について説明する。図６は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板９１の断面図である。尚、図６は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用することができる。
【００８６】
本実施の形態におけるチャネル分離領域９２は、Ｎ型シリコン基板９１上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜で構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのために、Ｎ型シリコン基板９１内の少数キャリアである正孔を積極的に消滅させることができ、正孔のライフタイムの低減を促進することができるのである。
【００８７】
上記Ｎ型シリコン基板９１上におけるチャネル分離領域９２の左側部分９３aと右側部分９３bとには、左側部分９３aのアノード拡散領域９４a上から右側部分９３bのアノード拡散領域９４b上にかけてＳiＯ2膜９５を形成している。さらに、このＳiＯ2膜９５上に酸素ドープ半絶縁多結晶シリコン膜９６を形成し、酸素ドープ半絶縁多結晶シリコン膜９６におけるチャネル分離領域９２近傍の領域９６'と両端部の領域９６''とにリンをドープする。こうすることによって、Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の領域９６'と両端部の領域９６''とのシリコン界面準位Ｑssが増大するのである。
【００８８】
さらに、上記酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープしていない領域の上にＳiＯ2膜９７を化学気相成長法によって形成する。そして、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした両端部９６''の位置にはアノード拡散領域９４上からリン注入酸素ドープ半絶縁多結晶シリコン膜９６''上にかけてＡl電極９８を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした領域９６'には左側部分９３aのＳiＯ2膜９７上から右側部分９３bのＳiＯ2膜９７上にかけてＡl電極９９を形成し、Ｎ型シリコン基板９１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜９６の両端と中央とをＡl電極９８,９９に接触させ、両Ａl電極９８,９９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。
【００８９】
上記構成によって、上記Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の位置のシリコン界面準位Ｑssが増大するため、Ｎ型シリコン基板９１内の少数キャリアである正孔１００がチャネル分離領域９２において消滅され、チャネルの移動が制限されのである。
【００９０】
さらに、上記アノード拡散領域９４上における酸素ドープ半絶縁多結晶シリコン膜９６に対してリンをドープしている。したがって、Ｎ型シリコン基板９１の表面におけるアノード拡散領域９４のチャネル分離領域９２側近傍のシリコン界面準位Ｑssが増大し、アノード拡散領域９４を含むＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下する。その結果、保持電流(以下、ＩＨと略称する)が５００μＡ以上に上がって上記ＰＮＰＮ部のオン状態が継続する時間が長くなり、上記転流時において、誤動作に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへの移動するキャリアをより効果的に消滅させることが可能になる。
【００９１】
尚、上記ＩＨを５００μＡ以上に上げる方法は、上述した▲１▼ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の低下に限らず、▲２▼上記カソード拡散面積のＰゲート拡散面積に対する面積比率を上げること、▲３▼上記ＮＰＮトランジスタの電流増幅率Ｈfe(npn)あるいはゲート抵抗値を下げることでも可能である。
【００９２】
ところで、上記酸素ドープ半絶縁多結晶シリコン膜９６に対して注入するリン濃度は高ければ高いほどシリコン界面準位Ｑssが増大して転流特性改善には効果的であるが、あまり多すぎるとデバイス本来の信頼性等に悪影響を及ぼすため、シート抵抗で１Ω/□以上且つ２０００Ω/□が適当である。また、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分９３aと右側部分９３bとの境界にある酸素ドープ半絶縁多結晶シリコン膜９６におけるリン注入領域９６'の幅であるチャネル分離領域９２の幅を１００μmとしているが、５０μm以上であれば良い。
【００９３】
また、上記チャネル分離領域９２の位置に形成されたＡl電極９９は、遮光膜としても機能することができる。
【００９４】
・第５実施の形態
図７は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板１０１の断面図である。本実施の形態におけるチャネル分離領域１０２は、Ｎ型シリコン基板１０１の表面に酸素ドープ半絶縁多結晶シリコン膜を直接形成することによって構成されている。尚、図７は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用できる。
【００９５】
上記Ｎ型シリコン基板１０１上におけるチャネル分離領域１０２の左側部分１０３aと右側部分１０３bとには、左側部分１０３aのアノード拡散領域１０４a上から右側部分１０３bのアノード拡散領域１０４b上にかけてＳiＯ2膜１０５を形成している。そして、チャネル分離領域１０２の部分のＳiＯ2膜１０５を除去してＮ型シリコン基板１０１を露出させる。その状態において、左側部分１０３aのＳiＯ2膜１０５aにおけるアノード拡散領域１０４a上の部分から右側部分１０３bのＳiＯ2膜１０５bにおけるアノード拡散領域１０４b上の部分まで酸素ドープ半絶縁多結晶シリコン膜１０６を形成する。こうして、チャネル分離領域１０２におけるＮ型シリコン基板１０１の表面に接触させて酸素ドープ半絶縁多結晶シリコン膜１０６を直接形成する。
【００９６】
さらに、上記ＳiＯ2膜１０５上の領域における酸素ドープ半絶縁多結晶シリコン膜１０６上に、ＳiＯ2膜１０７を化学気相成長法によって形成する。そして、アノード拡散領域１０４の表面からＳiＯ2膜１０７の表面にかけてＡl電極１０８を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、左側部分１０３aのＳiＯ2膜１０７の表面から右側部分１０３bのＳiＯ2膜１０７の表面にかけてＡl電極１０９を形成して、Ｎ型シリコン基板１０１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１０６の端部と中央部とをＡl電極１０８,１０９に接触させ、上記両Ａl電極１０８,１０９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
【００９７】
上記構成によって、上記Ｎ型シリコン基板１０１の表面におけるチャネル分離領域１０２には、酸素ドープ半絶縁多結晶シリコン膜１０６が直接形成されている。このような構造をとることによって、上記第４実施の形態におけるチャネル分離領域９２よりも本チャネル分離領域１０２の方がシリコン界面準位Ｑssが著しく増大する。そのため、上記第４実施の形態の場合と同様に、Ｎ型シリコン基板１０１内の少数キャリアである正孔１１０のライフタイムの低減を大いに促進することができるのである。
【００９８】
尚、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１０３aのＳiＯ2膜１０５aと右側部分１０３bのＳiＯ2膜１０５bとの間隔であるチャネル分離領域１０２の幅を１００μmとしているが、５０μm以上であれば良い。
【００９９】
また、上記チャネル分離領域１０２の位置に形成されたＡl電極１０９は、遮光膜としても機能することができる。
【０１００】
・第６実施の形態
図８は、本実施の形態におけるパシベーション構造を示すチャネル分離領域付近のＮ型シリコン基板１１１の断面図である。本実施の形態におけるチャネル分離領域１１２は、Ｎ型シリコン基板１１１の表面に形成されて短絡されたショートダイオードで構成されている。尚、図８は、図５におけるＣ‐Ｃ'矢視断面図に相当するが、図４におけるチャネル分離領域７０の場合も全く同様に適用できる。
【０１０１】
上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２の領域にＰ型拡散領域１１５が形成され、Ｐ型拡散領域１１５における左側部分１１３aの側面の位置にＮ型シリコン基板１１１からＰ型拡散領域１１５にかけてチャネルストッパとしてのＮ型拡散領域１１６aが形成され、Ｐ型拡散領域１１５における右側部分１１３bの側面の位置にも同様にＮ型拡散領域１１６bが形成されている。
【０１０２】
上記左側部分１１３aと右側部分１１３bとの夫々において、アノード拡散領域１１４上からＮ型拡散領域１１６上にかけてＳiＯ2膜１１７を形成している。そして、ＳiＯ2膜１１７上におけるアノード拡散領域１１４近傍からＮ型拡散領域１１６近傍にかけて酸素ドープ半絶縁多結晶シリコン膜１１８を形成する。さらに、酸素ドープ半絶縁多結晶シリコン膜１１８上にＳiＯ2膜１１９を化学気相成長法によって形成する。そして、アノード拡散領域１１４の表面からＳiＯ2膜１１９の表面にかけてＡl電極１２０を形成して、電極Ｔ1または電極Ｔ2に接続する。一方、左側部分１１３aのＳiＯ2膜１１９の表面から右側部分１１３bのＳiＯ2膜１１９の表面にかけてＡl電極１２１を形成し、Ｎ型シリコン基板１１１に接続している。こうして、上記酸素ドープ半絶縁多結晶シリコン膜１１８の両端をＡl電極１２０,１２１に接触させ、両Ａl電極１２０,１２１間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
【０１０３】
上記構成によって、上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２には、Ｐ型拡散領域１１５とＮ型拡散領域１１６とで短絡されたショートダイオードが構成されている。そのため、Ｎ型シリコン基板１１１内の少数キャリアである正孔１２２が上記ショートダイオードのＰ型拡散領域１１５に吸収されて、正孔１２２のライフタイムが低減されるのである。
【０１０４】
尚、上記チャネル間の距離Ｌ2を３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１１３aのＮ型拡散領域１１６a外縁と右側部分１１３bのＮ型拡散領域１１６b外縁との距離であるチャネル分離領域１１２の幅を１００μmとしているが、５０μm以上であれば良い。
【０１０５】
また、上記チャネル分離領域１１２の位置に形成されたＡl電極１２１は遮光膜としても機能することができ、受光時にいたずらに上記ショートダイオードの領域から光が侵入してキャリアが発生するのことを抑制することができる。
【０１０６】
尚、この発明は、上記各実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で適宜変形を行っても差し支えない。例えば、各半導体の導電型は、上記各実施の形態とは逆であっても差し支えない。また、材料も、上述した機能や効果を奏する範囲内で適宜選択してもよい。
【０１０７】
【発明の効果】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、基板の表面に一対のフォトサイリスタ部を形成して１つの半導体チップを得る際に、この一対のフォトサイリスタ部を構成する第２拡散層と基板との間にショットキーバリアダイオードを形成したので、上記第２拡散領域から基板への少数キャリアの注入を抑制して、上記基板の残存キャリア量を減少させることができる。
【０１０８】
したがって、転流時において、上記基板内の残存キャリアが上記一対のサイリスタ部のチャネル間で移動する機会を減少することができ、転流特性Icomを、本双方向フォトサイリスタチップのみで光点弧・負荷制御を可能にするに必要な約２００mＡrms以上にまで改善することができる。
【０１０９】
さらに、上記一対のフォトサイリスタ部を構成する各拡散層を各フォトサイリスタ部の動作電流領域が交差しないように配置し、上記基板の表面に上記各動作電流領域を分離するチャネル分離領域を設けるようにすれば、上記チャネル分離領域によって、転流時において、上記基板内の残存キャリアが上記チャネル間で移動するのを制限することができる。したがって、上記転流特性Icomをさらに改善することができる。
【図面の簡単な説明】
【図１】この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。
【図２】図１におけるＢ‐Ｂ'矢視断面図である。
【図３】図１に示す双方向フォトサイリスタチップにおける等価回路図である。
【図４】図１とは異なる概略パターンレイアウトを示す図である。
【図５】図１および図４とは異なる概略パターンレイアウトを示す図である。
【図６】図４および図５におけるチャネル分離領域の具体的構成を示す断面図である。
【図７】図６とは異なるチャネル分離領域の構成を示す断面図である。
【図８】図６および図７とは異なるチャネル分離領域の構成を示す断面図である。
【図９】ＳＳＲの回路構成を示す図である。
【図１０】図９における光点弧カプラの等価回路図である。
【図１１】図１０における双方向フォトサイリスタ２の概略パターンレイアウトを示す図である。
【図１２】図１１におけるＡ‐Ａ'矢視断面図である。
【符号の説明】
３１,６１,７２,９１,１０１,１１１…Ｎ型シリコン基板、
３２,６２,７３,９４,１０４,１１４…アノード拡散領域、
３３,６３,７４…Ｐゲート拡散領域、
３４,６４,７５…カソード拡散領域、
３５,６５,７６…ゲート抵抗、
３６,１１６…Ｎ型拡散領域、
３７,９５,９７,１０５,１０７,１１７,１１９…ＳiＯ2膜、
３８,３９,４３,６６,６８,７７,７９,９８,９９,１０８,１０９,１２０,１２１…Ａl電極、
４０,４２,６７,７８…Ａl電極の開口部、
４１…Ｐゲート拡散領域の開口部、
４４,６９,８０…ショットキーバリアダイオード、
４５…Ｎ＋層、
５１…双方向フォトサイリスタチップ、
５２,５３…フォトサイリスタ、
７０,８１,９２,１０２,１１２…チャネル分離領域、
９６,１０６,１１８…酸素ドープ半絶縁多結晶シリコン膜、
９６',９６''…リン・酸素ドープ半絶縁多結晶シリコン膜、
１００,１１０,１２２…残存正孔、
１１５…Ｐ型拡散領域、
Ｔ1,Ｔ2…電極。
Claims (10)
- 第１の導電型を持つ基板の表面に、第２の導電型を持つ第１拡散層と、この第１拡散層に対向する上記第２の導電型を持つ第２拡散層と、この第２拡散層内に上記第１拡散層に対向して形成されて上記第１の導電型を持つ第３拡散層とを含む一対のフォトサイリスタ部を備えた１つの半導体チップである双方向フォトサイリスタチップにおいて、
上記フォトサイリスタ部を構成する第２拡散層と基板との間に形成されたショットキーバリアダイオードを備えたことことを特徴とする双方向フォトサイリスタチップ。 - 請求項１に記載の双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードは、上記第３拡散領域に対向すると共に、上記第３拡散拡散領域と略同じ長さで所定の幅に形成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項２に記載の双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードの幅を変更することによって、上記ショットキーバリアダイオードの面積を変え、
上記ショットキーバリアダイオードの面積を変更することによって、上記ショットキーバリアダイオードの順方向電圧を設定可能
になっていることを特徴とする双方向フォトサイリスタチップ。 - 請求項３に記載の双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードの幅は、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部の第２拡散領域と基板との間の順方向電圧よりも２０mＶ以上低い値になるように設定されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項３に記載の双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードゲートを挟む２つの拡散領域の間隔は、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項１に記載の双方向フォトサイリスタチップにおいて、
上記基板はＮ型シリコン基板であり、
上記Ｎ型シリコン基板の裏面には、１０15cm-3以上且つ１０18cm-3以下の濃度でリンが注入されたＮ＋層が形成されている
ことを特徴とする双方向フォトサイリスタチップ。 - 請求項１に記載の双方向フォトサイリスタチップにおいて、
上記基板はＮ型シリコン基板であり、
上記一対のフォトサイリスタ部を構成する各拡散層は、各フォトサイリスタ部のチャネルにおける動作電流領域が交差しないように配置されており、
上記基板の表面に、上記各動作電流領域を分離するチャネル分離領域を備えたことを特徴とする双方向フォトサイリスタチップ。 - 請求項７に記載の双方向フォトサイリスタチップにおいて、
上記チャネル分離領域は、上記Ｎ型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項７に記載の双方向フォトサイリスタチップにおいて、
上記チャネル分離領域は、上記Ｎ型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項７に記載された双方向フォトサイリスタチップにおいて、
上記チャネル分離領域は、上記半導体チップの表面に形成されたショートダイオードを含んで構成されたことを特徴とする双方向フォトサイリスタチップ。
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