JP6089000B2 - 双方向フォトサイリスタチップ、および、ソリッドステートリレー - Google Patents

Description

この発明は、双方向フォトサイリスタチップ、および、上記双方向フォトサイリスタチップを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。

従来より、交流で使用するＳＳＲとして、図１３に示すような回路構成を有するものがある。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１および点弧用の双方向フォトサイリスタ２から成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。

また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図１４に示す通りである。双方向フォトサイリスタ２は、ＣＨ(チャネル)1のフォトサイリスタ９とＣＨ2のフォトサイリスタ１０とで構成されている。そして、ＣＨ1のフォトサイリスタ９は、ＰＮＰトランジスタＱ1のベースをＮＰＮトランジスタＱ2のコレクタに接続する一方、ＰＮＰトランジスタＱ1のコレクタをＮＰＮトランジスタＱ2のベースに接続して構成されている。同様に、ＣＨ2のフォトサイリスタ１０は、ＰＮＰトランジスタＱ3のベースをＮＰＮトランジスタＱ4のコレクタに接続する一方、ＰＮＰトランジスタＱ3のコレクタをＮＰＮトランジスタＱ4のベースに接続して構成されている。

さらに、上記ＣＨ1側においては、ＰＮＰトランジスタＱ1のエミッタが直接電極Ｔ1に接続されている。一方、ＮＰＮトランジスタＱ2のエミッタは直接に、ベースはゲート抵抗１１を介して、電極Ｔ2に接続されている。同様に、ＣＨ2側においては、ＰＮＰトランジスタＱ3のエミッタが直接電極Ｔ2に接続されている。一方、ＮＰＮトランジスタＱ4のエミッタは直接に、ベースはゲート抵抗１２を介して、電極Ｔ1に接続されている。

上記構成を有する光点弧カプラ３は、以下のように動作する。すなわち、図１４において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタ２が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によりＣＨ1側のＰＮＰＮ部がオンして、電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。

一方、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。

こうして、上記ＣＨ1側のＰＮＰＮ部またはＣＨ2側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。

上述のような上記光トリガ用の双方向フォトサイリスタ２と、負荷を実制御するための双方向サイリスタであるメインサイリスタ４とのハイブリッド構成を有するＳＳＲ８は、電流容量を大きくできるという特徴を有している。その理由は、バーティカル型のチップ構造を採用しているために、電流経路がＰＮＰＮ素子の面積に比例して増えるためチップサイズを小さくできるからである。つまり、コストに対する効率がよい構造であるといえる。

これに対し、不利な点は、(１) バーティカル型のチップ構造を得るために、アイソレーションやメサ構造を採用する必要があり、作り難い。(２) 上記(１)のためにプロセスコストが高い。(３) メインサイリスタ４は、光でトリガができない(メインサイリスタ４のトリガ電流としては約１０mＡが必要であり、光励起で発生するキャリア電流では大幅に不足するため)。

近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図１３に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して図１２に示すような回路構成のＳＳＲを作製し、上記光トリガ用の双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。

このように、メインサイリスタを省略した回路構成のＳＳＲを作製でき、ダイレクトに負荷を制御できる上記光トリガ用の双方向フォトサイリスタとして、特許第４０６５８２５号公報(特許文献１)に開示された双方向フォトサイリスタチップがある。

図１５は、上記特許文献１に開示された双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。また、図１６および図１７は、図１５におけるＢ‐Ｂ’矢視断面概略図である。尚、図１６は光オン時の状態を示し、図１７は光オフ時である電圧反転時(転流時)の状態を示す。

上記従来の双方向フォトサイリスタチップにおいては、平面的には、図１５に示すように、中心線Ａ‐Ａ’とこの中心線に直交する線分Ｂ‐Ｂ’との交点に対して１８０度の回転対称に、つまり上記交点に対して点対称のパターンを有している。また、断面的には、図１６および図１７に示すように、中心線Ａ‐Ａ’と直交する垂直方向の線分Ｃ‐Ｃ’に対して左右対称に構成されている。以下、中心線Ａ‐Ａ’および線分Ｃ‐Ｃ’に対して左側のフォトサイリスタをＣＨ1のフォトサイリスタ２０aと称する一方、右側のフォトサイリスタをＣＨ2のフォトサイリスタ２０bと称する。

図１５,図１６および図１７において、２１はＮ型シリコン基板、２２は高濃度Ｎ型拡散領域２２aと高濃度Ｐ型拡散領域２２bとから構成されたショートダイオード(チャネル分離領域)、２３はアノード拡散領域(Ｐ型)、２４はゲート拡散領域(Ｐ型)、２５はカソード拡散領域(Ｎ型)、２６はゲート抵抗領域、２７はチャネルストッパとしての高濃度Ｎ型拡散領域、２３a,２４a,２７aはＡl電極である。また、Ｔ1,Ｔ2はリードフレーム、２８a,２８b,２８a’,２８b’はＡuワイヤ、２９はショットキーバリアダイオードである。

上記構成によれば、双方向フォトサイリスタにおける重要な設計パラメータである転流特性を大幅に向上させることができる。したがって、本双方向フォトサイリスタをＳＳＲの光点弧カプラとして用いることによって、メインサイリスタを省略することが可能になるのである。

ここで、上記「転流特性」とは、転流失敗を起こすこと無く制御可能な最大の動作電流値Ｉcomを表す特性のことである。そして、上記特許文献１に開示された双方向フォトサイリスタチップにおいては、Ｎ型シリコン基板２１の表面側にショートダイオード２２を有している。したがって、図１７に示すように、ショートダイオード２２によって、転流時において、Ｎ型シリコン基板２１内の少数キャリア３０が回収される。その結果、上記ＣＨ2側の正帰還作用によってＣＨ2のフォトサイリスタ２０bがオンするという誤動作(転流失敗)が抑制されて、転流特性が改善されるのである。

上述のように、上記特許文献１に開示された双方向フォトサイリスタチップは、光トリガを目的とした双方向フォトサイリスタであって、負荷を実制御するためのドライバー素子の目的としても作製されており、それらの目的に適したラテラル構造を有している。そのために、プレーナー構造のために作り易く、プロセスコストが安価であるという利点がある。

また、上記従来の特許文献１に開示された双方向フォトサイリスタチップは、電流容量(定格電流)が１Ａ以下(≒サージ耐圧１０Ａ以下に相当)のＳＳＲを作成するのには有効である。ところが、電流容量が１Ａより大きなＳＳＲへの適用は、効率(＝性能/コスト)に劣りが見え始めると言う問題がある。ここで、上記「性能」とは、「サージ耐圧」と「転流特性」と「臨界オフ電圧上昇率dＶ/dｔ特性(以下、単にdＶ/dｔ特性と言う)」とである。

特許第４０６５８２５号公報

上記特許文献１に開示された双方向フォトサイリスタチップのようなラテラル構造のＰＮＰＮ素子の場合は、電流経路が、互いに対向しているアノード拡散領域(Ｐ型)２３と、ゲート拡散領域(Ｐ型)２４とカソード拡散領域(Ｎ型)２５との複合体(以下、「ゲート拡散領域２４/カソード拡散領域２５」と記載する)とのうちのＣＨ1のフォトサイリスタ２０aまたはＣＨ2のフォトサイリスタ２０bの領域に位置する片側と、その幅(奥行き)とに依存するために、チップサイズ(∝コスト)に対する電流効率が悪いと言う問題がある。

そのため、上記特許文献１に開示された双方向フォトサイリスタにおいては、高電流化を図る必要がある。

上記高電流化を図るためには、上記構造の双方向フォトサイリスタチップにおいては、突入電流のサージ耐量を上げて定格電流値を上げる必要がある。一般的には、定格電流値の１０倍の突入電流サージ耐量が必要とされ、例えば定格電流値が０.３Ａである定格品の場合には、３Ａの突入電流サージ耐量が必要とされている。

図１５に示す双方向フォトサイリスタチップのパターンレイアウトにおいて、ＣＨ1のフォトサイリスタ２０aまたはＣＨ2のフォトサイリスタ２０bにおける互いに対向する一直線状の側辺を有するアノード拡散領域２３とゲート拡散領域２４/カソード拡散領域２５との間に突入電流であるサージ電流を流すと、アノード拡散領域２３の側部から横の方向(ラテラル方向)へ流れる電流が、ゲート拡散領域２４/カソード拡散領域２５の長手方向である第１方向中央部に集中して接合破壊が発生してしまう。したがって、本双方向フォトサイリスタチップの高電流化を図る上で、チップの上記第１方向中央部への電流集中を緩和する必要がある。

そこで、本発明者は、上記アノード拡散領域２３とゲート拡散領域２４とカソード拡散領域２５とのパターン構造の変更によって、上記チップの上記第１方向中央部への電流集中の緩和を図ることができる双方向フォトサイリスタチップを試みた.尚、この双方向フォトサイリスタチップは、この発明を理解し易くするために説明するものであって、公知文献ではなく、従来の技術ではない。

しかしながら、その場合には、サージ耐量は、チップサイズが４mm²より下回る場合には改善できるのであるが、４mm²以上になると改善効果が飽和傾向になるという問題がある。

また、上記「転流特性」に対しては、上記ショートダイオード２２によって、転流時において、Ｎ型シリコン基板２１内の少数キャリア３０を回収することによって、ＣＨ2側の正帰還作用によってＣＨ2のフォトサイリスタ２０bがオンするという誤動作(転流失敗)を抑制して、転流特性を改善している。

しかしながら、転流時にＮ型シリコン基板２１内に残存する少数キャリア３０を吸収するショートダイオード２２の効果が飽和を迎えるため、電流容量が増すに連れてやがて限界を迎えるという問題がある。勿論、チップ奥行き方向にチップサイズを増大すれば、ショートダイオード２２の面積も増大するが、やがてその効果も追いつかない状態になる。

また、上記「dＶ/dｔ特性」とは、双方向フォトサイリスタに急峻な立ち上がりを有するパルス電圧を印加した際に、当該双方向フォトサイリスタが誤ターンオンする最小の立ち上がり(＝dＶ/dｔ)で定義される。このdＶ/dｔ特性はノイズ耐性を表している。逆バイアス状態のＮ型シリコン基板２１‐ゲート拡散領域２４の接合容量を介して変位電流がゲート拡散領域２４に流れ込み、それがトリガ電流として作用してしまうもので、ゲート拡散領域２４の体積(∝接合容量)に反比例してdＶ/dｔ特性は低下するという相関関係にある。

そのため、さらなる高電流化を図るために、チップサイズを増大させて電流が流れ込む面の長さ(アノード拡散領域２３,ゲート拡散領域２４およびカソード拡散領域２５の幅)を長くすると、それに連れてdＶ/dｔ特性が低下するという相反する関係にあるという問題がある。

そこで、この発明の課題は、突入電流サージ耐量,転流特性およびdＶ/dｔ特性の基本性能を満たしながら１Ａより大きな高電流容量のＳＳＲへの適用を可能にする双方向フォトサイリスタチップ、および、上記双方向フォトサイリスタチップを用いたＳＳＲを提供することにある。

上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
１つの半導体チップの表面に、複数のセルが搭載されており、
上記各セルは、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
上記各フォトサイリスタ部は、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有すると共に、
上記アノード拡散領域から上記ゲート拡散領域へ流れる電流方向に対して平行な方向に沿って配置された上記各セルの間に、上記アノード拡散領域から上記ゲート拡散領域へ流れる電流方向に対して直交する方向に沿ってチャネル分離構造を設けて、そのチャネル分離構造によってオン時に発生した少数キャリアを回収する
ことを特徴としている。

また、一実施の形態の双方向フォトサイリスタチップでは、
上記各セルにおける第１フォトサイリスタ部および第２フォトサイリスタ部は、互いに逆並列または順並列に配線されている。

また、一実施の形態の双方向フォトサイリスタチップでは、
各セルは、並列に接続されている。

また、この発明のＳＳＲは、
上記この発明の双方向フォトサイリスタチップと、ＬＥＤとで構成された光点弧カプラと、
スナバ回路と
で構成されている
ことを特徴としている。

以上より明らかなように、この発明の双方向フォトサイリスタチップは、半導体チップの表面に複数搭載されている各セルは、光トリガと負荷を実制御するためのドライバー素子との目的に適したラテラル構造の双方向フォトサイリスタで構成されている。したがって、上記セルを用いてＳＳＲを形成する場合には、負荷を制御するためのメインサイリスタを省略することが可能になり、部品点数の少ない安価で高性能なＳＳＲを実現することができる。

さらに、１つの上記半導体チップの表面に、複数の上記セルを搭載している。したがって、上記セルの能力が、電流容量が１Ａよりも大きいＳＳＲを動作できない能力であっても、複数搭載することによって、１Ａよりも大きい高電流容量のＳＳＲへの適用を可能にする双方向フォトサイリスタチップを構築することができる。

すなわち、この発明によれば、上記「サージ耐圧」と「転流特性」と「dＶ/dｔ特性」とが最適化された一種類のセルを作成すれば、それを所望数だけ搭載することで、高電流容量であって電流容量が異なるＳＳＲのラインナップを可能にする双方向フォトサイリスタチップを提供することができ、開発効率(開発人員と手番短縮)を大幅に向上することが可能になる。また、安価なメカニカルリレーの代替を可能にする安価なＳＳＲを作製することが可能になる。

さらに、ウエハープロセスにおいては、１種類のセルを生産すれば良いので、生産性が向上し、在庫もミニマイズされ、多品種少量生産を回避することができる。また、品質管理や改善取り組みも効率よく進められるので、工程の一元管理による品質の安定化や向上を図ることができる。

また、この発明のＳＳＲは、高電流容量のＳＳＲに適用可能な双方向フォトサイリスタチップを用いると共に、ＬＥＤからの光信号に応じてダイレクトに負荷を制御可能な光点弧カプラを用いている。したがって、負荷を制御するためのメインサイリスタを省略することができ、部品点数の少ない安価で高性能ななＳＳＲを実現できる。さらに、１Ａより大きな高電流容量のＳＳＲを実現できる。

この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。 図１におけるセルの概略パターンレイアウトを示す図である。 図２におけるＤ‐Ｄ'矢視断面図である。 光オン時の状態を示す図２のＤ‐Ｄ'矢視断面図である。 光オフ時である転流時の状態を示す図２のＤ‐Ｄ'矢視断面図である。 アノード拡散領域とゲート拡散領域とカソード拡散領域とのパターン概略図である。 図１に示す双方向フォトサイリスタチップのコストパフォーマンスを示す図である。 １個の双方向フォトサイリスタで成る双方向フォトサイリスタチップのコストパフォーマンスを示す図である。 図２とは異なるセルの配線構造を示す図である。 図２に示すセル間の配線構造を示す図である。 図１０とは異なるセル間の配線構造を示す図である。 メインサイリスタを省略したＳＳＲの回路図である。 交流で使用するＳＳＲの回路図である。 図１３に示すＳＳＲを構成する光点弧カプラの等価回路図である。 従来の双方向フォトサイリスタにおける概略パターンレイアウトを示す図である。 光オン時の状態を示す図１５のＢ‐Ｂ'矢視断面図である。 光オフ時である転流時の状態を示す図１５のＢ‐Ｂ'矢視断面図である。

以下、この発明を図示の実施の形態により詳細に説明する。

・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。本双方向フォトサイリスタチップ４０は、例えば、図１５に示す上記特許文献１に開示された双方向フォトサイリスタチップのごとく、中心線とこの中心線に直交する線分との交点に対して点対称のパターンを有するＣＨ1のフォトサイリスタとＣＨ2のフォトサイリスタとを含む双方向フォトサイリスタを最小単位のセル４２と定義した場合、１つの半導体チップ上に任意の数のセル４２を搭載したものである。ここで、上記ＣＨ1の第１フォトサイリスタ４２aおよびＣＨ2の第２フォトサイリスタ４２bは、アノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５とを有している。また、矢印は電流の流れる方向を示す。

本双方向フォトサイリスタチップ４０は、例えばＮ型シリコンウェハ上に上記双方向フォトサイリスタでなる複数のセル４２をマトリクス状に形成する。そして、所望のセル数になるようにダイシングによって切り出し、各セル４２間をワイヤー接続(図示せず)することによって形成される。

以下、上記セル４２の具体的構成について説明する。

図２は、本実施の形態の上記セル４２を構成する双方向フォトサイリスタにおける概略パターンレイアウトを示し、図３は図２におけるＤ‐Ｄ'矢視断面概略図である。

本実施の形態における上記セル４２(双方向フォトサイリスタ)は、図２および図３に示すように、セル４２を構成するＮ型シリコン基板４１の表面に、互いに離間して形成されたＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとで構成されている。

上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bは、夫々、Ｐ型のアノード拡散領域４３と、アノード拡散領域４３に対向するＰ型のゲート拡散領域４４と、ゲート拡散領域４４内にアノード拡散領域４３に対向して形成されたＮ型のカソード拡散領域４５を有している。こうして、アノード拡散領域４３からカソード拡散領域４５に向かってＰＮＰＮ部が形成される。尚、４６はゲート抵抗領域である。

また、上記セル４２の周辺に沿って、Ｎ型シリコン基板２１の表面側に、例えば高濃度Ｎ型拡散領域と高濃度Ｐ型拡散領域とで構成されたショートダイオード４７で成るチャネル分離構造が形成されている。また、アノード拡散領域４３を覆うようにＡl電極(破線表示)４３aが形成され、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６を覆うようにＡl電極(破線表示)４４aが形成されている。

上記セル４２(双方向フォトサイリスタ)は、平面的には、図２に示すように、中心線Ｅ‐Ｅ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。また、断面的には、図３に示すように、中心線Ｅ‐Ｅ’と直交する垂直方向の線分Ｆ‐Ｆ’に対して略左右対称に構成されている。すなわち、中心線Ｅ‐Ｅ’および線分Ｆ‐Ｆ’に対して、左側のフォトサイリスタが上記ＣＨ1の第１フォトサイリスタ４２aであり、右側のフォトサイリスタが上記ＣＨ2の第２フォトサイリスタ４２bである。

さらに、上記ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aと、ＣＨ2の第２フォトサイリスタ４２bのカソード拡散領域４５上のＡl電極４４aとが、Ａuワイヤ４８a,４８bによってリードフレームＴ1に接続されている。また、ＣＨ1の第１フォトサイリスタ４２aにおけるカソード拡散領域４５上のＡl電極４４aと、ＣＨ2の第２フォトサイリスタ４２bにおけるアノード拡散領域４３上のＡl電極４３aとが、Ａuワイヤ４８a’,４８b’によってリードフレームＴ2に接続されている。こうして、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが、逆並列にワイヤーボンドで配線されている。

さらに、本セル４２では、上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bにおいて、アノード拡散領域４３およびカソード拡散領域４５の長手方向を第１方向、この第１方向に垂直な方向であってＮ型シリコン基板４１の表面に略平行な方向を第２方向とした場合に、上記第２方向において、セル４２の外周面のうちゲート拡散領域４４に対向する外周面と当該ゲート拡散領域４４との間の距離Ｘを、４００μm以内に設定している。

以下、図４および図５を参照しながら、転流特性ＩcomがＸ≦４００μmの領域で改善される理由について説明する。図４および図５は、図３と同じ、図２のＤ‐Ｄ’矢視断面概略図であり、上記距離Ｘは「Ｘ≦４００μm」である。但し、図４は光オン時の状態を示し、図５は光オフ時である電圧反転時(転流時)の状態を示す。

図４に示すように、上記ＣＨ1側における第１フォトサイリスタ４２aのオン時に発生した少数キャリア４９は、図５に示す転流時には、本双方向フォトサイリスタの電位勾配によって、ＣＨ1の第１フォトサイリスタ４２aにおけるアノード拡散領域４３、あるいは、ＣＨ2の第２フォトサイリスタ４２bにおけるゲート拡散領域４４に回収される。その場合に、ＣＨ2側のゲート拡散領域４４に回収される少数キャリアの量がある臨界値を超えると、ＣＨ2の第２フォトサイリスタ４２bにおける上記ＰＮＰＮ部を構成するＮＰＮトランジスタがオンし、ＣＨ2の第２フォトサイリスタ４２bの正帰還を促して、第２フォトサイリスタ４２bがオンして、上記「転流失敗」を招くことになる。

そこで、上記「転流失敗」を抑制するためには、できる限り動作電流の臨界値Ｉcomを増大させる必要がある。そして、Ｉcomを増大させるためには、ＣＨ2側のゲート拡散領域４４に回収される少数キャリアの量を抑制する必要がある。

ここで、上記ＣＨ1の第１フォトサイリスタ４２aにおけるセル４２の外周面とゲート拡散領域４４との間の距離Ｘを縮小すると、図４に示すようにオン時にＣＨ1側で発生した少数キャリア４９が、ＣＨ2側に移動する前に、図５に示すように、ＣＨ1側のセル４２の外周面におけるＮ型シリコン基板２１の表面に形成されたショートダイオード４７に回収されることになる。

したがって、上記セル４２の外周面とゲート拡散層４４との距離Ｘは、本双方向フォトサイリスタにおける上記転流特性以外の特性(例えば、耐圧等の特性)を満足した上で、最大限に縮小することが望ましい。特に、Ｘ≦４００μmとすることが望ましい。

このように、本実施の形態においては、上記第１フォトサイリスタ４２aおよび第２フォトサイリスタ４２bは、上記第２方向において、セル４２の外周面とゲート拡散領域４４との間の距離Ｘを、４００μm以内に設定している。

したがって、例えば、オン時に上記ＣＨ1側で発生した少数キャリア４９が、ＣＨ2側に移動する前に、図５に示すように、ＣＨ1側のセル４２の外周面上に形成されたショートダイオード４７に回収されることになる。その結果、上記ショットキーバリアダイオードや上記チャネル分離領域が無くても、上記転流特性を大幅に向上させることができる。

そのために、セル４２の面積の増大を抑制し、且つ１セル４２で光点弧して負荷を制御する機能を有してＳＳＲのメインサイリスタを省略できる、安価な双方向フォトサイリスタを得ることができるのである。

ところで、上記構成におけるセル４２(双方向フォトサイリスタ)において、高電流化を図るためには、突入電流のサージ耐量を上げて定格電流値を上げる必要がある。一般的には、定格電流値の１０倍の突入電流サージ耐量が必要とされ、例えば定格電流値が０.３Ａである定格品の場合には、３Ａの突入電流サージ耐量が必要とされている。

図２に示す双方向フォトサイリスタのパターンレイアウトにおいて、ＣＨ1の第１フォトサイリスタ４２aおよびＣＨ2の第２フォトサイリスタ４２bにおける互いに対向する一直線状の側辺を有するアノード拡散領域４３とゲート拡散領域４４/カソード拡散領域４５との間に突入電流であるサージ電流を流すと、図４に示すように、アノード拡散領域４３の側部から横の方向(ラテラル方向)へ流れる電流が、ゲート拡散領域４４/カソード拡散領域４５の上記第１方向中央部に集中して接合破壊が発生してしまう。したがって、本双方向フォトサイリスタチップの高電流化を図る上で、セル４２の上記第１方向中央部への電流集中を緩和する必要がある。

本実施の形態では、上記アノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５とのパターン構造の変更によって、セル４２の上記第１方向中央部への電流集中の緩和を図るようにしている。すなわち、本実施の形態においては、カソード拡散領域４５におけるアノード拡散領域４３に対向する側辺の形状を変更することによって、セル４２の上記第１方向中央部への電流集中を緩和する。

図６は、図２に示すパターンレイアウトにおける上記第１フォトサイリスタ４２a側のアノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５とのパターン概略図を示す。図６において、アノード拡散領域４３およびゲート拡散領域４４のパターンは、図２に示すパターンレイアウトの場合と同様に矩形を成している。これに対し、カソード拡散領域４５のパターンは、アノード拡散領域４３に対向する側辺４５aの上記第１方向中央部に、矩形状の切り欠き部５０を形成している。

こうすることによって、上記アノード拡散領域４３と、ゲート拡散領域４４/カソード拡散領域４５(ゲート拡散領域４４とカソード拡散領域４５との複合体)との間に突入電流が流れた場合に、アノード拡散領域４３からゲート拡散領域４４/カソード拡散領域４５に供給される電流のうち上記第１方向中央部に集中している電流の一部が、切り欠き部５０における中央壁５０aよりもＰゲート接合面からの距離が近い両側壁５０b,５０cに向かって流れる。尚、上記「Ｐゲート接合面」とは、Ｐ型のゲート拡散領域４４におけるＮ型シリコン基板４１との接合面であり、ゲート拡散領域４４のアノード拡散領域４３に対向する側面である。

こうして、上記ゲート拡散領域４４/カソード拡散領域４５の上記第１方向中央部に集中している電流が両側壁５０b,５０cに分散されることによって、上記第１方向中央部への電流集中が緩和される。その結果、ゲート拡散領域４４/カソード拡散領域４５の接合破壊が防止されて、突入電流サージ耐圧を上げることができるのである。

ここで、上記ゲート拡散領域４４/カソード拡散領域４５の接合破壊は、破壊の初動においては、接合が相対的に最も浅いカソード拡散領域４５が破壊され、その後破壊はゲート拡散領域４４に波及する。ゲート拡散領域４４/カソード拡散領域４５の何れの箇所まで接合破壊が進むかは突入電流量に依存し、カソード拡散領域４５のみの破壊で接合破壊が留まる場合もある。

尚、本実施の形態においては、上記カソード拡散領域４５の形状を変更することによって、セル４２の上記第１方向中央部への電流集中を緩和するようにしている。しかしながら、この発明はこれに限定されるものではなく、ゲート拡散領域４４の形状、ゲート拡散領域４４およびカソード拡散領域４５の形状、アノード拡散領域４３の形状、アノード拡散領域４３,ゲート拡散領域４４およびカソード拡散領域４５の形状を変更しても差し支えない。要は、アノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５との少なくとも何れか一つパターン形状を変更すれば良いのである。

図７は、本実施の形態における双方向フォトサイリスタチップのコストパフォーマンスを示す。図７から分かるように、コストはチップ面積と正比例の関係にある。また、サージ耐量はチップ面積と正比例の関係にあり、各セル４２間における最適化構造のバランスが維持されている。また、ノイズ耐量(上記dＶ/dｔ特性)はチップ面積と正比例の関係にあり、上記最適化構造のバランスが維持されている。

図８には、図７との対比のため、セル４２を構成する双方向フォトサイリスタと同じ構造を有する１個の双方向フォトサイリスタで成る双方向フォトサイリスタチップのコストパフォーマンスを示す。図８から分かるように、コストはチップ面積と正比例の関係にある。また、サージ耐量はチップ面積に比例して向上しない。その理由は、電流集中箇所に偏りがあり、電流増加に伴って電流集中箇所間に電流差が生ずるためである。その結果、両ＣＨのフォトサイリスタ間における最適化構造のバランスが崩れる。また、ノイズ耐量(上記dＶ/dｔ特性)はチップ面積に比例して向上しない。その理由は、チップ面積の増大により、ゲート接合容量の増加と、カソード拡散領域/ゲート拡散領域の面積比の低下とが起こり、dＶ/dｔ特性の低下が生ずるためである。その結果、上記最適化構造のバランスが崩れるのである。

以上のごとく、本実施の形態の上記セル４２においては、アノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５との少なくとも何れか一つパターン形状を変更することによって、セル４２のサイズを増大させずにセル４２の上記第１方向中央部への電流集中を緩和し、突入電流サージ耐圧を上げて高電流化を図っている。

さらに、上記セル４２の外周面とゲート拡散領域４４との間の距離Ｘを４００μm以内に設定することによって、例えば、オン時に上記ＣＨ1側で発生した少数キャリア４９をセル４２の外周面上に形成されたショートダイオード４７に回収して、上記転流特性の大幅な向上を図っている。

さらに、上記高電流化を図るに際してセル４２のサイズを増大させないようにすることにより、dＶ/dｔ特性の低下の抑制を図っている。

そして、上述のようにして、上記「サージ耐圧」と「転流特性」と「dＶ/dｔ特性」とが最適化された一つのセル４２を複数搭載して，双方向フォトサイリスタチップを構成している。したがって、電流容量が１Ａ以下(サージ耐圧１０Ａ以下に相当)のＳＳＲを動作可能な能力の双方向フォトサイリスタを最小単位のセル４２として、１Ａより大きな電流容量のＳＳＲへの適用を可能にする双方向フォトサイリスタチップを構築することができるのである。

例えば、上述のようにして、０.６Ａで最適設計されたセル４２を複数用いて、セル４２が２並列に配置された双方向フォトサイリスタチップを構築すれば、１.２ＡのＳＳＲを作製することが可能になる。

すなわち、１Ａより大きな高電流容量のＳＳＲを一つの双方向フォトサイリスタチップで実現するためには、上記「サージ耐圧」と「転流特性」と「dＶ/dｔ特性」との総ての課題を解決する必要があり、現時点では実現できていない。そこで、通常は、図１３に示すような、光トリガ用の双方向フォトサイリスタと負荷を実制御するための双方向サイリスタとのハイブリッド構成で実現している。しかしながら、コストが高く、安価なメカニカルリレーには価格面で及ばない。

本実施の形態によれば、上記「サージ耐圧」と「転流特性」と「dＶ/dｔ特性」とが最適化された一種類のセル４２を作成すれば、それを所望数だけ用いることで、高電流容量であって電流容量が異なるＳＳＲのラインナップを可能にする双方向フォトサイリスタチップを作製でき、開発効率(開発人員と手番短縮)を大幅に向上することが可能になる。また、安価なメカニカルリレーの代替を可能にする安価なＳＳＲを作製することが可能になる。

さらに、ウエハープロセスにおいては、１種類のセル４２を生産すれば良いので、生産性が向上し、在庫もミニマイズされ、多品種少量生産を回避することができる。また、品質管理や改善取り組みも効率よく進められるので、工程の一元管理による品質の安定化や向上を図ることができる。

尚、本実施の形態においては、上記ショートダイオード４７を、セル４２の外周面全体に形成している。しかしながら、この発明は、外周面全体に限定されるものではなく、セル４２の外周面のうち少なくともゲート拡散領域４４に対向する外周面を含む隣接するセル４２との間に形成されていれば良い。

また、上記ショートダイオード４７に限らず、ショットキーバリアダイオード等を用いることも可能である。

・第２実施の形態
図９は、本実施の形態の双方向フォトサイリスタチップにおける上記セルの配線構造を示す。本双方向フォトサイリスタチップ４０には、上記第１実施の形態の場合と同様に、中心線とこの中心線に直交する線分との交点に対して点対称のパターンを有するＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを含む双方向フォトサイリスタで成るセル４２が、任意の数だけ搭載されている。

上記第１実施の形態において上記セル４２を構成している双方向フォトサイリスタは、リードフレームＴ1およびリードフレームＴ2によって、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが、逆並列に配線されている。したがって、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが交互に点弧して、リードフレームＴ1からリードフレームＴ2へとリードフレームＴ2からリードフレームＴ1へとの双方向のＡＣ動作使用になっている。

これに対し、本実施の形態においては、上記ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aと、ＣＨ2の第２フォトサイリスタ４２bのアノード拡散領域４３上のＡl電極４３aとが、Ａuワイヤ５１a,５１bによってリードフレームＡに接続されている。また、ＣＨ1の第１フォトサイリスタ４２aにおけるカソード拡散領域４５上のＡl電極４４aと、ＣＨ2の第２フォトサイリスタ４２bにおけるカソード拡散領域４５上のＡl電極４４aとが、Ａuワイヤ５２a,５２bによってリードフレームＫに接続されている。こうして、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが、順並列にワイヤーボンドで配線されている。

上記構成を有するセル４２は、以下のように動作する。すなわち、上記リードフレームＡ‐リードフレームＫ間に、リードフレームＡ側がリードフレームＫ側よりも素子のオン電圧よりも高い電圧の直流電圧がバイアスされた場合には、ＬＥＤ等からの光がセル４２に入射すると、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとにおいて、Ｎ型シリコン基板４１とＰゲート拡散領域４４とカソード拡散領域４５とでなるＮＰＮトランジスタのＮ型シリコン基板４１におけるＰゲート拡散領域４４との境界に多数のキャリア(正孔)が発生し、Ｐゲート拡散領域４４に光電流が発生する。そして、この光電流の寄与によって上記ＮＰＮトランジスタがオン状態となる。そして、正帰還によって、アノード拡散領域４３からカソード拡散領域４５に向かって形成されたＰＮＰＮ部がオンして、図９に矢印で示すように、リードフレームＡからリードフレームＫへの一方向に回路の負荷に応じたオン電流が流れる。

以上のごとく、本実施の形態においては、上記セル４２を構成しているＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとをリードフレームＡおよびリードフレームＫによって順並列に配線して、リードフレームＡからリードフレームＫへの一方向のＤＣ動作使用にしている。その場合、セル４２の構成は、双方向のＡＣ動作使用になっている上記第１実施の形態におけるセル４２と全く同様である。

すなわち、本実施の形態によれば、セル４２に対する配線を変えるだけで、双方向のＡＣ動作使用の双方向フォトサイリスタチップと一方向のＤＣ動作使用の双方向フォトサイリスタチップとに自在に使用を変更することが可能になるのである。そして、上記ＤＣ動作使用の双方向フォトサイリスタチップを用いてＤＣ用途のＳＳＲを作成した場合には、上記ＡＣ動作使用の双方向フォトサイリスタチップを用いて作成したＡＣ用途のＳＳＲに対して、電流容量を２倍に上げることができる。したがって、更なる大電流容量のＳＳＲへの適用を可能にすることができるのである。

・第３実施の形態
図１０は、本実施の形態の双方向フォトサイリスタチップにおける上記セル間の配線構造を示す。本実施の形態の双方向フォトサイリスタチップ４０は、２個のセル(双方向フォトサイリスタ)４２で構成されている。そして、各セル４２においては、上記第１実施の形態の場合と同様に、ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３と、ＣＨ2の第２フォトサイリスタ４２bのカソード拡散領域４５とが、内部配線５３によって互いに接続されている。また、ＣＨ1の第１フォトサイリスタ４２aのカソード拡散領域４５と、ＣＨ2の第２フォトサイリスタ４２bのアノード拡散領域４３とが、内部配線５４によって互いに接続されている。

さらに、上記２個のセル(双方向フォトサイリスタ)４２において、ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aの夫々が、Ａuワイヤ５５a,５５bによってリードフレームＴ2に接続されている。また、ＣＨ1の第１フォトサイリスタ４２aのカソード拡散領域４５上のＡl電極４４aの夫々が、Ａuワイヤ５６a,５６bによってリードフレームＴ1に接続されている。こうして、２個のセル４２が並列にワイヤーボンドで接続されて、各セル４２におけるＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが逆並列に配線されている。

上記構成を有する双方向フォトサイリスタチップ４０においては、上記第１実施の形態の場合と同様に、上記リードフレームＴ2‐リードフレームＴ1間に素子のオン電圧よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、リードフレームＴ2側がリードフレームＴ1側よりも正電位にある場合には、ＬＥＤ等からの光が双方向フォトサイリスタチップ４０に入射すると、各セル４２において上記第１実施の形態の場合と同様の動作が行われてＣＨ1側のＰＮＰＮ部が正帰還動作によってオンして、図１０に実線の矢印で示すようにアノード拡散領域４３からゲート拡散領域４４/カソード拡散領域４５へ電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。

一方、上記リードフレームＴ1側がリードフレームＴ2側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。

その結果、リードフレームＴ2‐リードフレームＴ1間において双方向に、回路の負荷に応じたオン電流が流れる。

以上のごとく、本実施の形態においては、上記双方向フォトサイリスタチップ４０を構成している各セル４２においては、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを内部配線５３および内部配線５４によって逆並列に配線する。さらに、各セル４２間において、ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aの夫々を、Ａuワイヤ５５a,５５bによりリードフレームＴ2に接続する一方、ＣＨ1の第１フォトサイリスタ４２aのカソード拡散領域４５上のＡl電極４４aの夫々を、Ａuワイヤ５６a,５６bによってリードフレームＴ1に接続している。このように、２個のセル４２を並列にワイヤーボンドで接続して、各セル４２におけるＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを、逆並列に配線している。

その場合、各セル４２の構成は全く同様である。したがって、本実施の形態によれば、各セル４２を並列に接続するだけで、簡単にセル４２の数が２個の双方向のＡＣ動作使用の双方向フォトサイリスタチップを構成することが可能になるのである。

尚、本実施の形態においては、上記各セル４２の並列接続を、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４３a同士およびＣＨ1の第１フォトサイリスタ４２aＡl電極４４a同士を接続することによって行っているが、この発明はそれに限定されるものではない。例えば、ＣＨ2の第２フォトサイリスタ４２bのＡl電極４３a同士およびＣＨ2の第２フォトサイリスタ４２bのＡl電極４４a同士を接続しても差し支えない。さらに、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４３aとＣＨ2の第２フォトサイリスタ４２bのＡl電極４４aとの何れか一方をリードフレームＴ1に、および、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４４aとＣＨ2の第２フォトサイリスタ４２bのＡl電極４３aとの何れか一方をリードフレームＴ2に、接続しても差し支えない。

・第４実施の形態
図１１は、本実施の形態の双方向フォトサイリスタチップにおける上記セル間の配線構造を示す。本実施の形態の双方向フォトサイリスタチップ４０は、４個のセル(双方向フォトサイリスタ)４２で構成されている。各セル４２の構造および内部配線は、上記第３実施の形態におけるセル４２の場合と同様である。

本実施の形態においては、上記４個のセル４２におけるＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aの夫々が、Ａuワイヤ５７a〜５７dによりリードフレームＴ1に接続されている。また、ＣＨ1の第１フォトサイリスタ４２aのカソード拡散領域４５上のＡl電極４４aの夫々が、Ａuワイヤ５８a〜５８dによってリードフレームＴ2に接続されている。こうして、４個のセル４２が並列にワイヤーボンドで接続されて、各セル４２におけるＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとが、逆並列に配線されている。

図１１においては、上記双方向フォトサイリスタチップ４０を、４個のセル４２で構成しているが、４個に限定されるものではなく、３個や５個以上であっても構わない。

以上のごとく、本実施の形態によれば、上記双方向フォトサイリスタチップ４０を構成しているセル４２の数が３個以上であっても、単に、各セル４２におけるＣＨ1の第１フォトサイリスタ４２aのＡl電極４３aおよびＣＨ2の第２フォトサイリスタ４２bのＡl電極４４aの何れか一方をリードフレームＴ1に、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４４aおよびＣＨ2の第２フォトサイリスタ４２bのＡl電極４３aの何れか一方をリードフレームＴ2に接続するだけで、高電流容量のＳＳＲに適用可能な双方向のＡＣ動作使用の双方向フォトサイリスタチップを形成することができる。

尚、上記第３実施の形態および第４実施の形態においては、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを逆並列に配線したセル４２同士を、並列に接続することによって、双方向のＡＣ動作使用の双方向フォトサイリスタチップ４０を構成する場合を例示している。

しかしながら、この発明は、上記双方向のＡＣ動作使用の双方向フォトサイリスタチップに限定されるものではなく、各セル４２において、ＣＨ1の第１フォトサイリスタ４２aのアノード拡散領域４３上のＡl電極４３aと、ＣＨ2の第２フォトサイリスタ４２bのアノード拡散領域４３上のＡl電極４３aとを、上記内部配線によって接続する一方、ＣＨ1の第１フォトサイリスタ４２aのカソード拡散領域４５上のＡl電極４４aと、ＣＨ2の第２フォトサイリスタ４２bのカソード拡散領域４５上のＡl電極４４aとを、上記内部配線によって接続して、順並列に配線する。そして、各セル４２間において、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４３aとＣＨ2の第２フォトサイリスタ４２bのＡl電極４３aとの何れか一方の夫々を、Ａuワイヤによって第１リードフレームに接続する。一方、ＣＨ1の第１フォトサイリスタ４２aのＡl電極４４aとＣＨ2の第２フォトサイリスタ４２bのＡl電極４４aとの何れか一方の夫々を、Ａuワイヤによって第２リードフレームに接続する。

こうして、複数個のセル４２を並列にワイヤーボンドで接続して、各セル４２におけるＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとを、順並列に配線することによって、一方向のＤＣ動作使用の双方向フォトサイリスタチップを構成することも可能である。

すなわち、この発明によれば、各セル４２の内部構造を変えることなく、各セル４２の内部配線と各セル４２間の配線とを変更するだけで、簡単に一方向のＤＣ動作使用の双方向フォトサイリスタチップ４０と双方向のＡＣ動作使用の双方向フォトサイリスタチップとを、作成することができるのである。

尚且つ、その場合に双方向フォトサイリスタチップに搭載するセル４２の数を変更するだけで、目的とする電流容量のＳＳＲを作成可能にする双方向フォトサイリスタチップを提供することが可能になる。その際に、個々のセル４２における突入電流サージ耐量,転流特性およびdＶ/dｔ特性の基本性能を最適化しておくことによって、１Ａより大きな高電流容量のＳＳＲへの適用が可能は双方向フォトサイリスタチップを構築することができるのである。

尚、上記第１実施の形態〜第４実施の形態においては、双方向フォトサイリスタチップ４０に搭載されている各セル４２の周辺に形成されるチャネル分離構造を、ショートダイオード４７で構成している。その場合には、各セル４２の転流特性が、ショートダイオード４７の性能で決まることになる。

そこで、さらなる転流特性の向上を図るために、各セル４２の境界にはチャネル分離構造としての分離溝を形成し、双方向フォトサイリスタチップ４０の外周面をダイシング面としても良い。こうして、各セル４２の周辺を開放端とすることにより、転流特性のさらなる向上を図ることができる。但し、この場合でも、各セル４２の転流特性が、分離溝の深さや幅に依存する。

そこで、シリコンウェハ上にマトリクス状に形成された複数のセル４２を、ダイシングによって個々のセル４２に切り離す。そして、切り離された個々のセル４２を所望の数だけ基板上にマトリクス状に所定の間隔を空けて実装して、双方向フォトサイリスタチップ４０を形成しても良い。このように、ダイシングによって切り出された個々のセル４２では、理論的には転流誤動作は起きないので転流特性は最良となる。

但し、この場合には、ダイシングや実装のために、得られる双方向フォトサイリスタチップ４０のコストが高くなる。また、セル４２間の間隔のバラツキにより、受光量のバラツキが発生する可能性がある。

また、上記第１実施の形態〜第４実施の形態では、Ｐ型アノード拡散領域４３と、Ｎ型シリコン基板４１と、Ｐ型ゲート拡散領域４４と、Ｎ型カソード拡散領域４５とで、ＰＮＰＮ部を形成している。しかしながら、Ｎ型アノード拡散領域と、Ｐ型シリコン基板と、Ｎ型ゲート拡散領域と、Ｐ型カソード拡散領域とで形成しても構わない。

・第５実施の形態
本実施の形態は、上記第１実施の形態から上記第４実施の形態までの何れかにおける双方向フォトサイリスタチップを用いた光点弧カプラ、および、その光点弧カプラを用いたＳＳＲに関する。

図１２は、本実施の形態におけるＳＳＲの回路構成を示す。本実施の形態におけるＳＳＲは、図１３に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するために、メインサイリスタ４を省略したものである。そこで、図１２においては、図１３に示すＳＳＲと同じ部材には、図１３と同じ番号を付している。

本実施の形態における光トリガ用の双方向フォトサイリスタ２としては、高電流化を図ることができるラテラル構造のＰＮＰＮ素子を有すると共に、高電流容量のＳＳＲに適用可能な、上記第１実施の形態〜上記第４実施の形態における双方向フォトサイリスタチップ４０を用いている。したがって、この双方向フォトサイリスタ２と発光素子１とで成る光点弧カプラ３では、発光素子１からの光信号に応じてダイレクトに負荷を制御することが可能になる。また、高電流容量のＳＳＲに適用することが可能になる。

さらに、本実施の形態におけるＳＳＲ８は、上記発光素子１からの光信号に応じてダイレクトに負荷を制御することを可能にすると共に、高電流容量のＳＳＲに適用可能な光点弧カプラ３と、スナバ回路７とを用いている。したがって、負荷を制御するためのメインサイリスタを省略することが可能になり、部品点数の少ない安価で高電流容量のＳＳＲ８を実現できるのである。

尚、上記各実施の形態においては、図２および図３に示すように、ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとは、共に、アノード拡散領域４３がゲート拡散領域４４よりも中心線Ｅ‐Ｅ’側に配置されている。

しかしながら、この発明は、必ずしも上記アノード拡散領域４３がゲート拡散領域４４よりも中心線Ｅ‐Ｅ’側に配置されている必要はない。ＣＨ1の第１フォトサイリスタ４２aとＣＨ2の第２フォトサイリスタ４２bとは、共に、ゲート拡散領域４４がアノード拡散領域４３よりも中心線Ｅ‐Ｅ’側に配置されていても差し支えない。

その場合も図２および図３に示す双方向フォトサイリスタチップの場合と同様に、セル４２の外周面とゲート拡散領域４４との間の距離Ｘを４００μm以内に設定することにより、例えば、オン時に上記ＣＨ1側で発生した少数キャリアが、ＣＨ2側に移動する前に、ＣＨ1側のショートダイオード４７に回収されることになる。したがって、転流特性を大幅に向上させることができるのである。

以上のごとく、この発明の双方向フォトサイリスタチップ４０は、
１つの半導体チップの表面に、複数のセル４２が搭載されており、
上記各セル４２は、互いに離間して形成された第１フォトサイリスタ部４２aおよび第２フォトサイリスタ部４２bを備え、
上記各フォトサイリスタ部４２a,４２bは、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域４３と、Ｎ型またはＰ型のうち他方の導電型を持つ基板４１と、上記アノード拡散領域４３に対向する上記一方の導電型を持つゲート拡散領域４４と、このゲート拡散領域４４内に上記アノード拡散領域４３に対向して形成されると共に上記他方の導電型を持つカソード拡散領域４５とを含むＰＮＰＮ部を有している
ことを特徴としている。

上記構成によれば、上記半導体チップの表面に複数搭載されている上記各セル４２は、光トリガと負荷を実制御するためのドライバー素子との目的に適したラテラル構造の双方向フォトサイリスタで構成されている。したがって、上記セル４２を用いてＳＳＲ８を形成する場合には、負荷を制御するためのメインサイリスタを省略することが可能になり、部品点数の少ない安価で高性能なＳＳＲ８を実現できるのである。

さらに、この発明の双方向フォトサイリスタチップ４０においては、１つの半導体チップの表面に、複数の上記セル４２を搭載している。したがって、上記セル４２の能力が、電流容量が１Ａより大きいＳＳＲ８を動作できない能力であっても、複数搭載することによって、１Ａよりも大きい高電流容量のＳＳＲ８への適用を可能にする双方向フォトサイリスタチップ４０を構築することができる。

すなわち、この発明によれば、上記「サージ耐圧」と「転流特性」と「dＶ/dｔ特性」とが最適化された一種類のセル４２を作成すれば、それを所望数だけ用いることで、高電流容量であって電流容量の異なるＳＳＲ８のラインナップを可能にする双方向フォトサイリスタチップ４０を提供することができ、開発効率(開発人員と手番短縮)を大幅に向上することが可能になる。また、安価なメカニカルリレーの代替を可能にする安価なＳＳＲ８を作製することが可能になる。

また、一実施の形態の双方向フォトサイリスタチップ４０では、
上記各セル４２間に、オン時に発生した少数キャリアを回収するチャネル分離構造４７を備えている。

この実施の形態によれば、上記各セル４２の間に、オン時に発生した少数キャリアを回収するチャネル分離構造４７を備えているので、例えば、オン時に上記第１フォトサイリスタ部４２a側で発生した少数キャリア４９を上記セル４２の外周部に形成された上記チャネル分離構造４７に回収して、転流特性の大幅な向上を図ることができる。

また、一実施の形態の双方向フォトサイリスタチップ４０では、
上記各セル４２における第１フォトサイリスタ部４２aおよび第２フォトサイリスタ部４２bは、互いに逆並列または順並列に配線されている。

この実施の形態によれば、上記各セル４２における上記第１フォトサイリスタ部４２aおよび上記第２フォトサイリスタ部４２bを、互いに逆並列に配線した場合には、上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとは交互に点弧して、双方向のＡＣ動作使用となる。これに対し、上記各セル４２における上記第１フォトサイリスタ部４２aおよび上記第２フォトサイリスタ部４２bを、互いに順並列に配線した場合には、上記第１フォトサイリスタ部４２aと上記第２フォトサイリスタ部４２bとは同時に点弧して、一方向のＤＣ動作使用となる。

その場合、上記セル４２の構成は、何れの動作使用の場合も全く同様である。したがって、上記セル４２に対する配線を変えるだけで、双方向のＡＣ動作使用の上記セル４２と一方向のＤＣ動作使用の上記セル４２とに自在に使用を変更することが可能になる。

また、一実施の形態の双方向フォトサイリスタチップ４０では、
各セル４２は、並列に接続されている。

この実施の形態によれば、例えば、双方向のＡＣ動作使用の上記セル４２を並列に接続した場合には、高電流容量のＳＳＲ８に適用可能な双方向のＡＣ動作使用の双方向フォトサイリスタチップ４０を形成することができる。また、一方向のＤＣ動作使用の上記セル４２を並列に接続した場合には、高電流容量のＳＳＲ８に適用可能な一方向のＤＣ動作使用の双方向フォトサイリスタチップ４０を形成することができる。

また、この発明の光点弧カプラ３は、
上記この発明の双方向フォトサイリスタチップ４０とＬＥＤ１とで構成されている
ことを特徴としている。

上記構成によれば、高電流容量のＳＳＲ８に適用可能な双方向フォトサイリスタチップ４０を用いている。したがって、本光点弧カプラ３によれば、上記ＬＥＤ１からの光信号に応じてダイレクトに負荷を制御可能であり、高電流容量のＳＳＲ８に適用可能な光点弧カプラ３を提供することができる。

また、この発明のＳＳＲ８は、
上記この発明の光点弧カプラ３とスナバ回路７とで構成されている
ことを特徴としている。

上記構成によれば、ＬＥＤ１からの光信号に応じてダイレクトに負荷を効率よく制御することを可能にすると共に、高電流容量のＳＳＲ８に適用可能な光点弧カプラ３を用いている。したがって、負荷を制御するためのメインサイリスタを省略することができ、部品点数の少ない安価で高性能ななＳＳＲ８を実現できる。さらに、１Ａより大きな高電流容量のＳＳＲ８を実現できる。

１…発光素子(ＬＥＤ)
２…双方向フォトサイリスタ
３…光点弧カプラ
７…スナバ回路
８…ＳＳＲ
４０…双方向フォトサイリスタチップ
４１…Ｎ型シリコン基板
４２…セル、
４２a…第１フォトサイリスタ
４２b…第２フォトサイリスタ
４３…Ｐ型アノード拡散領域
４３a,４４a…Ａl電極
４４…Ｐ型ゲート拡散領域
４５…Ｎ型カソード拡散領域
４５a…カソード拡散領域の側辺
４６…Ｐ型ゲート抵抗領域
４７…ショートダイオード
４８a,４８b,４８a’,４８b’,５１a,５１b,５２a,５２b,
５５a,５５b,５６a,５６b,５７a〜５７d,５８a〜５８d…Ａuワイヤ
Ｔ1,Ｔ2,Ａ,Ｋ…リードフレーム
４９…少数キャリア
５０…切り欠き部
５０a…切り欠き部の中央壁
５０b,５０c…切り欠き部の両側壁
５３,５４…内部配線

Claims (4)

1. １つの半導体チップの表面に、複数のセルが搭載されており、
   上記各セルは、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
   上記各フォトサイリスタ部は、一方向に延在すると共にＮ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有すると共に、
   上記アノード拡散領域から上記ゲート拡散領域へ流れる電流方向に対して平行な方向に沿って配置された上記各セルの間に、上記アノード拡散領域から上記ゲート拡散領域へ流れる電流方向に対して直交する方向に沿ってチャネル分離構造を設けて、そのチャネル分離構造によってオン時に発生した少数キャリアを回収する
   ことを特徴とする双方向フォトサイリスタチップ。
2. 請求項１に記載の双方向フォトサイリスタチップにおいて、
   上記各セルにおける第１フォトサイリスタ部および第２フォトサイリスタ部は、互いに逆並列または順並列に配線されている
   ことを特徴とする双方向フォトサイリスタチップ。
3. 請求項１または請求項２に記載の双方向フォトサイリスタチップにおいて、
   各セルは、並列に接続されている
   ことを特徴とする双方向フォトサイリスタチップ。
4. 請求項１から請求項３までの何れか一つに記載の双方向フォトサイリスタチップと、発光ダイオードとで構成された光点弧カプラと、
   スナバ回路と
   で構成されている
   ことを特徴とするソリッドステートリレー。

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