KR100644259B1 - 쌍방향 포토 사이리스터 칩 - Google Patents

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KR100644259B1
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diffusion region
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사토시 나카지마
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샤프 가부시키가이샤
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Abstract

쌍방향 포토 사이리스터 칩(31)의 2개의 동작 채널 CH1, CH2가, 교차하지 않도록, 서로 분리되어 배치해 있다. 그리고, N형 실리콘 기판상에 있어서의 좌측의 P게이트 확산 영역(23)과 우측의 P게이트 확산 영역(23’) 사이에 있어서, CH1과 CH2의 사이에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(35a)으로 이루어지는 채널 분리 영역(29)이 형성되어 있다. 따라서, 상기 N형 실리콘 기판의 표면에 있어서의 채널 분리 영역(29) 근방의 실리콘 계면 준위(Qss)가 증대되고, N형 실리콘 기판 내의 소수 캐리어인 정공이 상기 영역에 있어서 소멸된다. 그 결과, CH1이 OFF된 시점에서 CH2측에 반대 위상의 전압이 인가된 경우에 광입사가 없음에도 불구하고 CH2가 ON 되는 전류(轉流) 실패를 방지할 수 있어, 전류 특성을 향상시킬 수 있다.

Description

쌍방향 포토 사이리스터 칩{BIDIRECTIONAL PHOTOTHYRISTOR CHIP}
도1은, 본 발명의 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도2는, 도1에 있어서의 B-B’에 따른 단면도이다.
도3은, 도1에 나타낸 쌍방향 포토 사이리스터 칩에 있어서의 등가 회로도이다.
도4는, 도1과는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도5는, 도4에 있어서의 C-C’에 따른 단면도이다.
도6은, 도4에 나타낸 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
도7은, 도1 및 도4와는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도8은, 도1, 도4 및 도7과는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도9는, 도1, 도4, 도7 및 도8과는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도10은, 도1, 도4, 도7~도9와는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도11은, 도10에 있어서의 D-D’에 따른 단면도이다.
도12는, 도1, 도4, 도7~도10과는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도13은, 도1, 도4, 도7~도10 및 도12와는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도14는, 도13에 있어서의 E-E’에 따른 단면도이다.
도15는, 도1, 도4, 도7~도10, 도12 및 도13과는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도16은, 도15에 나타낸 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
도17은, 도4, 도7~도10, 도12, 도13 및 도15와는 상이한 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도18은, 도1, 도4, 도7~도10, 도12, 도13, 도15 및 도17과는 상이한 쌍방향 포토 사이리스터 칩을 사용한 광점호 커플러의 등가회로도이다.
도19는, 광감도 IFT와 전류 특성 Icom의 관계를 나타내는 도면이다.
도20은, 광감도 IFT와 dv/dt 특성의 관계를 나타내는 도면이다.
도21은, 전류(轉流) 특성 Icom과 dv/dt 특성의 관계를 나타내는 도면이다.
도22는, SSR(솔리드 스테이트 릴레이)의 등가회로도이다.
도23은, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 있어서의 N형 MOSFET의 개소의 단면도이다.
도24(a) 및 (b)는, 도23과는 상이한 N형 MOSFET의 평면도 및 단면도이다.
도25(a) 및 (b)는, 도23 및 도24와는 상이한 N형 MOSFET의 평면도 및 단면도이다.
도26(a) 및 (b)는, 도23~도25와는 상이한 N형 MOSFET의 평면도 및 단면도이다.
도27(a) 및 (b)는, 도23~도26과는 상이한 N형 MOSFET의 평면도 및 단면도이다.
도28은, 도27에 나타낸 N형 MOSFET을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도29는, 도28에 있어서의 J-J’에 따른 단면도이다.
도30은, 도28에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
도31은, 통상의 N형 MOSFET을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 있어서의 패턴 레이아웃 도면이다.
도32는, 도31에 있어서의 단면도이다.
도33은, 인가한 펄스 노이즈의 펄스 폭과 펄스 노이즈 내량의 관계를 나타내 는 도면이다.
도34는, 펄스 노이즈 시험 회로를 나타내는 도면이다.
도35는, 종래의 쌍방향 포토 사이리스터에 있어서의 패턴 레이아웃 도면이다.
도36은, 도35에 있어서의 A-A’에 따른 단면도이다.
도37은, 도35에 나타낸 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
도38은, 광입력에 의해 CH1가 ON되어 있는 상태를 나타내는 단면도이다.
도39는, 광입력이 없음에도 CH2가 ON(전류 실패)된 상태를 나타내는 단면도이다.
본 발명은, 쌍방향 포토 사이리스터 칩, 이를 이용한 점호형 커플러, 및 상기 점호형 커플러를 이용한 솔리드 스테이트 릴레이(이하, SSR이라 약칭한다)에 관한 것이다.
종래부터, 도35~도37에 나타낸 바와 같은 구조의 쌍방향 포토 사이리스터가 있다. 또한, 도35는 평면도이고, 도36은 도35에 있어서의 A-A’에 따른 단면도이며, 도37은 등가 회로도이다. 이 쌍방향 포토 사이리스터(4)는, 예컨대 N형 실리콘 기판(1)상에 형성된, CH(채널)1의 포토 사이리스터와 CH2의 포토 사이리스터로 구성되어 있다. 이와 같은 쌍방향 사이리스터(4)는, 광조사에 의해 게이트 트리거 신호를 제공하여 SSR의 ON·OFF를 제어하는 광점호 커플러용으로서 널리 이용되고 있다.
또한, 5,5’는 애노드 확산 영역(P형), 6,6’은 P게이트 확산 영역(P형), 7,7’은 캐소드 확산 영역(N형), 8,8’은 게이트 저항, 9,9’는 Al전극, 10은 Al배선이다. 또한, 전극 T2는, Al전극(9) 바로 위에 형성되고, Al전극(9)을 통해 애노드 확산 영역(5) 및 캐소드 확산 영역(7)과 접속되어 있다. 마찬가지로, 전극 T1은, Al전극(9’)의 바로 위에 형성되고, Al전극(9’)을 통해 애노드 확산 영역(5’) 및 캐소드 확산 영역(7’)과 접속되어 있다. 그리고, 도면 중 우측의 애노드 확산 영역(5’)으로부터 좌측의 캐소드 확산 영역(7)을 향하여, 도37에 있어서의 CH1의 포토 사이리스터(2)를 구성하는 PNPN부가 형성되어 있다. 또한, 도면 중 좌측의 애노드 확산 영역(5)으로부터 우측의 캐소드 확산 영역(7’)을 항하여, CH2의 포토 사이리스터(3)를 구성하는 PNPN부가 형성되어 있다.
도36은, 본 쌍방향 포토 사이리스터에 있어서의 패시베이션 구조를 나타내는 N형 실리콘 기판(1)의 단면도이다. N형 실리콘 기판(1)상에 있어서의 Al배선(10)의 좌측의 캐소드 확산 영역(7)상으로부터 Al배선(10)의 우측의 애노드 확산 영역(5’)상에 걸쳐 SiO2막(15)을 형성하고 있다. 또한, 상기 SiO2막(15)상에 산소 도핑 반절연 다결정 실리콘막(16)을 형성하고, 산소 도핑 반절연 다결정 실리콘막(16)상에 SiN막(17)을 화학 기상 성장법에 의해 형성한다. 그리고, 상기 좌측에 있어서 는, SiN막(17)상으로부터 P게이트 확산 영역(6)상에 걸쳐 Al전극(9)을 형성하고, 전극 T2에 접속한다. 한편, 상기 좌측에 있어서는, SiN막(17)상으로부터 애노드 확산 영역(5’)상에 걸쳐 Al전극(9’)을 형성하고, 상기 전극 T1에 접속한다. 또한, SiN막(17)상에, 도35에 나타낸 바와 같이, 본 쌍방향 포토 사이리스터의 도면 중 좌측과 우측을 분리하는 Al배선(10)을 전체 폭에 걸쳐 형성하고, N형 실리콘 기판(1)에 접속하고 있다. 이로써, 산소 도핑 반절연 다결정 실리콘막(16)의 양단과 중앙을 Al전극(9,9’,10)에 접촉시키고, Al전극(9,9’)과 Al전극(10)의 사이에 전위 구배를 형성하여 Si-SiO2 계면의 전계 집중을 완화한다. 이로써, 고내압화를 유리하게 행할 수 있는 필드 플래트 구조로 하고 있다. 또한, 18은 N+ 층이며, 19는 공핍층이다.
일반적으로, 교류로 사용하는 광점호형 커플러는 이하와 같이 동작한다. 즉, 도37에 있어서, 전극 T1-전극 T2 간에 소자의 ON 전압(약 1.5V)보다도 높은 교류 전압이 바이어스되어 있는 조건하에서, 우선, 전극 T1측이 전극 T2측보다도 양전위로 있는 경우는, LED(발광 다이오드)(도시하지 않음)로부터의 광신호를 쌍방향 포토 사이리스터(4)가 수광하면, CH1측의 NPN 트랜지스터 Q2가 ON 상태로 된다. 그렇게 되면, CH1측의 PNP 트랜지스터 Q1의 베이스 전류가 인출되고, 상기 PNP 트랜지스터 Q1가 ON 된다. 이어서, PNP 트랜지스터 Q1의 콜렉터 전류에 의해 CH1측의 NPN 트랜지스터 Q2에 베이스 전류가 공급되고, 정귀환에 의해 CH1측의 PNPN부가 ON 되어, 상기 전극 T1으로부터 전극 T2로 교류 회로의 부하에 따른 ON 전류가 흐른다. 이 경우, CH2측에서는, 바이어스 인가의 방향이 반대이기 때문에 PNPN부의 정귀환이 일어나지 않고, 1차 광전류만이 흐른다. 다음 반 사이클에서, 상기 전극 T2측이 전극 T1측보다도 양전위인 경우에는, CH2측의 PNPN부가, 상기 경우와 완전 동일하게 정귀환 동작하여 ON되고, CH1측에서는 1차 광전류만이 흐른다.
이로써, 상기 쌍방향 포토 사이리스터(4)는, 상기 LED로부터 광이 계속적으로 조사되고 있을 경우에는 ON 된다. 한편, 상기 LED로부터 광이 없는 경우에는 유지 전류값(IH라 한다)에서 오프된다. 이로써, 스위치의 기능을 완수한다. 또한, 상기와 같은 광점호 커플러에 사용되는 쌍방향 포토 사이리스터에 관한 선행기술문헌으로서는, 예컨대, 특개평 10-242449호 공보가 있다.
그러나, 상기 종래 쌍방향 포토 사이리스터에는, 이하와 같은 문제점이 있다. 즉, 광감도를 올려 고감도화하면, 상반되는 내노이즈 특성인 전류(轉流) 특성과 dv/dt 특성이 저하된다. 즉, 전류 특성 및 dv/dt과 광감도는 소위 트레이드 오프의 관계가 있고, 이것이 쌍방향 포토 사이리스터의 성능상 가장 중요한 설계 과제로 되고 있다. 여기서, dv/dt 특성이란 "임계 오프 전압 상승률" 이고, 쌍방향 포토 사이리스터가 디바이스로서 정상적으로 기능하기 위해서는 1000 V/μs 이상의 임계 오프 전압 상승률이 필요하다.
또한, 상기 고감도화는, 사용 기기에서 본 경우, 작은 전류로 제어할 수 있기 때문에, 저소비전력화의 매리트나 마이크로컴퓨터 등으로부터 다이렉트로 구동가능한 매리트 등이 있고, 유저로부터 강하게 요망되는 중요한 특성이다.
여기서, 상기 전류 특성에 대해 설명한다. 전류 특성이란, 정상 동작의 경우 에 있어서는, 도38(도35에 있어서의 A-A’을 포함하는 전체의 종단면도)에 나타낸 바와 같이, CH1이 ON되어 있는 교류의 반 사이클 기간 중에 광입사가 없게 된 경우는, 이 반 사이클 기간 중은 상기 PNPN부의 전류 유지 특성에 의해 ON 상태가 계속된다. 그리고, 도39(도35에 있어서의 애노드 확산 영역(5) 및 캐소드 확산 영역(7’)을 포함하는 전체의 종단면도)에 나타낸 바와 같이, 다음의 반 사이클에 이행하면, 광입사가 없는 한 CH2는 ON되지 않는다. 그러나, 스위칭되는 교류회로에 L부하가 존재할 경우에는, 전극T1-전극T2 사이에 인가되는 교류 전압의 위상보다도 ON 전압의 위상이 늦기 때문에, CH1이 OFF되는 시점에 있어서는 이미 전극T1-전극T2 사이에는 반대 위상의 교류 전압이 인가되어 있다. 따라서, CH1이 OFF된 시점에서 CH2측에 급준한 상승을 나타내는 위상차의 전압이 인가되게 된다.
이 때문에, 상기 쌍방향 포토 사이리스터(4)의 N형 실리콘 기판(1) 중에 잔존해 있는 정공(11)이, 소멸되기 전에 화살표(A)에 나타낸 바와 같이 포토 사이리스터(3)측의 P게이트 확산 영역(6’)으로 이동하여, 광입사가 없음에도 불구하고 CH2측의 NPN 트랜지스터 Q4를 ON하는 동시에 CH2측의 정귀환 작용을 재촉하고, CH2가 ON 되는 오동작((전류(轉流) 실패))을 초래한다.
즉, 상기 "전류 특성"이란, 상기한 바와 같은 전류 실패를 일으키지 않고 제어가능한 최대의 동작 전류값 Icom을 나타내는 특성이다. 그리고, 고감도화될수록, 이 전류 특성이 저하되는 트레이드 오프의 상관관계이 있고, 이 전류 특성을 어떻게 향상시키는가가, 고감도화에 있어서의 과제로 된다.
그런데, 상기 전류 실패를 방지할 경우에는, N형 실리콘 기판(1) 중에 잔존 해 있는 정공(11)이, 포토 사이리스터(2) 측으로부터 포토 사이리스터(3)측의 P게이트 확산 영역(6’)으로 이동하는 것을 억제하면 좋다. 그러나, 도35~도37에 나타낸 바와 같은 구조를 갖는 종래의 쌍방향 포토 사이리스터(4)에서는, 상기한 바와 같이, 그 패시베이션 구조는, 도36에 나타낸 바와 같이, Al전극(9,9’)과 Al전극(10)의 사이에 전위 구배를 형성하고 Si-SiO2 계면의 전계 집중을 완화하여, 고내압화를 유리하게 행할 수 있는 필드 플래트 구조로 되어 있다. 그러나, 이와 같은 구조는, 전류 특성의 개선과는 직접 관계가 없고, 포토 사이리스터(2)측에서 생성되고 N형 실리콘 기판(1) 중에 잔존해 있는 정공(11)이, 포토 사이리스터(3) 측의 P게이트 확산 영역(6’)으로 이동하는 것을 억제할 수는 없다.
다음, 상기 임계 오프 전압 상승률 dv/dt 특성에 대해 설명한다. 애노드 확산 영역(5,5’)과 캐소드 확산 영역(7,7’)의 사이에 급준한 상승의 전압 펄스가 인가되면, 광신호가 없어도 쌍방향 포토 사이리스터(4)가 ON되어 버리는 오동작이 발생한다. 그 이유는, 본래 광신호를 제공받아야 할 P게이트 확산 영역(6,6’)에 변위 전류가 유입되고, 이것이 트리거 전류로서 작용하기 때문이다. 이와 같은 오동작은, 특히 고온 상태에서 발생한다. 즉, 상기 오동작이 생기지 않는 최대의 전압 상승률이 임계 오프 전압 상승률 dv/dt 이다. 그리고, 이 임계 오프 전압 상승률 dv/dt 특성도 고감도화될수록 저하되는 트레이드 오프의 상관관계이 있다. 즉, 이 dv/dt 특성을 어떻게 향상시키느냐도, 고감도화에 있어서의 과제로 된다.
그래서, 본 발명의 과제는, 광감도와, 이 광감도와 트레이드 오프의 관계를 갖는 전류 특성 및 임계 오프 전압 상승률 dv/dt 특성의 향상을 도모할 수 있는 쌍방향 포토 사이리스터 칩을 제공하는 데 있다.
상기 과제를 해결하기 위해, 본 발명의 쌍방향 포토 사이리스터 칩은,
제1 도전형의 기판과,
상기 제1 도전형의 기판의 표면에 제공되는 동시에, 제2 도전형의 제1 확산층과, 상기 제2 도전형의 제2 확산층과, 상기 제2 확산층 내에 형성된 상기 제1 도전형의 제3 확산층을 포함하는 한 쌍의 포토 사이리스터부를 구비하고,
상기 한 쌍의 포토 사이리스터부 중의 일방은 상기 반도체 칩에 있어서의 일측에 배치되는 한편, 타방은 상기 반도체 칩에 있어서의 타측에 배치되어 있고,
상기 일방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 타방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향해 있고,
상기 타방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 일방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향해 있고,
상기 한 쌍의 포토 사이리스터부간에 발생하는 2개의 채널은, 서로 교차하지 않게 평행하고,
상기 기판상에 있어서의 상기 한 쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2 확산층의 사이에 형성되고, 캐리어의 이동을 억제하는 캐리어 이동 억제 영역을 구비하고,
1개의 반도체 칩인 것을 특징으로 하고 있다.
상기 구성에 따르면, 인가되는 교차 전압의 반 사이클에 있어서, 상기 쌍을 이루는 2개의 채널 중 일방이 광신호에 의해 ON 된 때에 상기 기판 중에 발생하여 잔존해 있는 캐리어의 이동이, 상기 2개의 포토 사이리스터부를 구성하는 2개의 제2 확산층의 사이에 형성된 캐리어 이동 억제 영역에 의해 억제된다. 그 결과, 다음 반 사이클에 있어서, 상기 기판 중의 잔존 캐리어가 타방의 채널을 구성하는 포토 사이리스터부의 상기 제2 확산층에 이동하여, 광입사가 없어도 불구하고 상기 타방의 채널이 ON 되어버리는 것을 방지할 수 있다. 따라서, 전류 실패에 의한 오동작을 감소할 수 있어, 전류 특성이 개선된다.
여기서, 상기 제1 도전형 및 제2 도전형은 N형 또는 P형을 가리키고, 상기 제1 도전형이 N형인 경우에는 상기 제2 도전형은 P형이고, 상기 제1 도전형이 P형인 경우에는 상기 제2 도전형은 N형이다.
또한, 제1 실시예에서는,
상기 캐리어 이동 억제 영역은, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 포함하고 있고,
상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막은, Al전극에 의해 상기 기판과 전기적으로 접속되어 있다.
본 실시예에 따르면, 상기 제1 도전형이 N형이고, 상기 제2 도전형이 P형이고, 상기 기판이 실리콘 기판인 경우에, 상기 N형 실리콘 기판의 표면에 있어서의 상기 캐리어 이동 억제 영역의 실리콘 계면 준위(Qss)가 증대된다. 그 결과, N형 실리콘 기판 내의 소수 캐리어인 정공을 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 영역에 있어서 소멸시킬 수 있어, 상기 정공의 수명시간의 저감을 촉진할 수 있다. 따라서, 결과적으로 특성을 개선할 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 이동 억제 영역은, 또한,
상기 기판의 표면에 형성된 캐리어 흡수용 다이오드를 포함하고 있다.
상기 실시예에 따르면, 상기 N형 실리콘 기판 내의 소수 캐리어인 정공이 상기 캐리어 흡수용 다이오드를 구성하는 P형 확산 영역에 흡수되고, 상기 정공의 수명 시간이 저감된다. 따라서, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막에 의한 효과와 더불어, 보다 확실하게 전류 특성을 개선할 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 흡수용 다이오드는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 외경보다도 작은 외경을 갖는 동시에, 상기 기판측과는 반대측이 상기 Al전극을 통해 상기 기판과 전기적으로 접속되어 있다.
상기 실시예에 따르면, 상기 N형 실리콘 기판의 표면에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 존재에 기인하여 실리콘 표면 준위 Qss가 증대되는 영역을 제공할 수 있다. 따라서, 상기 캐리어 흡수용 다이오드에 의한 효과와 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막에 의한 효과를 효과적으로 인출할 수 있다.
또한, 제1 실시예에서는,
상기 제1 확산층에 전기적으로 접속된 제1 전극과 상기 캐리어 이동 억제 영 역과의 간격 및 상기 제3 확산층에 전기적으로 접속된 제2 전극과 상기 캐리어 이동 억제 영역의 간격 중, 좁은 측의 간격이, 적어도 30㎛이다.
상기 실시예에 따르면, 상기 캐리어 이동 억제 영역의 구조를 사용할 경우, 400V 이상의 내압을 얻을 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 이동 억제 영역은, 상기 2개의 채널의 사이에 각 채널과 교차하지 않도록 형성되어 있다.
상기 실시예에 따르면, 영역 면적이 작은 상기 캐리어 이동 억제 영역에 의해, 상기 기판 중의 잔존 캐리어가 오프 측의 채널을 구성하는 포토 사이리스터부의 상기 제2 확산층으로 이동하는 것을 억제하여, 전류 특성을 개선할 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 이동 억제 영역은, 상기 2개의 채널의 각각과 교차하고 있다.
상기 실시예에 따르면, 상기 제1 확산 영역과 제3 확산 영역의 사이에 급준한 상승의 전압 펄스가 인가된 경우, 본래 광신호를 제공받아야 할 상기 제2 확산 영역에 변위 전류가 유입되는 것이, 상기 2개의 채널의 각각과 교차시켜 형성되어 있는 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막과 Al전극을 포함하는 캐리어 이동 억제 영역에 의해 억제된다. 그 결과, 광신호가 없어도 상기 포토 사이리스터부가 ON되는 것이 방지되고, dv/dt 특성을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 제1 확산층에 전기적으로 접속된 제1 전극과 상기 캐리어 이동 억제 영 역의 간격 및 상기 제3 확산층에 전기적으로 접속된 제2 전극과 상기 캐리어 이동 억제 영역의 간격 중, 좁은 측의 간격이, 적어도 30㎛이다.
상기 실시예에 따르면, 상기 2개의 채널의 각각과 교차하고 있는 캐리어 이동 억제 영역의 구조를 사용할 경우, 400V 이상의 내압을 얻을 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 이동 억제 영역은, 상기 2개의 채널의 각각과 교차하고 있다.
상기 실시예에 따르면, 상기 제1 확산 영역과 제3 확산 영역의 사이에 급준한 상승의 전압 펄스가 인가된 경우, 본래 광신호를 제공받아야 할 상기 제2 확산 영역에 변위 전류가 유입되는 것이, 상기 2개의 채널의 각각과 교차시켜 형성되어 있는 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막과 Al전극을 포함하는 캐리어 이동 억제 영역에 의해 억제 된다. 그 결과, 광신호가 없어도 상기 포토 사이리스터부가 ON되는 것이 방지되고, dv/dt 특성을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 제1 확산층에 전기적으로 접속된 제1 전극과 상기 캐리어 이동 억제 영역의 간격 및 상기 제3 확산층에 전기적으로 접속된 제2 전극과 상기 캐리어 이동 억제 영역의 간격 중, 좁은 측의 간격이, 적어도 30㎛이다.
상기 실시예에 따르면, 상기 캐리어 흡수용 다이오드를 포함하는 동시에 상기 2개의 채널의 각각과 교차하고 있는 캐리어 이동 억제 영역의 구조를 사용할 경우, 400V 이상의 내압을 얻을 수 있다.
또한, 제1 실시예에서는,
상기 캐리어 흡수용 다이오드는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 외경보다 작은 외경을 갖는 동시에, 상기 기판측과는 반대측이 상기 Al전극을 통해 상기 기판과 전기적으로 접속되어 있다.
상기 실시예에 따르면, 상기 N형 실리콘 기판의 표면에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 존재에 기인하여 실리콘 계면 준위 Qss가 증대되는 영역을 제공할 수 있다. 따라서, 상기 캐리어 흡수용 다이오드에 의한 효과와 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막에 의한 효과를 효과적으로 인출할 수 있다.
또한, 본 발명의 쌍방향 포토 사이리스터 칩은,
제1 도전형의 기판과,
상기 제1 도전형 기판의 표면에 제공되는 동시에, 제2 도전형의 제1 확산층과, 상기 제2 도전형의 제2 확산층과, 상기 제2 확산층 내에 형성된 상기 제1 도전형의 제3 확산층을 포함하는 한 쌍의 포토 사이리스터부를 구비하고,
상기 한 쌍의 포토 사이리스터부 중 일방은 상기 반도체 칩에 있어서의 일 측에 배치되는 한편, 타방은 상기 반도체 칩에 있어서의 타측에 배치되어 있고,
상기 일방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 타방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향하고 있고,
상기 타방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 일방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향하고 있고,
상기 한 쌍의 포토 사이리스터부 사이에 발생하는 2개의 채널은, 서로 교차 하지 않게 평행하고,
상기 기판상에 있어서, 또한, 상기 한 쌍의 포토 사이리스터부를 구성하는 2개의 상기 제1 확산층과 상기 기판의 접합 부근 및 상기 한 쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2 확산층과 상기 기판의 접합부 근방에, 상기 채널과 교차시켜 형성되고, 캐리어의 이동을 억제하는 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 구비하고,
1개의 반도체 칩인 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 기판 중에 잔존해 있는 캐리어의 다음에 ON 되어야 할 채널의 상기 제2 확산층으로의 이동이, 상기 2개의 포토 사이리스터부를 구성하는 2개의 제2 확산층의 사이에 형성된 인이 도핑된 상기 산소 도핑 발절연 다결정 실리콘막에 의해 억제된다. 그 결과, 다음 반 사이클에 있어서, 광입사가 없음에도 불구하고 상기 채널이 ON되어 버리는 것이 방지되어, 전류 특성이 개선된다.
또한, 상기 제1 확산 영역과 제3 확산 영역 사이에 급준한 상승의 전압 펄스가 인가된 경우에, 상기 제2 확산 영역에 변위 전류가 유입되는 것이, 상기 2개의 채널의 각각과 교차시켜 형성되어 있는 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막에 의해 억제된다. 그 결과, 광신호가 없어도 상기 포토 사이리스터부가 ON되는 것을 방지할 수 있어, dv/dt 특성을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 쌍을 이루는 2개의 포토 사이리스터부의 사이에, 상기 2개의 채널의 각 각과 교차하여 Al에 의해 형성되고, 상기 기판과 전기적으로 접속된 Al 가드링을 구비하고,
상기 각 인이 도핑된 산소 도핑 반절연 다결정 실리콘막과 상기 Al가드링의 간격은, 적어도 30㎛이다.
상기 실시예에 따르면, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 구조를 사용할 경우, 400V 이상의 내압을 얻을 수 있다.
또한, 본 발명의 쌍방향 포토 사이리스터 칩은,
제1 도전형 기판과,
상기 제1 도전형 기판의 표면에 제공되는 동시에, 제2 도전형의 제1 확산층과, 상기 제2 도전형의 제2 확산층과, 상기 제2 확산층 내에 형성된 상기 제1 도전형의 제3 확산층을 포함하는 한 쌍의 포토 사이리스터부를 구비하고,
상기 한 쌍의 포토 사이리스터부 중 일방은 상기 반도체 칩에 있어서의 일 측에 배치되는 한편, 타방은 상기 반도체 칩에 있어서의 타측에 배치되어 있고,
상기 일방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 타방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향하고 있고,
상기 타방의 포토 사이리스터부를 구성하는 상기 제1 확산층은, 상기 일방의 포토 사이리스터부를 구성하는 상기 제2 확산층 및 제3 확산층과 대향하고 있고,
상기 한 쌍의 포토 사이리스터부 사이에 발생하는 2개의 채널은, 서로 교차하지 않게 평행하고,
상기 기판상에 있어서의 상기 한 쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2 확산층의 사이에 있어서, 또한, 2개의 제2 확산층과 상기 기판의 접합부 근방의 각각에, 상기 2개의 채널 사이에 각 채널과 교차하지 않도록 형성되고, 캐리어의 이동을 억제하는 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 구비하고,
1개의 반도체 칩인 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 기판 중에 잔존해 있는 캐리어의 다음 ON되어야 할 채널의 상기 제2 확산층으로의 이동이, 상기 2개의 포토 사이리스터부를 구성하는 2개의 제2 확산층의 사이에 형성된 인이 도핑된 상기 산소 도핑 반절연 다결정 실리콘막에 의해 억제된다. 그 결과, 다음 반 사이클에 있어서, 광입사가 없음에도 불구하고 상기 채널이 ON되어 버리는 것이 방지되고, 전류 특성이 개선된다.
또한, 제1 실시예에서는,
상기 제1 확산층에 전기적으로 접속된 제1 전극과 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 간격 및 상기 제3 확산층에 전기적으로 접속된 제2 전극과 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 간격 중, 좁은 측의 간격이, 적어도 30㎛이고,
상기 2개의 인이 도핑된 산소 도핑 반절연 다결정 실리콘막에 있어서의 상호 간격은, 적어도 30㎛이다.
상기 실시예에 따르면, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 구조를 사용할 경우, 400V 이상의 내압을 얻을 수 있다.
또한, 제1 실시예에서는,
상기 기판상에 있어서, 상기 쌍을 이루는 포토 사이리스터부의 각각에 대해, 상기 제1 확산층과 상기 기판의 접합부 근방 및 상기 제2 확산층과 상기 기판의 접합부 근방을 포함하는 동시에, 제1 확산층 및 상기 제2 확산층을 둘러싸는 환상영역에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막으로 이루어지는 투명 가드링을 형성하고 있다.
상기 실시예에 따르면, 제1 확산층 및 상기 제2 확산층을 둘러싸는 환상영역에 투명 가드링이 형성되어 있다. 따라서, 상기 제1 확산층 및 상기 제2 확산층을 둘러싸는 영역의 차광 면적을 작게 할 수 있어, 광감도를 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 각 포토 사이리스터부를 구성하는 제2 확산층과 기판의 사이에 형성된 쇼트키 배리어 다이오드를 구비하고 있다.
상기 실시예에 따르면, 전류시에 있어서, ON된 채널을 구성하는 포토 사이리스터부의 상기 제2 확산층으로부터 상기 N형의 기판으로의 소수 캐리어(홀)의 주입이, 상기 쇼트키 배리어 다이오드에 의해 억제된다. 따라서, 상기 기판 내의 잔존 캐리어 양이 감소되어, 전류 특성의 개선을 도모할 수 있다.
또한, 제1 실시예에서는,
상기 제1 도전형은 N형 및 P형 중 어느 일방이고,
상기 제2 도전형은 N형 및 P형 타방이고,
상기 각각의 포토 사이리스터부에 있어서, 상기 제3 확산 영역과 제2 확산 영역과 기판 또는 상기 제1 확산 영역과 기판과 제2 확산 영역으로 이루어지는 NPN 트랜지스터의 베이스와 에미터 전극의 사이에 게이트 저항과 스위칭 소자를 병렬로 접속하고,
상기 스위칭 소자의 제어 단자를, 상기 제3 확산 영여과 제2 확산 영역과 기판 또는 상기 제1 확산 영역과 기판과 제2 확산 영역으로 이루어지는 PNP 트랜지스터의 베이스에 접속되어 있다.
상기 실시예에 따르면, 상기 PNP 트랜지스터의 에미터 전극과 상기 NPN 트랜지스터의 에미터 전극의 사이에 바이어스되어 있는 전원 전압의 제로 크로스점 근방에 있어서는, 상기 스위칭 소자는 OFF되어 있고, 상기 NPN 트랜지스터에는 상기 게이트 저항의 저항치에 따른 베이스·에미터 전압이 인가된다. 이에 대해, 상기 전원 전압의 제로 크로스점으로부터 떨어진 시간에 있어서는, 상기 스위칭 소자는 ON 되기 때문에 상기 NPN 트랜지스터의 베이스·에미터 간이 단락되고, 광신호를 수광해도 상기 NPN 트랜지스터는 ON 될 수 없다.
이로써, 상기 전원 전압의 제로 크로스점 근방에만 있어서, 포토 사이리스터부를 ON 시키는 제로 크로스 기능이 실현된다.
또한, 제1 실시예에서는,
상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2 도전형의 웰 내에 형성되어 있고,
상기 웰의 확산 깊이는, 상기 제2 확산층의 확산 깊이 이상이다.
상기 실시예에 따르면, 상기 금속 산화막 반도체 전계 효과 트랜지스터의 드레인 확산 영역과 상기 웰과 상기 기판에 형성되는 기생 트랜지스터의 전류 증폭율을, 상기 웰의 확산 깊이가 상기 제2 확산층의 확산 깊이보다도 얕은 통상의 제로 크로스 기능이 부가된 쌍방향 사이리스터 칩의 경우보다도 낮출 수 있다. 따라서, 상기 포토 사이리스터부에 펄스형 노이즈 전압이 인가된 경우, 상기 웰과 기판의 접합 용량을 통해 과도적으로 상기 기생 트랜지스터에 유입되는 변위 전류의 증폭을 억제할 수 있다.
즉, 종래, 상기 기생 트랜지스터에 의해 증폭되어 트리거 전류로서 작용하고 있는 상기 변위 전류를 억제하고, 상기 포토 사이리스터부가 정상적으로 동작 가능한 상기 펄스형 노이즈 전압의 최대치인 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 웰의 확산 깊이는, 상기 제2 확산층의 확산 깊이의 1배 이상, 또한 1.3배 이하이다.
상기 실시예에 따르면, 상기 웰의 확산 깊이를 상기 제2 확산층의 확산 깊이의 1.3배 이하로 하고 있다. 따라서, 상기 웰을 형성할 때에 확산 온도나 확산 시간을 과도하게 크게 할 필요가 없고, 상기 기생 트랜지스터에 있어서의 전류 증폭율의 억제 효과를 단순하게 얻을 수 있다.
또한, 제1 실시예에서는,
상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2 도전형의 웰 내에 형성되어 있고,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 상기 웰 내에 형성된 드레인 확산 영역의 면적은, 상기 웰 내에 형성된 노이즈 확산 영역의 면적보다도 작게 되어 있다.
상기 실시예에 따르면, 상기 기생 트랜지스터의 에미터 면적을 저감하고, 상기 기생 트랜지스터의 콜렉터 전류를 저감할 수 있다. 따라서, 상기 변위 전류의 상기 금속 산화막 반도체 전계 효과 트랜지스터의 소스 확산 영역으로의 분류비를 크게 하고, 상기 변위 전류가 상기 소스 확산 영역에 흐르기 쉽게 할 수 있다. 즉, 상기 기생 트랜지스터의 전류 증폭율의 상기 변위 전류에 대한 영향을 경감하여 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 드레인 확산 영역은, 상기 웰 내 표면측에 형성되어 있고,
상기 소스 확산 영역은, 상기 웰 내 표면측에, 상기 드레인 확산 영역의 주위를 포위하여 형성되어 있다.
상기 실시예에 따르면, 상기 소스 확산 영역은, 상기 드레인 확산 영역에 대한 면적비를 크게 하는 동시에, 상기 드레인 확산 영역을 포위하여 형성되어 있다. 따라서, 상기 변위 전류의 소스 확산 영역으로의 분류비를 대폭적으로 높일 수 있다. 그 결과, 상기 기생 트랜지스터의 전류 증폭율의 상기 변위 전류에 대한 영향을 보다 경감하여, 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
상기 금속 산화막 반도체 전계 효과 트랜지스터 중 적어도 일부는, 상기 기판의 표면에 형성된 상기 제2 도전형의 웰 내에 형성되어 있고,
상기 기판의 표면에 있어서의 상기 웰의 주변에, 상기 웰에 밀착되는 동시에, 상기 웰에 있어서의 불순물 확산 농도보다도 고농도의 불순물 확산 농도를 갖는 상기 제2 도전형의 고농도 보상 확산층을 형성하고,
상기 금속 산화막 반도체 전게 효과 트랜지스터 중, 상기 웰 내에 형성되어 있지 않은 영역은, 상기 고농도 보상 확산층 내에 형성되어 있다.
상기 실시예에 따르면, 상기 웰의 주위에는, 상기 웰에 밀착되어 고농도 보상 확산층이 형성되어 있다. 따라서, 상기 기생 트랜지스터의 베이스에 접속된 직렬 저항의 저항치를 작게 할 수 있어, 상기 변위 전류가, 상기 웰 및 상기 소스 확산 영역을 통한 경로에 분류되는 비율을 높일 수 있다. 그 결과, 상기 기생 트랜지스터의 전류 증폭율의 상기 변위 전류에 대한 영향을 보다 경감하여, 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 고농도 보상 확산층에 있어서의 불순물 확산 농도는, 1×1017cm-3이상이다.
상기 실시예에 따르면, 상기 웰의 불순물 농도가 5×1016cm-3 일 경우에, 상기 웰의 표면 농도를 충분히 보충하여 보상할 수 있다.
또한, 제1 실시예에서는,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 웰 내에 형성되어 있고,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 드레인 확산 영역은, 상기 소스 확산 영역에 대향해 있는 일측부가 상기 웰 내에 형성되어 있는 한편, 얕은 영역은 상기 고농도 보상 확산층 내에 형성되어 있다.
상기 실시예에 따르면, 상기 금속 산화막 반도체 전계 효과 트랜지스터의 드레인 확산 영역과 상기 웰과 상기 기판에 형성되는 기생 트랜지스터에 있어서의 베이스 영역을 좁게 함으로써, 상기 기생 트랜지스터의 콜렉터 전류를 저감할 수 있다. 따라서, 상기 기생 트랜지스터의 전류 증폭율의 상기 변위 전류에 대한 영향을 보다 경감하여, 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 제1 실시예에서는,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 드레인 확산 영역은, 상기 웰 내에 형성되어 있고,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 드레인 확산 영역에 대향하고 있는 일측부가 상기 웰 내에 형성되는 한편, 얕은 영역은 상기 고농도 보상 확산층 내에 형성되어 있다.
상기 실시예에 따르면, 상기 웰의 주변에는, 상기 웰에 밀착되어 고농도 보상 확산층이 형성되어 있다. 또한, 상기 소스 확산 영역의 일부는 상기 고농도 보상 확산층 내에 형성되어 있다. 따라서, 상기 기생 트랜지스터의 베이스에 접속된 직렬 저항의 저항치를 더욱 작게 할 수 있어, 상기 변위 전류가, 상기 웰 및 상기 소스 확산 영역을 통한 경로에 분류되는 비율을 더욱 높일 수 있다.
또한, 제1 실시예에서는,
상기 웰 내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널 방향으로의 길이는, 0㎛ 이상 10㎛ 이하이다.
상기 실시예에 따르면, 상기 일측부의 폭을 10㎛ 이하로 하고 있기 때문에, 상기 웰의 주변에 밀착되어 형성된 고농도 보상 확산층에 의한 상기 효과를 얻을 수 있다. 또한, 상기 일측부의 폭을 0㎛ 이상으로 하고 있기 때문에, 상기 금속 산화막 반도체 전계 효과 트랜지스터의 채널 농도(즉, 상기 금속 산화막 반도체 전계 효과 트랜지스터의 문턱치 전압)에 영향을 주지 않는다.
또한, 제1 실시예에서는,
상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300㎛ 이상이다.
상기 실시예에 따르면, 상기 금속 산화막 반도체 전계 효과 트랜지스터의 채널 폭을 길게 하여, ON 저항을 낮출 수 있다. 따라서, 상기 펄스형 노이즈 전압이 상기 포토 사이리스터부에 인가된 경우에도 상기 금속 산화막 반도체 전계 효과 트랜지스터가 동작가능해지고, 펄스 노이즈 내량을 보다 향상시킬 수 있다.
또한, 제 1 실시예에서는,
상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어 흡수용 다이오드가 형성되어 있다.
상기 실시예에 따르면, 상기 제1 도전형이 N형이고, 상기 제2 도전형이 P형이고, 상기 기판이 실리콘 기판인 경우에, 상기 N형 실리콘 기판 내의 소수 캐리어인 정공이 상기 캐리어 흡수용 다이오드를 구성하는 P형 확산 영역에 흡수되고, 상기 정공의 수명시간이 저감된다. 따라서, 상기 웰과 N형 실리콘 기판과 상기 제2 확산층으로 형성된 PNP트랜지스터의 전류 증폭율을 저감할 수 있다. 그 결과, 상기 게이트 저항의 저항치를 높임으로써, 상기 제3 확산층과 상기 제2 확산층과 N형 실리콘 기판으로 형성되는 노이즈 특성에 가장 영향받는 NPN 트랜지스터의 전류 증폭율을 소망하는 내노이즈 특성이 얻어질 수 있는 값으로 설정되는 동시에, 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터로서 필요한 광감도와 고속 동작을 유지할 수 있다.
또한, 본 발명의 광점호 커플러는,
본 발명의 쌍방향 포토 사이리스터 칩과 발광 다이오드로 구성된 것을 특징으로 하고 있다.
상기 구성에 따르면, 전류 특성을 개선할 수 있는 쌍방향 포토 사이리스터 칩을 사용하여 구성되어 있다. 따라서, 전류 실패가 없고, 오동작이 적은 광점호 커플러를 제공할 수 있다. 특히, 상기 2개의 제1 확산층과 상기 기판의 접합부 근방 및 상기 2개의 제2 확산층과 상기 기판의 접합부 부근에 상기 채널과 교차시켜 형성된 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 구비한 쌍방향 포토 사이리스터 칩을 사용하여 구성되어 있는 경우에는, dv/dt 특성을 더 향상시킬 수 있어, 보다 오동작이 적은 광점호 커플러를 제공할 수 있다.
또한, 본 발명의 솔리드 스테이트 릴레이는,
본 발명의 광점호 커플러와 스노버 회로로 구성된 것을 특징으로 하고 있다.
상기 구성에 따르면, 전류 실패가 없고 오동작이 적은 광점호 커플러를 사용하고 있기 때문에, 오동작이 적은 솔리드 스테이트를 제공할 수 있다. 특히, 상기 2개의 제1 확산층과 상기 기판의 접합부 부근 및 상기 2개의 제2 확산층과 상기 기판의 접합부 근방에 상기 채널과 교차시켜 형성된 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 제공한 쌍방향 포토 사이리스터 칩으로 구성된 광점호 커플러를 사용한 경우는, 상기 쌍방향 포토 사이리스터 칩의 dv/dt 특성을 향상시킬 수 있어, 보다 오작이 적은 솔리드 스테이트를 제공할 수 있다.
이상으로부터 명백하듯이, 상기 발명의 쌍방향 포토 사이리스터 칩은, 기판상에 있어서의 쌍을 이루는 2개의 포토 사이리스터부를 구성하는 2개의 상기 제2 확산층의 사이에, 캐리어의 이동을 억제하는 캐리어 이동 억제 영역을 구비했기 때문에, 상기 기판 중의 잔존 캐리어가 다음에 ON되어야 할 채널을 구성하는 포토 사이리스터부의 상기 제2 확산층으로 이동하는 것을 억제할 수 있다. 따라서, 광입사가 없음에도 불구하고 상기 채널이 ON되는 것을 방지할 수 있어, 전류 특성을 개선할 수 있다.
또한, 본 발명의 쌍방향 포토 사이리스터 칩은, 기판상에 있어서, 또한, 쌍을 이루는 2개의 포토 사이리스터부를 구성하는 2개의 제1 확산층과 상기 기판의 잡합부 근방 및 2개의 제2 확산층과 상기 기판의 접합부 근방에, 채널과 교차하여, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 구비했기 때문에, 제1 도전형이 N형이고, 제2 도전형이 P형이고, 상기 기판이 실리콘 기판인 경우에, 상기 N형 실 리콘 기판의 표면에 있어서의 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 영역의 실리콘 계면 준위 Qss를 증대할 수 있다. 따라서, N형 실리콘 기판 내의 소수 캐리어인 정공을 소멸시켜 상기 정공의 수명시간을 감소시킬 수 있어, 전류 특성을 개선할 수 있다.
또한, 상기 제1 확산층과 제3 확산 영역이 사이에 전압 펄스가 인가된 경우, 상기 제2 확산 영역에 변위 전류가 유입되는 것을 억제할 수 있다. 따라서, 광신호가 없어도 상기 포토 사이리스터부가 ON되는 것을 방지할 수 있어, dv/dt 특성을 향상시킬 수 있다.
또한, 본 발명의 쌍방향 포토 사이리스터 칩은, 기판상에 있어서의 쌍을 이루는 2개의 포토 사이리스터부를 구성하는 2개의 제2 확산층의 사이에, 또한, 상기 2개의 제2 확산층과 상기 기판의 접합부 근방의 각각에, 2개의 채널의 사이에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막을 구비했기 때문에, 제1 도전형이 N형이고, 제2 도전형이 P형이고, 상기 기판이 실리콘 기판인 경우에, 상기 N형 실리콘 기판의 표면에 있어서의 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 영역의 실리콘 계면 준위 Qss를 증대할 수 있다. 따라서, N형 실리콘 기판 내의 소수 캐리어인 정공을 소멸시켜 상기 정공의 수명 시간을 저감시킬 수 있어, 전류 특성을 개선할 수 있다.
또한, 상기 각 쌍방향 포토 사이리스터 칩에 있어서, 상기 제1 확산층 및 상기 제2 확산층을 둘러싸는 환상영역에 투명 가드링을 형성하면, 상기 제1 확산층 및 상기 제2 확산층을 둘러싸는 영역의 차광 면적을 작게 할 수 있어, 광감도를 향 상시킬 수 있다.
또한, 본 발명의 쌍방향 포토 사이리스터 칩은, 상기 각각의 포토 사이리스터부에 있어서, 상기 제3 확산 영역과 제2 확산 영역과 기판 또는 상기 제1 확산 영역과 기판과 제2 확산 영역으로 이루어지는 NPN 트랜지스터의 베이스와 에미터 전극의 사이에, 게이트 저항과 스위칭 소자를 병렬로 접속하고, 상기 스위칭 소자를, 상기 제2 도전형의 웰 내에 형성된 MOSFET으로 이루어지는 동시에, 상기 웰 확산 깊이를 상기 제2 확산층의 확산 깊이 이상으로 하면, 상기 MOSFET에 형성되는 기생 트랜지스터에 의한 변위 전류의 증폭을 억제하여 펄스 노이즈 내량을 향상시킨 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터를 제공할 수 있다.
또한, 본 발명의 광점호 커플러는, 본 발명의 전류 특성이 개선된 쌍방향 포토 사이리스터 칩과 발광 다이오드로 구성되어 있기 때문에, 전류 실패가 없고, 오동작이 적은 광점호 커플러를 제공할 수 있다. 특히, 상기 dv/dt 특성을 향상시킬 수 있는 쌍방향 포토 사이리스터 칩으로 구성된 광점호 커플러를 사용한 경우에는, 보다 오동작이 적은 솔리드 스테이트 릴레이를 제공할 수 있다.
또한, 본 발명의 솔리드 스테이트 릴레이는, 본 발명의 전류 실패가 적은 광점호 커플러와 스노버회로로 구성되어 있기 때문에, 오동작이 적은 솔리드 스테이트 릴레이를 제공할 수 있다. 특히, 상기 dv/dt 특성을 향상시킬 수 있는 쌍방향 포토 사이리스터 칩으로 구성된 광점호 커플러를 사용한 경우에는, 보다 오동작이 적은 솔리드 스테이트 릴레이를 제공할 수 있다.
이하, 본 발명을 도시한 실시예에 의해 보다 상세히 설명한다.
(제1 실시예)
도1은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 도2는, 도1에 있어서의 B-B’에 따른 단면도이다. 또한, 도3은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다. 또한, 상기 등가회로는, 도36에 나타낸 종래의 쌍방향 포토 사이리스터 칩과 동일하다.
상기 쌍방향 포토 사이리스터 칩(31)에서는, N형 실리콘 기판(21)의 표면측에, 도1에 있어서, 2개의 애노드 확산 영역(P형)(22,22’)을, 쌍방향 포토 사이리스터 칩(31)의 중심에 대해 대략 점대칭의 위치에서, 또한, 애노드 확산 영역(22)을 좌측에, 애노드 확산 영역(22’)을 우측에 배치하고 있다. 또한, 2개의 P게이트 확산 영역(P형)(23,23’)을, 상기 중심에 대해 대략 점대칭의 위치에서, 또한, P게이트 확산 영역(23)을 좌측에, P게이트 확산 영역(23’)을 우측에 배치하고 있다. 그리고, 애노드 확산 영역(23)과 P게이트 확산 영역(23’)이 서로 대향하도록 배치되어 있다. 그리고, 각 P게이트 확산 영역(23,23’) 내에 있어서의 대향하고 있는 애노드 확산 영역(22,22’)측에, 캐소드 확산 영역(N형)(24,24’)을 제공하고 있다. 이로써, 도면 중 좌측의 애노드 확산 영역(22’)으로부터 좌측의 캐소드 확산 영역(24)을 향해, 도3에 있어서의 CH1의 포토 사이리스터(32)를 구성하는 PNPN부가 형성되어 있다. 또한, 도면 중 좌측의 애노드 확산 영역(22)으로부터 우측의 캐소드 확산 영역(24’)을 항하고, CH2의 포토 사이리스터(33)를 구성하는 PNPN부가 형성되어 있다. 즉, 2개의 동작 채널 CH1, CH2가 교차하지 않도록, 서로 분리되어 배치되어 있는 것이다. 또한, 애노드 확산 영역(22)과 P게이트 확산 영역(23)은 게이트 저항(25)에 접속되어 있는 한편, 애노드 확산 영역(22’)과 P게이트 확산 영역(23’)은 게이트 저항(25’)에 접속되어 있다.
여기서, 상기 N형 실리콘 기판(21)에 있어서의 N형 불순물의 농도는 1014cm-3 정도이고, P게이트 확산 영역(23,23’)에 있어서의 P형 불순물의 농도는 1016cm-3 ~1018cm-3 정도이고, 캐소드 확산 영역(24,24’)에 있어서의 N형 불순물의 농도는 1020cm-3 ~1021cm-3 정도이다.
또한, 전극 T2는, Al전극(26) 바로 위에 형성되고, Al전극(26)을 통해 애노드 확산 영역(22) 및 캐소드 확산 영역(24)과 접속되어 있다. 또한, 전극 T1은, Al전극(26’) 바로 위에 형성되고, Al전극(26’)을 통해 애노드 확산 영역(22’) 및 캐소드 확산 영역(24’)과 접속되어 있다. 그리고, 상기 좌측의 애노드 확산 영역(22’)과 N형 실리콘 기판(21)과 좌측의 P게이트 확산 영역(23)에서 CH1측의 PNP 트랜지스터 Q1을 구성하고, 상기 좌측의 캐소드 확산 영역(24) 및 P게이트 확산 영역(23)과 N형 실리콘 기판(21)에서 CH1측의 NPN 트랜지스터 Q2를 구성하고 있다. 한편, 우측의 애노드 확산 영역(22)고 N형 실리콘 기판(21)과 우측의 P게이트 확산 영역(23’)에서 CH2측의 PNP 트랜지스터 Q3을 구성하고, 우측의 캐소드 확산 영역(24’) 및 P게이트 확산 영역(23’)과 N형 실리콘 기판(21)에서 CH2측의 NPN 트랜 지스터 Q4를 구성하고 있다.
칩의 주변을 따라 채널 스토퍼로서의 N형 확산 영역(27)이 형성되어 있다. 그리고, N형 실리콘 기판(27)의 표면에는 SiO2막(도시하지 않음)이 형성되어 있고, 필요한 개소에 있어서 Al전극(26,26’)과의 사이를 절연하고 있다. 또한, N형 확산 영역(27)상의 상기 SiO2막상에는, 파선으로 나타낸 바와 같이 Al전극(28)이 형성되어 있다.
본 실시예에 있어서는, 상기 N형 실리콘 기판(21)상에 있어서의 좌측의 P게이트 확션 영역(23)과 우측의 P게이트 확산 영역(23’)의 사이에 있어서, 상기 CH1과 CH2의 사이에, 채널 분리 영역(29)이 형성되어 있다. 그리고, 이 채널 분리 영역(29)에 의해, 상기 전류시에 있어서, N형 실리콘 기판(21) 내의 소수 캐리어인 정공이 흡입되어 채널간의 이동이 제한되도록 하고 있다.
또한, 상기 N형 실리콘 기판(21)의 이면에는, 캐소드 확산과 동시에 고농도의 인을 확산하여, 도2에 나타낸 바와 같이, N+층(30)을 형성하고 있다. 이와 같이, 상기 N형 실리콘 기판(21)의 이면에 고농도의(예컨대, 1016cm-3 정도의) N+층(30)을 형성함으로써, 이 N+층(30)에서 캐리어의 반사가 일어나고, 등가적인 수명시간이 크게 되는 소위 BSF(Back Surface Field) 효과에 의해 광감도가 상승하고 있는 것이다. 단, PNP 트랜지스터의 전류 증폭율 Hfe(pnp)가 증대되고, 유지 전류값 IH가 저하되기 때문에, 상기 전류 특성에 있어서는 불리하다. 또한, 이와 같은 구조를 취하지 않고, N형 실리콘 기판(21)의 이면을 N-(N형 기판 그대로)로 하면, 캐리어는 N형 실리콘 기판(21)의 이면에서 쉽게 재결합하기 때문에, 등가적 수명시간은 짧아진다.
후자는, 도3에 나타낸 바와 같은 포토 사이리스터의 등가회로의 정수 설계시에 있어서는, 상기 등가적 수명시간이 짧기 때문에 전류 특성에 있어서는 유리하지만, 상기 전류 증폭율 Hfe(pnp)가 저하되어 광감도의 저하를 초래한다. 이를 보충하기 위해서는, 회로 정수 설계에 있어서, 게이트 저항(25,25’)나 NPN 트랜지스터의 전류 증폭율 Hfe(npn)을 증대시켜야만 하고, 임계 오프 전압 상승율 dv/dt 특성이 저하된다라고 하는 디바이스의 주요 특성을 만족시키지 못하는 문제가 생긴다. 또한, 임계 오프 전압 상승률 dv/dt 특성도 N형 실리콘 기판(21)의 수명시간에 의존하고, (i)이면 N-의 경우, 홀의 수명시간 τp 가 짧고, 애노드 확산 영역(22,22’)의 확산 용량이 저하되어 PNP 트랜지스터의 동작 응답이 빨라지고, 임계 오프 전압 상승률 dv/dt 가 작아진다. 한편, (ii)이면 N+의 경우, 홀의 수명시간 τp 가 길어져, 애노드 확산 영역(22,22’)의 확산 용량이 증가되어 PNP 트랜지스터의 동작 응답이 둔화되어, 임계 오프 전압 상승률 dv/dt가 커진다.
그래서, 이 전류 특성과 임계 오프 전압 상승률 dv/dt 특성에 관한 트레이드 오프의 상관관계을 만족시키기 위해, N형 실리콘 기판(21) 이면의 인 농도를 적정화하고, PNP 트랜지스터의 전류 증폭율 Hfe(pnp)의 특성을 임의의 회로 정수로 설정할 필요가 있다.
도2는, 본 실시예에 있어서의 패시베이션 구조를 나타내는 채널 분리 영역 (29) 부근의 단면도이다. 도2에 있어서, N형 실리콘 기판(21)상에 있어서의 채널 분리 영역(29)의 좌측(즉, CH1측)과 우측(즉, CH2측)에는, CH1측의 P게이트 확산 영역(23)상으로부터 CH2측의 P게이트 확산 영역(23’)상에 걸쳐 SiO2막(34)을 형성하고 있다. 또한, 이 SiO2막(34)상에 산소 도핑 반절연 다결정 실리콘막(35)을 형성하고, 산소 도핑 반절연 다결정 실리콘막(35)에 있어서의 채널 분리 영역(29) 근방의 영역(35a)에 인을 도핑한다. 이렇게 함으로써, N형 실리콘 기판(21)의 표면에 있어서의 채널 분리 영역(29)의 실리콘 계면 준위(Qss)가 증대되는 것이다.
또한, 상기 산소 도핑 반절연 다결정 실리콘막(35)에 있어서의 인을 도핑하지 않은 영역의 위에 SiN막(36)을 화학 기상 성장법에 의해 형성한다. 그리고, 상기 CH1측에 있어서는, SiN막(36)상으로부터 P게이트 확산 영역(23)상에 걸쳐 Al전극(26)을 형성하고, 전극 T2에 접속한다. 한편, 상기 CH2측에 있어서는, SiN막(36)상으로부터 P게이트 확산 영역(23’)상에 걸쳐 Al전극(26’)을 형성하고, 전극 T1에 접속한다. 또한, 산소 도핑 반절연 다결정 실리콘막(35)에 있어서의 인을 도핑한 영역(35a)에는 CH1측의 SiN막(36)상으로부터 CH2측의 SiN막(36)상에 걸쳐 Al전극(37)을 형성하고, N형 실리콘 기판(21)에 접속하고 있다. 이로써, 산소 도핑 반절연 다결정 실리콘막(35)의 양단과 중앙을 Al전극(26,26’)과 Al전극(37)에 접촉시키고, Al전극(26,26’)과 Al전극(37)의 사이에 전위 구배를 형성하여 Si-SiO2 계면의 전계 집중을 완화한다. 이로써, 고내압화가 유리하게 행해질 수 있는 필드 플래트 구조로 하고 있다. 또한, 도1에 있어서, Al전극(37)의 양단은, CH1 및 CH2과 교차하여 칩의 전체 폭에 걸쳐 연장되고, Al 가드링(38)을 구성하고 있다.
이와 같이, 본 실시예에 있어서의 채널 분리 영역(29)의 구조는, N형 실리콘 기판(21)상에 형성된 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(35a)으로 구성되어 있다. 산소 도핑 반절연 다결정 실리콘 막에 인을 도핑하면 산소 도핑 반절연 다결정 실리콘막 내의 준위가 증대되고, 그 결과 실리콘 계면 준위 Qss가 증대된다. 이 때문에, N형 실리콘 기판(21) 내의 소수 캐리어인 정공(39)을 채널 분리 영역(29)에 있어서 소멸시킬 수 있어, 정공(39)의 수명시간의 저감을 촉진할 수 있는 것이다. 40은 공핍층이다.
또한, 본 실시예에 있어서는, 도1에 나타낸 상기 Al전극(37)과 Al전극(26,26’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다. 이러한 상기 간격 L1의 값은, 이 필드 플래트 구조를 사용하여 소망하는 400V이상의 내압을 얻기 위해 필요한 최소 거리이다. 내압을 더 높일 경우에는, 그 내압에 따라 상기 간격 L1값을 확대하면 된다.
또한, 실제의 웨이퍼 프로세스에 있어서는, Al전극(26,26’)과 Al전극(37)을 형성하기 전의 도1에 나타낸 구조를 제작한 후에, 산소 도핑 반절연 다결정 실리콘막(35)의 일부분에 인을 도핑하도록 하고 있다.
(제2 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 채널 분리 영역(29)에, 상기 캐리어 흡수용 다이오드로서의 쇼트 다이오드를 부하한 구조를 갖고 있다.
도4는, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 도5는, 도4에 있어서의 C-C’에 따른 단면도이다. 또한, 도6은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
본 실시예의 쌍방향 포토 사이리스터 칩(51)에 있어서의 N형 실리콘 기판(41), 애노드 확산 영역(42,42’), P게이트 확산 영역(43,43’), 캐소드 확산 영역(44,44’), 게이트 저항(45,45’), Al전극(46,46’), Al전극(47), Al 가드링(48), N+층(49), CH1의 포토 사이리스터(52) 및 CH2의 포토 사이리스터(53)은, 사기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 N형 실리콘 기판(21), 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’), Al전극(28), Al가드링(38), N+층(30), CH1의 포토 사이리스터(32) 및 CH2의 포토 사이리스터(33)와 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역은 생략하고 있다.
본 실시예의 쌍방향 포토 사이리스터 칩(51)에 있어서도 상기 제1 실시예의 경우와 동일하게, N형 실리콘 기판(41)상에 있어서의 좌측의 애노드 확산 영역(42)과 우측의 애노드 확산 영역(42’)의 사이에 있어서, CH1과 CH2의 사이에, 채널 분리 영역(50)이 형성되어 있다. 그리고, 이 채널 분리 영역(50)에 의해, 상기 전류시에 있어서, N형 실리콘 기판(41) 내의 소수 캐리어인 정공이 흡입되어 채널간의 이동이 제한되도록 하고 있다.
도5는, 본 실시예에 있어서의 패시베이션 구조를 나타내는 채널 분리 영역(50) 부근의 N형 실리콘 기판(41)의 단면도이다. 도5에 있어서, N형 실리콘 기판(41)의 표면에 있어서의 채널 분리 영역(50)의 영역에 P형 확산 영역(54)이 형성되고, P형 확산 영역(54)에 있어서의 도면 중 좌측(즉, CH1측)의 측면의 위치에 N형 실리콘 기판(41)으로부터 P형 확산 영역(54)에 걸쳐 채널 스토퍼로서의 N형 확산 영역(55)이 형성되고, P형 확산 영역(54)에 있어서의 우측(즉, CH2측)의 측면의 위치에도 동일하게 N형 확산 영역(55’)이 형성되어 있다.
상기 CH1측과 CH2측의 각각에 있어서, 상기 P게이트 확산 영역(43,43’)상으로부터 N형 확산 영역(55,55’)상에 걸쳐 SiO2막(56,56’)을 형성하고 있다. 그리고, SiO2막(56,56’)상에 있어서의 P게이트 확산 영역(43,43’)근방으로부터 N형 확산 영역(55,55’)상에 걸쳐 산소 도핑 반절연 다결정 실리콘막(57,57’)을 형성한다. 또한, 산소 도핑 반절연 다결정 실리콘막(57,57’)에 있어서의 N형 확산 영역(55,55’)측의 영역(57a,57a’)에 인을 도핑한다. 또한, 산소 도핑 반절연 다결정 실리콘막(57,57’)에 있어서의 인을 도핑하지 않은 영역에는, SiN막(58,58’)을 화학 기상 성장법에 의해 형성한다. 그리고, P게이트 확산 영역(43,43’)의 표면으로부터 SiN막(58,58’)의 표면에 걸쳐 Al전극(46,46’)을 형성하고, Al전극(46)을 전극 T1에 접속하는 한편, Al전극(46’)을 전극 T2에 접속한다. 또한, 상기 CH1측의 SiN막(58)의 표면으로부터 CH2측의 SiN막(58’)의 표면에 걸쳐 Al전극(59’)을 형성하고, N형 확산 영역(55,55’) 및 N형 실리콘 기판(41)에 접속하고 있다. 이로 써, 상기 산소 도핑 반절연 다결정 실리콘막(57,57’)의 양단을 Al전극(46,46’)과 Al전극(59)에 접촉시키고, Al전극(46,46’)과 Al전극(59)의 사이에 전위 구배를 형성하여 Si-SiO2 계면의 전계 집중을 완화한다. 이로써, 본 실시예에 있어서도 필드 플레이트 구조를 형성하고 있다. 또한, 본 실시예의 경우에 있어도, Al전극(59)과 Al전극(46,46’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다.
상기 구성에 의해, 상기 N형 실리콘 기판(41)의 표면에 있어서의 채널 분리 영역(50)에는, P형 확산 영역(54)과 N형 확산 영역(55)이 Al전극(59) 및 N형 실리콘 기판(41)을 통해 단락된 쇼트 다이오드(60)가 형성되어 있다. 이 때문에, N형 실리콘 기판(41) 내의 소수 캐리어인 정공(61)이 쇼트 다이오드(60)의 P형 확산 영역(54)에 흡수되고, 정공(61)의 수명시간이 저감되는 것이다. 또한, 산소 도핑 반절연 다결정 실리콘막(57,57’)에 있어서의 N형 확산 영역(55,55’)측의 영역(57a,57a’)에는 인을 도핑하고 있다. 따라서, 상기 N형 실리콘 기판(41)의 표면에 있어서의 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(57a,57a’) 바로 아래의 실리콘 계면 준위 Qss가 증대된다. 이 때문에, 상기 실리콘 계면 준위 Qss가 증대된 영역에 있어서도 정공(61)을 소면시킬 수 있어, 쇼트 다이오드(60)에 의한 효과와 더불어, 보다 확실하게 정공(61)의 수명시간의 저감을 촉진할 수 있는 것이다.
또한, 본 실시예의 경우, 도4에 나타낸 바와 같이, 상기 쇼트 다이오드(60)의 외경은, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(57a)의 외경보다도 작게 설정하고 있다. 이렇게 함으로써, 도5에 나타낸 바와 같이, N형 실리콘 기판 (41)의 표면에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(57a,57a’)에 기인하여 실리콘 계면 준위 Qss가 증대되는 영역을 제공할 수 있어, 쇼트 다이오드(60)에 의한 효과와 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(57a,57a’)에 의한 효과를 효과적으로 인출할 수 있는 것이다.
(제3 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 채널 분리 영역(29)을 더 연장하고, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성한 구조를 갖고 있다.
도7은, 본 실시예의 쌍방향 포토시이리스터 칩(71)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 본 쌍방향 포토 사이리스터 칩(71)에 있어서의 채널 분리 영역의 단면도는 도2와 거의 동일하다. 또한, 등가 회로는 도3과 동일하다.
본 실시 예의 쌍방향 포토 사이리스터 칩(71)에 있어서의 애노드 확산 영역(72,72’), P게이트 확산 영역(73,73’), 캐소드 확산 영역(74,74’), 게이트 저항(75,75’), Al전극(76,76’) 및 Al전극(77)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’) 및 Al전극(28)과 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역, 및, 상기 BSF 효과에 의해 광감도를 상승시키기 때문에 N형 실리콘 기판의 이면에 형성되는 N+층은 생략하고 있다.
본 실시예의 쌍방향 포토 사이리스터 칩(71)에 있어서의 채널 분리 영역(80)은, 상기 제1 실시예에 있어서, 도2에 나타낸 CH1측의 P게이트 확산 영역(23)상으로부터 CH2측의 P게이트 확산 영역(23’)상에 걸친 패시베이션 구조를, 각 CH1 및 CH2를 횡단하여 쌍방향 포토 사이리스터 칩(71)의 전체 폭에 걸쳐 연장시켜 형성하고 있다. 따라서, 도7에 나타낸 바와 같이, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(78) 및 Al전극(79)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(71)의 전체 폭에 걸쳐 형성되어 있다. 또한, 본 실시예의 경우에 있어서도, Al전극(79)과 Al전극(76,76’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다.
그런데, 전류 특성을 향상시키는하나의 방법으로서 유지 전류 IH를 높이는 것이 있다. 이 IH 특성은, 쌍방향 사이리스터가 ON을 유지할 수 있는 최소 동작 전류값을 나타내고, OFF될 수 있는 최대 동작 전류라고도 할 수 있다. 이 IH 값이 클수록 전류 특성은 향상된다. 그 이유는, 상기 IH 값은, AC 동작시에 있어서의 CH1측의 반 사이클 동작이 OFF된 시점으로부터 반대의 CH2측의 반 사이클 동작이 ON될 때까지의 시간에 영향을 준다. 그리고, 이 시간이 길수록 전류 실패에 이르기까지의 시간적 유예를 벌 수 있어, 이 시간 내에 역채널로 이동하는 캐리어를 효과적으로 소멸시키는 것이 가능하게 되기 때문이다.
이 IH 특성의 파라미터로서, (1)전류 증폭율 Hfe(pnp), (2)전류 증폭율 Hfe(npn), (3)RGK(게이트 저항)의 회로 상수가 있다. 이 중, (1)의 전류 증폭율 Hfe(pnp)를 낮추는 것이, IH 특성과 트레이드 오프의 관계에 있는 광감도(IFT)에 그다지 영향을 주지 않고 IH 특성을 향상시키는 것이 가능한 가장 효과적인 방법이 다. 또한, 상기 (2)의 전류 증폭율 Hfe(npn)이나 (3)의 RGK의 회로 상수를 낮춤으로써도 IH 특성을 향상시킬 수 있지만, 광감도 특성(IFT)이 크게 저하되는 폐해가 있다.
본 실시예에 있어서는, PNP 트랜지스터 Q1, Q3의 베이스를 구성하는 N형 실리콘 기판상에, 국소적으로 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(78)을 형성하고 있다. 상기 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(78)은, Si-SiO2 계면의 준위 Qss를 증대시키기 위해 표면 재결합을 증가시키는 작용이 있어, 전류 증폭율 Hfe(pnp)을 효과적으로 낮출 수 있다.
따라서, 전류 실패에 이를 때까지의 시간적 유예를 벌 수 있어, 반대 채널로 이동하는 캐리어를 효과적으로 소멸시킬 수 있는 것이다. 또한, 산소 도핑 반절연 다결정 실리콘막에 주입하는 인 농도는, 높을수록 Qss가 증대되기 때문에 전류 증폭율 Hfe(pnp)을 낮추는 데 효과적이지만, 너무 인 농도를 지나치게 올리면 신뢰성에 악영향을 미치게 된다.
또한, 본 실시예에 있어서의 쌍방향 포토 사이리스터 칩(71)에 있어서는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(78)을, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성되어 있다. 따라서, 애노드 확산 영역(72,72’)과 캐소드 확산 영역(74’,74)의 사이에 급준한 상승의 펄스가 인가된 경우, P게이트 확산 영역(73’,73)에 변위 전류가 유입되는 것이 억제된다. 그 결과, 광신호가 없어도 쌍방향 포토 사이리스터(71)가 ON되는 오동작은 생기지 않는다. 즉, 본 실시예에 따르면, dv/dt 특성을 향상시킬 수 있는 것이다.
(제4 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제2 실시예의 쌍방향 포토 사이리스터 칩(51)에 있어서의 채널 분리 영역(50)의 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(57a) 및 Al전극(59)을 더 연장하고, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성한 구조를 갖고 있다.
도8은, 본 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 본 쌍방향 포토 사이리스터 칩(81)의 중앙부에 있어서의 채널 분리 영역의 단면도는 도5와 거의 동일하다. 또한, 등가 회로는 도6과 동일하다.
본 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 애노드 확산 영역(82,82’), P게이트 확산 영역(83,83’), 캐소드 확산 영역(84,84’), 게이트 저항(85,85’), Al전극(86,86’) 및 Al전극(87)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’) 및 Al전극(28)과 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역, 및, 상기 BSF 효과에 의해 광감도를 상승시키기 위해 N형 실리콘 기판의 이면에 형성되는 N+층은 생략하고 있다.
본 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 채널 분리 영역은, 상기 제2 실시예에 있어서, 도4 및 도5에 나타낸 채널 분리 영역(50) 중, 인을 도 핑한 산소 도핑 반절연 다결정 실리콘막(57a) 및 Al전극(59)을, 각 CH1 및 CH2를 횡단하고 쌍방향 포토 사이리스터 칩(51)의 전체 폭에 걸쳐 연장시킨 구성을 갖고 있다. 따라서, 도8에 나타낸 바와 같이, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(88) 및 Al전극(89)은, 상기 제2 실시예의 쌍방향 포토 사이리스터 칩(51)에 있어서의 Al 마드링(48)의 위치에 상당하는 위치에, 쌍방향 포토 사이리스터 칩(81)의 전체 폭에 걸쳐 형성되어 있다. 또한, 본 실시예의 경우에 있어서도, Al전극(89)과 Al전극(86,86’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다.
단, 쇼트 다이오드(90)는, 상기 제2 실시예의 쌍방향 포토 사이리스터 칩(51)에 있어서의 쇼트 다이오드(59)의 경우와 같이, N형 실리콘 기판상에 있어서의 좌측의 애노드 확산 영역(82)과 우측의 애노드 확산 영역(82’)의 사이에 있어서, 또한, CH1과 CH2의 사이에, 형성되어 있다.
따라서, 본 실시예에 따르면, 상기 제3 실시예의 쌍방향 포토 사이리스터 칩(71)의경우와 같이, 전류 증폭율 Hfe(pnp)를 효과적으로 낮추어 전류 실패에 이를 때까지의 시간적 유예를 벌 수 있어, 반대 채널로 이동하는 캐리어를 N형 실리콘 기판의 표면에 있어서의 실리콘 계면 준위 Qss가 증대된 영역에서 효과적으로 소멸시킬 수 있다. 또한, N형 실리콘 기판 내의 소수 캐리어인 정공이 상기 쇼트 다이오드(9)의 P형 확산 영역에 흡수되고, 정공의 수명시간이 저감되는 것이다.
또한, 본 실시예에 있어서의 쌍방향 포토 사이리스터 칩(81)에 있어서는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(88)을, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성되어 있다. 따라서, 애노드 확산 영역(82,82’)과 캐소드 확산 영역(84’,84)의 사이에 급준한 상승의 전위 펄스가 인가된 경우, P게이트 확산 영역(83,83’)에 변위 전류가 유입되는 것을 억제할 수 있어, 광신호가 없어도 쌍방향 포토 사이리스터(81)가 ON 되는 오동작을 방지할 수 있다. 즉, 본 실시예에 따르면, dv/dt 특성을 향상시킬 수 있는 것이다.
(제5 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 쇼트 다이오드(9)을 더 연장하고, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성된 구조를 갖고 있다.
도9는, 본 실시예의 쌍방향 포토 사이리스터 칩(91)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 본 쌍방향 포토 사이리스터 칩(91)에 있어서의 채널 분리 영역의 단면도는 도5와 거의 동일하다. 또한, 등가 회로는 도6과 동일하다.
본 실시예의 쌍방향 포토 사이리트서 칩(91)에 있어서의 애노드 확산 영역(92,92’), P게이트 확산 영역(93,93’), 캐소드 확산 영역(94,94’), 게이트 저항(95,95’), Al전극(96,96’) 및 Al전극(97)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’) 및 Al전극(28)과 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역, 및, 상기 BSF 효과에 의해 광감도를 상승시키기 위해 N형 실리콘 기판의 이면에 형성되는 N+층은 생략하고 있다.
본 실시예의 쌍방향 포토 사리이스터 칩(91)의 채널 분리 영역(101)은, 상기 제2 실시예에 있어서, 도4 및 도5에 나타낸 채널 분리 영역(50)을, CH1 및 CH2를 횡단하여 쌍방향 포토 사이리스터 칩(91)의 전체 폭에 걸쳐 연장시킨 구성을 갖고 있다. 이 때문에, 도9에 나타낸 바와 같이, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(98), Al전극(99) 및 쇼트 다이오드(100)는, 쌍방향 포토 사이리스터 칩(91)의 전체 폭에 걸쳐 형성되어 있다. 또한, 본 실시예의 경우에 있어서도, Al전극(99)과 Al전극(96,96’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다.
따라서, 본 실시예에 따르면, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)의 경우보다도 효과적으로 상기 N형 실리콘 기판 내의 소수 캐리어인 정공을 흡수할 수 있어, 정공의 수명시간을 저감시킬 수 있는 것이다.
또한, 본 실시예에 있어서의 쌍방향 포토 사이리스터 칩(91)에 있어서는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(98)을, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성되어 있다. 따라서, 애노드 확산 영역(92,92’)과 캐소드 확산 영역(94’,94)의 사이에 급준한 상승의 전압 펄스가 인가된 경우, P게이트 확산 영역(93,93’)에 변위 전류가 유입되는 것을 억제할 수 있어, 광신호가 없어도 쌍방향 포토 사이리트서(91)가 ON되는 오동작을 방지할 수 있다. 즉, 본 실시예에 따르면, dv/dt 특성을 향상시킬 수 있다.
(제6 실시예)
도10은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다 또한, 도11은, 도10에 있어서의 D-D’에 따른 단면도이다. 또한, 등가 회로는 도3과 동일하다.
본 실시예의 쌍방향 포토 사이리스터 칩(12)에 있어서의 N형 실리콘 기판(111), 애노드 확산 영역(112,112’), P게이트 확산 영역(113,113’), 캐소드 확산 영역(114,114’), 게이트 저항(115,115’), Al전극(116,116’), Al전극(117), Al가드링(118) 및 N+층(119)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 N형 실리콘 기판(21), 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’), Al전극(28), Al마드링(38) 및 N+층(30)과 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역은 생략하고 있다.
본 실시예의 쌍방향 포토 사이리스터 칩(120)에 있어서는, 서로 대향하고 있는 P게이트 확산 영역(113)과 애노드 확산 영역(112’)의 대향변, 및, 애노드 확산 영역(112)과 P게이트 확산 영역(113’)의 대향변을 따라, 환언하면, 2개의 애노드 확산 영역(112,112’)과 N형 실리콘 기판(111)의 접합부 근방, 및 2개의 P게이트 확산 영역(113,113’)과 N형 실리콘 기판(111)의 접합부 근방에, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a,122a’,124,124’)을 형성하고 있다.
이하, 도11에 따라, 상기 P게이트 확산 영역(113)과 애노드 확산 영역(112’)과의 대향변에 대해 설명한다. 도11에 있어서, N형 실리콘 기판(111)상에 있어서의 Al가드링(118)보다 좌측의 캐소드 확산 영역(114)상으로부터 우측의 애노드 확산 영역(112’)상에 걸쳐 SiO2막(121)을 형성하고 있다. 또한, 상기 SiO2막(121)상에 있어서의 P게이트 확산 영역(113) 및 애노드 확산 영역(112’)의 외측에 산소 도핑 반절연 다결정 실리콘막(122)을 형성하고, 산소 도핑 반절연 다결정 실리콘막(122)에 있어서의 P게이트 확산 영역(113) 및 애노드 확산 영역(112’)에 가까운 측 영역(122a,122a’)에 인을 도핑한다. 이렇게 함으로써, 상기 N형 실리콘 기판(21)의 표면에 있어서의 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a,122a’) 바로 아래의 실리콘 계면 준위(Qss)가 증대되는 것이다.
또한, 상기 산소 도핑 반절연 다결정 실리콘막(122)에 있어서의 인을 도핑하지 않은 영역의 위에 SiN막(123)을 화학 기상법에 의해 형성한다. 그리고, 상기 좌측에 있어서는, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a)상으로부터 P게이트 확산 영역(113)상에 걸쳐 Al전극(116)을 형성하고, 전극 T2에 접속한다. 한편, 상기 우측에 있어서는, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a’)상으로부터 애노드 확산 영역(112’)상에 걸쳐 Al전극(116’)을 형성하고, 전극 T1에 접속한다. 또한, SiN막(123)을 2분할하도록 Al전극을 형성하고, N형 실리콘 기판(111)에 접속하고 Al가드링(118)으로 하고 있다. 이로써, 산소 도핑 반절연 다결정 실리콘막(122)의 양단과 중앙을 Al전극(116,116’)과 Al전극(118)에 접촉시키고, Al전극(116,116’)과 Al(118)의 사이에 전위 구배를 형성하여 Si-SiO2 계면의 전계 집중을 완화한다. 이로써, 고내압화가 유리하게 행해질 수 있는 필드 플레이트 구조로 하고 있다.
이상과 같이, 본 쌍방향 포토 사이리스터 칩(120)에 있어서는, 서로 대향해 있는 P게이트 확산 영역(113)과 애노드 확산 영역(112’)의 대향변을 따라, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a,122a’)을 형성하고 있다. 또한, 서로 대향하고 있는 애노드 확산 영역(112)과 P게이트 확산 영역(113’)의 대향변을 따라, 상기 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(124,124’)을 형성하고 있다. 따라서, N형 실리콘 기판(111)의 표면에 있어서의 P게이트 확산 영역(113)과 애노드 확산 영역(112’)의 대향변 근방 및 애노드 확산 영역(112)과 P게이트 확산 영역(113’)의 대향변 근방의 실리콘 계면 준위(Qss)를 증대할 수 있다.
즉, 본 실시예에 따르면, 상기 제3 실시예의 쌍방향 포토 사이리스터 칩(71)의 경우와 같이, 전류 증폭율 Hfe(pnp)을 효과적으로 낮추어 전류 실패에 이를 때까지의 시간적 유예를 벌 수 있어, 반대 채널로 이동하는 캐리어를 N형 실리콘 기판(111)의 표면에 있어서의 실리콘 계면 준위 Qss가 증대된 영역(122a,122a’,124,124’)에서 효과적으로 소멸시킬 수 있는 것이다. 또한, 125는 공핍층이다.
또한, 본 실시예에 있어서의 쌍방향 포토 사이리스터 칩(120)에 있어서는, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(122a,122a’,124,124a’)을, 상기 CH1 및 CH2와 교차시켜 형성되어 있다. 따라서, 애노드 확산 영역(112,112’)과 캐소드 확산 영역(114’,114)의 사이에 급준한 상승의 전압 펄스가 인가된 경우, P게이트 확산 영역(113,113’)에 변위 전류가 유입되는 것을 억제할 수 있어, 광신호가 없어도 쌍방향 포토 사이리스터(120)가 ON 되는 오동작을 방지할 수 있다. 즉, 본 실시예에 따르면 dv/dt 특성을 향상시킬 수 있다.
또한, 본 실시예에 있어서는, 도10에 나타낸 상기 Al가드링(118)과 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(122a,122a’,124,124’)의 간격 L2의 값을 30㎛보다도 크게 하고 있다. 상기 간격 L2의 값은, 이 필드 플래트 구조를 사용하여 소망하는 400V 이상의 내압을 얻기 위해 필요한 최소 거리이다. 또한, 내압을 높일 경우에는, 그 내압에 따라 상기 간격 L2값을 확대하면 된다.
또한, 상기 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(122a,122a’,124,124’)은, 전극 T1(애노드 전극)이나 전극 T2(캐소드 전극)와 접속되고, 필드 플래트 구조의 일부를 구성하는 투명 전극이기도 하다. 따라서, 상기 인을 도핑한 산소 도핑 반절연 다결정 실리콘막을 대신하여 Al막을 채용하는 경우보다도, 광을 차광하는 것이 없는 분수광감도(分受光感度)를 높일 수 있다.
(제7 실시예)
도12는, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 등가회로는 도3과 같다
본 실시예의 쌍방향 포토 사이리스터 칩(131)에 있어서의 애노드 확산 영역(132,132’), P게이트 확산 영역(133,133’), 캐소드 확산 영역(134,134’), 게이트 저항(135,135’), Al전극(136,136’) 및 Al전극(137)은, 상기 제1 실시예이 쌍방향 포토 사이리스터 칩(31)에 있어서의 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(26,26’) 및 Al전극(28)과 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역, 및, 상기 BSF효과에 의해 광감도를 상승시키기 위해 N형 실리콘 기판의 이면에 형성되는 N+층은 생략하고 있다.
본 실시예의 쌍방향 포토 사이리스터 칩(131)에 있어서는, 칩 중심에 대해 점대칭의 위치에 배치되어 있는 P게이트 확산 영역(133,133’)을 서로 연결하는 선상에 있어서, 또한, CH1과 CH2를 분리하는 위치에, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(138,138’)을 칩 중심에 대해 점대칭으로 형성하고 있다. 따라서, N형 실리콘 기판의 표면에 있어서의 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(138,138’) 영역의 실리콘 계면 준위(Qss)를 증대할 수 있다.
즉, 본 실시예에 따르면, 상기 N형 실리콘 기판 내의 소수 캐리어인 정공을 실리콘 계면 준이 Qss가 증대된 영역에 있어서, 소멸시킬 수 있어, 확실히 정공의 수명시간의 저감을 촉진할 수 있는 것이다.
또한, 본 실시예에 있어서는, 도12에 나타낸 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(138,138’)과 Al전극(136,136’)의 간격 L3의 값과, 2개의 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(138,138’)에 있어서의 상호 간격 L4의 값을, 30㎛보다도 크게 하고 있다. 상기 간격 L3 및 간격 L4의 값은, 이 필드 플래트 구조를 사용하여 소망하는 400V 이상의 내압을 얻기 위해 필요한 최소 거리이다. 또한, 내압을 높일 경우에는, 그 내압에 따라 상기 간격 L3 및 간격 L4의 값을 확대하면 된다.
(제8 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 Al전극(86,86’)의 주변에도 인을 도핑한 산소 도핑 반절연 다결정 실리콘막을 형성한 구조를 갖고 있다.
도13은, 본 실시예의 쌍방향 포토 사이리스터 칩(152)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 도14는, 도13에 있어서의 E-E’에 따른 단면도이다. 또한, 등가회로는 도6과 동일하다.
본 실시예의 쌍방향 포토 사이리스터 칩(152)에 있어서의 N형 실리콘 기판(141), 애노드 확산 영역(142,142’), P게이트 확산 영역(143,143’), 캐소드 확산 영역(144,144’), 게이트 저항(145,145’), Al전극(147) 및 N+층(151)은, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 N형 실리콘 기판(21), 애노드 확산 영역(22,22’), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’), 게이트 저항(25,25’), Al전극(28) 및 N+층(30)과 동일하다. 또한, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(148), Al전극(149) 및 쇼트 다이오드(150)는, 제4 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(88), Al전극(89) 및 쇼트 다이오드(90)와 동일하다. 단, 본 실시예에 있어서는, 칩의 주변을 따라 채널 스토퍼로서 형성되는 N형 확산 영역은 생략하고 있다.
본 실시예에 있어서는, 도13에 나타낸 바와 같이, Al전극(146,146’)을, P게이트 확산 영역(143,143’), 게이트 저항(145,145’) 및 애노드 확산 영역(142,142’)을 완전히 피복하는 것이 가능한 최소의 직사각형 형상으로 형성한다. 즉, 상기 각 실시예에 있어서의 Al전극(26,46,76,86,96,116,136)보다도 작게 형성한다. 그리고, 도14에 나타낸 바와 같이, N형 실리콘 기판(141)의 표면에 형성된 SiO2막(155) 상에 형성되고, 일부가 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(148)으로 되어 있는 산소 도핑 반절연 다결정 실리콘막(156)에 있어서, Al전극(146)을 둘러싸는 소정 폭의 영역(156a)에 인을 도핑해 있다. 그리고, 산소 도핑 반절연 다결정 실리콘막(156) 상에 있어서의 인이 도핑되어 있지 않은 영역에, SiN막(157,158)을 화학 기상 성장법에 의해 형성하고 있다. 또한, SiN막(157)상으로부터 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(156a)상에 걸쳐 Al가드링(159)를 형성하고 있다. 또한, 본 실시예의 경우에 있어서는, Al전극(149)과 Al가드링(159,159’)의 간격 L1의 값을 30㎛보다도 크게 하고 있다.
이와 같이, 본 실시예의 쌍방향 포토 사이리스터 칩(152)에 있어서는, 인이 도핑된 사소 도핑 반절연 다결정 실리콘막(148)을, CH1 및 CH2와 교차하여 칩 전체 폭에 걸쳐 형성하고 있다. 따라서, 전류 특성을 개선할 수 있다. 또한, Al전극(146,146’)을 P게이트 확산 영역(143,143’), 게이트 저항(145,145’) 및 애노드 확산 영역(142,142’)을 완전히 피복하는 것이 가능한 최소의 직사각형으로 형성하고, 이 Al전극(146,146’)을 둘러싸고 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(156a,156a’)으로 이루어지는 투명막의 가드링과 Al가드링(159,159’)을 형성하여 2종 가드링 구조로 하고 있다. 따라서, P게이트 확산 영역(143,143’)과 N형 실리콘 기판(141)의 접합 영역의 차광 면적이 작아지고, 광감도를 향상시킬 수 있는 것이다.
또한, 본 실시예에 있어서는, 상기 Al전극(146,146’)을 둘러싸고, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(156a,156a’)과 Al가드링(159,159’)으로 이루어지는 2종 가드링 구조를, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)에 적용하고 있다. 그러나, 타 실시예에 적용하여, 광감도의 향상을 도모해도 상관관계없다.
(제9 실시예)
본 실시예에 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)에 있어서의 P게이트 확산 영역(83,83’)에 쇼트키 배리어 다이오드를 형성한 구조를 갖고 있다. 또한, 이하의 설명에 있어서는, 상기 제4 실시예의 쌍방향 포토 사이리스터 칩(81)과 동일한 부재에는 상기 제4 실시예의 부재번호와 동일한 부재 번호를 부기하여, 설명은 생략한다.
도15는, 본 실시예의 쌍방향 포토 사이리스터 칩(161)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 도16은 등가회로도이다.
도16에 나타낸 바와 같이, 본 실시예의 쌍방향 포토 사이리스터 칩(161)은, PNP 트랜지스터 Q1과 NPN 트랜지스터 Q2를 갖는 CH1측의 포토 사이리스터(162)와, PNP 트랜지스터 Q3과 NPN 트랜지스터 Q4를 갖는 CH2측의 포토 사이리스터(163)를 구비하고, PNP 트랜지스터 Q1,Q3의 베이스에 쇼트 다이오드(164)를 접속시키고 있다. 또한, 쌍방향 포토 사이리스터 칩(161)의 포토 사이리스터(162)에는 쇼트키배리어 다이오드(166)가, 또한 포토 사이리스터(163)에는 쇼트키배리어 다이오드(166')가 각각 설치되어 있다.
도15에 나타낸 바와 같이, P게이트 확산 영역(83,83’)에 있어서의 캐소드 확산 영역(84,84’)이 형성되어 있지 않은 영역에는, 캐소드 확산 영역(84,84’)에 병행하여 P형 불순물이 확산되어 있지 않은 직사각형의 개구부(도시하지 않음)를 제공하고 있다. 또한, SiO2막(56)(도5 참조)에 있어서의 P게이트 확산 영역(84,84’)의 상기 개구부의 위치에는, 이 개구부를 둘러싸도록 개구(도시하지 않음)를 형성하고 있다. 또한, Al전극(86,86’)에 있어서의 SiO2막(56)의 상기 개구의 위치에는, 이 개구를 둘러싸도록 개구부(164,164’)를 형성하고 있다. 그리고, Al전극(86,86’)의 개구부(164,164’) 내에서 도한 SiO2막(56)의 상기 개구 내에는, Al전극(86,86’)의 개구부(164,164’)을 따라 직사각형의 Al전극(165,165’)을 형성하고 있다. 이 때, Al전극(86,86’)과 Al전극(165,165’)의 사이에는, 전기적으로 절연가능한 공간이 형성되어 있다.
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이상과 같이, 상기 Al전극(165,165’)는, SiO2막(56)의 상기 개구를 통해, P게이트 확산 영역(83,83’)의 상기 개구부 내에 있어서의 N형 실리콘 기판(도시하지 않음)에 직접 접촉하고 있다. 이로써, P게이트 확산 영역(83,83’)과 상기 N형 실리콘 기판의 사이에, 쇼트키 배리어 다이오드(166,166’)를 형성하고 있다. 여기서, 전류시(교류 전압에 대응하여 부하 전류가 감쇠하고, 유지 전류 IH의 타이밍에서 포토 사이리스터가 OFF되는 과정)에 있어서, 포토 사이리스터가 OFF되기 직전까지 P게이트 확산 영역(NPN 트랜지스터 Q2,Q4 베이스 영역)(83,83’)은 포화 상태이지만, 그 상태에 있어서, P게이트 확산 영역(83,83’)으로부터 N형 실리콘 기판으로의 소수 캐리어(홀)의 주입이 쇼트키 배리어 다이오드(166,166’)에 의해 억제된다. 따라서, N형 실리콘 기판 내의 잔존 캐리어량이 감소하고, 전류 특성의 개선을 도 할 수 있는 것이다. 단, 상기 P게이트 확산 영역(83,83’)의 수광 영역이 감소하기 때문에, 광감도가 저하되는 단점이 있다.
또한, 상기한 설명에 있어서는, 쇼트키 배리어 다이오드(166,166’)를 구성하는 금속재료로서 Al을 사용하고 있다. 그러나, Al을 대신하여 Cr, Mo, Ti, Pt 등의 금속재료를 사용해도 된다.
(제10 실시예)
본 실시예 있어서의 쌍방향 포토 사이리스터 칩은, 상기 제8 실시예의 쌍방향 포토 사이리스터 칩(152)에 있어서의 P게이트 확산 영역(143,143’)에 쇼트키 배리어 다이오드를 형성한 구조를 갖고 있다. 또한, 이하의 설명에 있어서는, 상기 제8 실시예의 쌍방향 포토 사이리스터 칩(152)과 동일한 부재에는 상기 제8 실시예의 부재 번호와 동일한 부재 번호를 부기하여, 설명은 생략한다.
도17은, 본 실시에의 쌍방향 포토 사이리스터 칩(171)에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 등가회로는 도16과 동일하다.
본 실시예에 있어서는, 상기 제8 실시예의 쌍방향 포토 사이리스터 칩(152)의 경우와 동일하게, Al전극(146,146’)을 필요 최소한의 크기의 직사각형으로 형성하고, 이 Al전극(146,146’)을 둘러싸고 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(156a,156a’)으로 이루어지는 투명막의 카드링을 형성하고 있다. 따라서, P게이트 확산 영역(143,143’)과 N형 실리콘 기판(141)의 접합 영역의 차광 면적을 작게 하여, 광감도를 향상시킬 수 있다.
또한, P게이트 확산 영역(143,143’)에 있어서의 캐소드 확산 영역(144,144’)이 형성되어 있지 않은 영역에는, 상기 제9 실시예와 동일한 구성을 갖는 쇼트키 배리어 다이오드(172,172’)를 형성하고 있다. 따라서, P게이트 확산 영역(143,143’)으로부터 N형 실리콘 기판으로의 소수 캐리어(홀)의 주입이 억제된다. 그 결과, 상기 N형 실리콘 기판 내의 잔존 캐리어량이 감소하고, 전류 특성의 개선을 도모할 수 있다.
또한, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(148)을, 상기 CH1 및 CH2와 교차시켜 형성하고 있다. 따라서, 애노드 확산 영역(142,142’)과 캐소드 확산 영역(144’,144)의 사이에 전압 펄스 인가된 경우, 광신호가 없어도 쌍방향 포토 사이리스터(171)가 ON되는 오동작을 방지할 수 있다. 즉, 본 실시예에 따르면, dv/dt 특성을 향상시킬 수 있다.
즉, 본 실시예에 따르면, 전류 특성의 개선 및 dv/dt 특성의 향상과 광감도의 향상의 양립을 도모할 수 있는 것이다.
(제11 실시예)
본 실시예는, 제로 크로스 기능을 가진 쌍방향 포토 사이리스터 칩에 관한 것이다. 도18은, 본 실시예의 쌍방향 포토 사이리스터 칩을 사용한 광점호 커플러의 등가회로도이다. 본 실시예의 쌍방향 포토 사이리스터 칩(181)은, 상기 제2 실시예의 쌍방향 포토 사이리스터 칩(51)과 같이, PNP 트랜지스터 Q1과 NPN 트랜지스터 Q2를 갖는 CH1측의 포토 사이리스터(182)와, PNP 트랜지스터 Q3과 NPN 트랜지스터 Q4를 갖는 CH2측의 포토 사이리스터(183)를 구비하고, PNP 트랜지스터 Q1,Q3의 베이스에 쇼트 다이오드(184)를 접속시키고 있다.
그리고, 상기 CH1측의 NPN 트랜지스터 Q2의 베이스와 전극 T2의 사이에, 게이트 저항(185)과 병렬로 N형 FET(전계 효과 트랜지스터)(186)를 접속시키고 있다. 마찬가지로, 상기 CH2측의 NPN 트랜지스터 Q4의 베이스와 전극 T1의 사이에, 게이트 저항(187)과 병렬로 N형 FET(188)을 접속하고 있다. 그리고, N형 FET(186)의 게이트를 PNP 트랜지스터 Q1의 베이스에 접속하는 한편, N형 FET(187)의 게이트를 PNP 트랜지스터 Q3의 베이스에 접속하고 있다. 189는 LED이다.
따라서, 상기 전극 T1-전극 T2사이에 바이어스되어 있는 전원 전압의 제로 크로스점 근방에 있어서는, N형 FET(186,188)는 OFF 되어 있고, NPN 트랜지스터 Q2,Q4에는 게이트 저항(185,187)의 저항값에 따른 베이스·에미터 전압이 인가되고, LED(189)로부터의 광신호를 수광하면 P게이트 확산 영역에 발생하는 광전류의 기여에 의해 NPN 트랜지스터 Q2,Q4는 ON된다. 이에 대해, 상기 전원 전압의 제로 크로스점으로부터 떨어진 시간에 있어서는, N형 FET(186,188)는 ON되기 때문에, NPN 트랜지스터 Q2,Q4의 베이스·에미터 사이가 단락되고, LED(189)로부터의 광신호를 수광해도 NPN 트랜지스터 Q2,Q4는 ON 되지 않게 된다.
이로써, 상기 전극 T1-전극 T2 사이에 바이어스된 전원 전압의 제로 크로스점 근방에만 있어서, 포토 사이리스터(182,183)를 ON시키는 제로 크로스 기능이 실현된다. 또한, 전류 특성 Icom을 약 100mArms 이상일 때까지 개선가능한 상기 제2 실시예의 쌍방향 포토 사이리스터 칩(51)을 사용하고 있다. 따라서, 광점호 커플러의 전류 실패를 없애고, 오동작을 줄일 수 있다.
또한, 도18에 나타낸 제로 크로스 기능을 가진 쌍방향 포토 사이리스터 칩(181)의 구성에, NPN 트랜지스터 Q2,Q4의 베이스-콜렉터 간에 쇼트키 배리어 다이오드를 형성하고, 쇼트키 배리어 다이오드를 형성한 제로 크로스 기능을 갖는 쌍방향 포토 사이리스터 칩을 구성하는 것도 가능하다.
또한, 상기 N형 FET(186,188)는, 제어 단자를 갖는 타 스위칭 소자로 구성해도 상관관계가 없다.
또한, 상기 제11 실시예에 있어서의 광점호 커플러는, 상기 제2 실시예의 쌍 방향 포토 사이리스터 칩(51)을 사용하고 있지만, 상기 제1 실시예, 제3 실시예~제10 실시예에 있어서의 쌍방향 포토 사이리스터 칩(31,71,81,91,120,131,152,161, 171) 중 어느 하나를 사용해도 상관관계없다.
도19~도21은, 상기 제1 실시예~제10 실시예에 있어서의 쌍방향 포토 사이리스터 칩(31,51,71,81,91,120,131,152,161,171)과 도35 및 도36에 나타낸 종래의 쌍방향 포토 사이리스터 칩(4)에 대해, 전류 특성 Icom과 dv/dt 특성과 광감도 IFT를 비교한 것이다.
도19는, 상기 광감도 IFT와 전류 특성 Icom의 관계를 나타내는 도면이다. 또한, 도면 중의 번호는 실시예의 번호를 나타내고, 예컨대, "1"은 "제1 실시예"를 의미한다. 또한, 종래의 쌍방향 포토 사이리스터 칩(4)에 대해서는 △로 나타내고 있다. 표1에, 각 실시예 및 종래의 쌍방향 포토 사이리스터 칩(4)에 관한 광감도 IFT(mA), 전류 특성 Icom(mA) 및 dv/dt(V/μs) 특성의 값을 나타낸다. 단, dv/dt의 측정 한계는 3200V/μs이고, 도20 및 도21에 있어서는, 그래프를 보기 쉽게 하기 위해 상기 측정 한계를 넘는 값에 대해서는 3200V/μs 이상의 적당한 값으로 나타내고 있다.
Figure 112005014094726-pat00001
도19로부터 알 수 있듯이, 모든 실시예에 있어서, 종래의 쌍방향 포토 사이리스터 칩(4)에 비해 상기 전류 특성값 Icom이 증대되고 있다. 이는, 모든 실시예에 있어서, 상기 CH1측의 P게이트 확산 영역(23,43,73,83,93,113,133,143)과 CH2측의 P게이트 확산 영역(23’,23’,43’,73’,83’,93’,113’,133’,143’)의 사이에, 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(35a,57a,78,88,98,122a, 124,138,138’,148,156a,156a’)이 형성되어 있다. 따라서, 상기 N형 실리콘 기판의 표면에 있어서의 상기 CH1측의 P게이트 확산 영역과 상기 CH2측의 P게이트 확산 영역 사이의 실리콘 계면 준위(Qss)가 증대되고, N형 실리콘 기판 내의 소수 캐리어인 정공을 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막의 영역에 있어서 소멸시킬 수 있어, 상기 정공의 수명시간의 저감을 촉진할 수 있다. 따라서, 결과적으로 전류 특성이 개선되는 것이다.
또한, 상기 제8, 10 실시예에 있어서, 상기 광감도 값 IFT가 감소하고 있다. 이는, Al전극(146,146’)을 상기 P게이트 확산 영역, 게이트 저항 및 애노드 확산 영역을 완전히 피복하는 것이 가능한 최소의 직사각형으로 형성하고, 이 Al전극(146,146’)을 둘러싸고 인이 도핑된 산소 도핑 반절연 다결정 실리콘막(156a,156a’)으로 이루어지는 투명막의 가드링을 형성하고 있다. 따라서, Al전극(146,146’) 주위의 차광 면적을 줄일 수 있어, 효과적으로 광감도를 향상시킬 수 있는 것이다.
도20은, 상기 광감도 IFT와 dv/dt 특성의 관계를 나타내는 도면이다. 또한, 도면 중의 부호는 실시예의 번호를 나타내고 있다. 도20으로부터 알 수 있듯이, 제3,4,5,6,,9,및 10 실시예에 있어서, 상기 dv/dt 특성값이 증대되고 있다. 이는, 제3,4,5,6,9, 및 10 실시예에 있어서, 상기 N형 실리콘 기판상에, 상기 CH1 및 CH2와 교차하고, 인을 도핑한 산소 도핑 반절연 다결정 실리콘막(78,88,98,,122a,122a’,124,124’,148,156a,156a’)이 형성되어 있다. 따라서, 상기 애노드 확산 영역과 캐소드 확산 영역의 사이에 급준한 상승의 전압 펄스가 인가된 경우, 본래 광신호를 제공받아야 할 상기 P게이트 확산 영역에 변위 정류가 유입되는 것이 억제된다. 그 결과, 광신호가 없어도 쌍방향 포토 사이리스터(71,81,91,120,161,171)가 ON 되는 오동작은 생기지 않고, dv/dt 특성을 향상시킬 수 있는 것이다.
도21은, 상기 전류 특성 Icom과 dv/dt 특성의 관계를 나타내는 도면이다. 또한, 도면 중의 번호는 실시예의 번호를 나타내고 있다. 도21로부터 알 수 있듯이, 모든 실시예에 있어서, 상기 전류 특성값 Icom이 증대되고, 제3,4,5,6,9 및 10 실시예에 있어서, 상기 dv/dt 특성값이 증대되고 있다.
(제12 실시예)
본 실시예는, 상기 제1 실시예~제11 실시예의 쌍방향 포토 사이리스터 칩과 LED로 구성된 광점호 커플러를 사용한 SSR에 관한 것이다.
도22는, 상기 SSR의 등가회로도이다. SSR(198)은, LED등의 발광소자(191)와 점호용 쌍방향 포토 사이리스터(192)로 이루어지는 광점호 커플러(193)와, 부하를 실제어하기 위한 쌍방향 사이리스터(메인 사이리스터)(194)와, 저항기(195)나 용량(196) 등으로 이루어지는 노이즈 회로(197)로 구성되어 있다. 여기서, 점호용 쌍방향 포토 사이리스터(192)로서, 상기 제1 실시예~제11 실시예의 쌍방향 포토 사이리스터 칩(31,51,71,81,91,120,131,152,161,171,181)을 사용하고 있다. 상기 회로 구성에 있어서, 실제로 부하 전류를 제어하는 것은 메인 사이리스터(194)이고, 쌍방향 포토 사이리스터(192)는, 메인 사이리스터(194)를 광으로 점호하기 위해 사용되는 것이다.
본 실시예에 있어서는, 상기 점호용 쌍방향 포토 사이리스터(192)로서, 상기 전류 특성 Icom을 약 100mArms 이상까지 개선가능한 상기 제1 실시예~제11 실시예의 쌍방향 포토 사이리스터 칩(31,51,71,81,91,120,131,152,161,171,181)을 사용하고 있다. 따라서, 전류 실패가 없는 광점호 커플러(193)를 사용한, 오동작이 적은 SSR(198)을 얻을 수 있다.
또한, 상기 점호용 쌍방향 포토 사이리스터(192)로서, 상기 제3 실시예~제6 실시예, 제9 실시예 및 제10 실시예의 dv/dt 특성이 향상되어 있는 쌍방향 포토 사이리스터 칩(71,81,91,120,161,171)을 사용하면, 오동작이 더 적은 SSR(198)을 얻을 수 있다. 또한, 점호용 쌍방향 포토 사이리스터(192)로서, 상기 제8 실시예 및 제10 실시예의 전류 특성의 개선과 광감도의 향상이 도모된 쌍방향 포토 사이리스 터 칩(152,171)을 사용하면, 광감도가 더 높은 SSR(198)을 얻을 수 있다.
(제13 실시예)
그런데, 상기 제11 실시예에 나타낸 바와 같은 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터의 경우에는, 상기 일반적인 비 제로 크로스형 쌍방향 사이리스터의 과제에 더해, 이하에 나타낸 바와 같은 2개의 특유한 과제가 있다.
우선, 첫번째로, 도18에 나타낸 등가회로에 있어서, NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을, 비 제로 크로스형 쌍방향 사이리스터의 경우에 비해 약 5~10배로 높게 할 필요가 있다. 그 이유는, 제로 크로스점 근방의 전압 이하에서만 트리거 가능한 시간적 제한이 있는 관계상, 고속 동작 응답의 필요가 있기 때문이다. 특히, 상기 SSR을 구성하는 쌍방향 포토 사이리스터 칩으로서 사용될 때에 스위칭하는 교류 회로 중에 L부하가 존재할 경우에는, 위상 차에 의한 동작 지연이 생겨 ON이 가능하지 않은 경우가 생기기 때문이다. 그러나, 내 노이즈 특성은, 전류 증폭율 Hfe(npn)과 강한 상관관계이 있고, 전류 증폭율 Hfe(npn)를 높게 할수록 저하되는 문제가 있다.
두번째로, 상기 N형 FET(186,188)을 MOS(금속 산화막 반도체) FET로 구성할 경우, 이 MOSFET에 기생하는 트랜지스터의 동작을 억제하고, 짧은 펄스형의 노이즈 전압이 인가된 경우에도 상기 MOSFET을 완전동작시킬 필요가 있다.
상기한 바와 같이, 제로 크로스 기능이란, 포토 사이리스터(182,183)의 P게이트-캐소드 사이에 N채널의 인핸스먼트 MOSFET(186,188)을 부가하고, 약 30V 이상의 AC전압에서는 상기 P게이트-캐소드간을 단락시켜 포토 사이리스터(182,183)이 동작할 수 없도록 하는 것이다. 이로써, 트리거되는 타이밍이 저전압시에 한정되기 때문에, 트리거시에 흐르는 동작 전류도 적게 제한되는 것으로 된다. 따라서, 제로 크로스 기능을 구비하는 것은, 제어회로를 설계하는 데 있어서의 안전 설계에 관련된다고 하는 메리트가 있다.
또한, 상기 MOSFET(186,188)은, 상기 제로 크로스 기능 외에, 기기의 전원 투입시에 발생하기 쉬운 1KV/μsec 정도의 높은 dv/dt의 노이즈 전압이 잘못 인가된 경우에 있어서도, 포토 사이리스터(182,183)의 P게이트-캐소드간을 단락시켜 오동작을 방지하는 과전압 보호회로로서도 기능한다. 그러나, MOSFET(186,188)을 내재하고 있어도, 펄스형 노이즈 전압이 인가된 경우에는 상기 오동작을 막을 수 없는 경우가 있다.
여기서, 상기 펄스형 노이즈 전압이란, AC라인에 중첩되는 상승이 급준하고 짧은 펄스형 노이즈 전압이다. 또한, 이 경우의 펄스형의 조건은, 펄스 폭이 0.1μsec~1.0μsec이고, 전압이 4KV 이하 정도이다. 따라서, 이와 같은 짧은 펄스형의 전압이 잘못 인가된 경우에는, 과전압 보호회로로서의 MOSFET(186,188)이 동작하지 않아, 이 사이에 사이리스터(182,183)가 오동작해버리기 때문에 노이즈 내량이 저하되는 문제가 있다.
이는, 상승이 급준한 전압이 인가된 상태에 있어서, 상기 MOSFET(186,188)의 N형 기판-P형 웰-N형 드레인 확산으로 구성되는 기생 트랜지스터의 경로에도 변위 전류가 유입되고, 그 변위 전류가 기생 트랜지스터에서 증폭되어 배선을 통해 사이리스터(182,183)의 P게이트에 유입되게 된다. 이 전류가 사이리스터(182,183)의 트 리거 전류로서 작용하기 때문에, 쌍방향 포토 사이리스터의 오동작에 이르는 것이다.
본 제13 실시예~제18 실시예는, 고속 동작 응답을 얻기 위해 NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을 높게 하면 내 노이즈 특성이 저하되고, MOSFET(186,188)에 형성된 기생 트랜지스터에 변위 전류가 유입되고 오동작에 이르는 등의, 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 특유의 문제를 해결하는 것이다.
도23은, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)의 포토 사이리스터(182)에 있어서의 NPN 트랜지스터 Q2 및 제로 크로스 기능을 다하는 N형 MOSFET(186)의 개소의 단면도이다. N형 실리콘 기판(201)의 표면에 형성된 P게이트 확산 영역(202)과, P게이트 확산 영역(202)내 표면에 형성된 캐소드 확산 영역(N형)(203)과, N형 실리콘 기판(201)에 의해, NPN 트랜지스터 Q2를 구성하고 있다. 또한, N형 실리콘 기판(201)의 표면에 P웰 확산 영역(204)이 형성되고, 이 P웰 확산 영역(204)의 표면에는, N형 MOSFET(186)의 소스 확산 영역(N형)(205)과 드레인 확산 영역(N형)(206)이 형성되어 있다. 또한, 게이트 전압을 제어하는 VP(Voltage Probe)회로(209)에 접속된 게이트 영역(207)은, 간략히 나타내고 있다.
그리고, 상기 제11 실시예에 설명한 바와 같이, 상기 캐소드 확산 영역(203)과 P웰 확산 영역(204)과 소스 확산 영역(205)은, 게이트 저항(185)의 일단 및 전극 T2에 접속되는 동시에 접지되어 있다. 또한, 게이트 저항(185)의 타단에는, P게 이트 확산 영역(202)과 드레인 확산 영역(206)이 접속되어 있다.
본 실시예에 있어서는, 상기 P웰 확산 영역(204)의 깊이 a를 P게이트 확산 영역(202)의 깊이 b 이상으로 깊게, 1.3배의 깊이로 형성하고 있다. 이렇게 함으로써, N형 MOSFET(186)의 드레인 확산 영역(206)과 P웰 확산 영역(204)과 N형 실리콘 기판(201)에서 형성되는 기생 트랜지스터(208)의 전류 증폭율 Hfe을, P웰 확산 영역의 깊이기 P게이트 확산 영역의 깊이보다도 얕은 통상의 제로 크로스 기능이 부가된 쌍방향 사이리스터 칩의 경우보다도 낮출 수 있다.
따라서, 상기 P웰 확산 영역(204)과 N형 실리콘 기판(201)의 사이에, 펄스 폭이 0.1μsec~1.0μsec이고 전압이 4KV 이하 정도의 짧은 펄스형의 역전압의 노이즈 전압이 인가된 경우, P웰 확산 영역(204)과 N형 실리콘 기판(201)의 접합 용량을 통해 과도적으로 기생 트랜지스터(208)에 유입되는 상기 변위 전류의 증폭이 억제된다. 즉, 본 실시예에 따르면, 종래, P게이트 확산 영역(202)에 유입되고 트리거 전류로서 작용하고 있는 상기 변위 전류를 억제하고, 사이리스터(182)가 정상적으로 동작가능한 상기 펄스형 노이즈 전압의 최대값인 펄스 노이즈 내량을 향상시킬 수 있는 것이다.
그런데, 상기 P웰 확산 영역(204)의 깊이 a를, P게이트 확산 영역(202)의 깊이 b의 1.3배를 넘으면, P웰 확산 영역(204)을 형성할 때에 확산 온도를 높이고 장시간 확산시킬 필요가 생기기 때문에 바람직하지 않다. 따라서, P웰 확산 영역(204)의 깊이 a로서는, P게이트 확산 영역(202)의 깊이 b의 1배 이상 또한 1.3배 이하가 바람직하다.
(제14 실시예)
도24(a)는, 도18에 나타낸 제로 크로스 기능이 부가된 포토 사이리스터 칩(181)의 포토 사이리스터(182)에 있어서의 제로 크로스 기능을 완수하는 N형 MOSFET(186)의 타 평면도이다. 또한, 도24(b)는, 도24(a)에 있어서의 F-F’에 따른 단면도이다. 제13 실시예와 동일한 부재에는 동일한 번호를 부여하고 있다. 본 실시예에서는, N형 MOSFET(186)의 P웰 확산 영역(204)의 표면에 형성되는 드레인 확산 영역(N형)(210)의 면적을, 소스 확산 영역(N형)(211)의 면적보다도 작게 하고 있다.
또한, 상기 드레인 확산 영역(210)과 P웰 확산 영역(204)과 N형 실리콘 기판(201)에 의해 기생 트랜지스터(212)가 형성되고, N형 실리콘 기판(201)의 용량 성분에 의해 기생 트랜지스터(212)의 콜렉터에 접속된 기생 용량(213)이 형성되고, P웰 확산 영역(204)의 저항 성분에 의해 기생 트랜지스터(212)의 베이스에 접속된 기생 저항(직렬 저항)(214)가 형성된다. 여기서, 기생 용량(213)은, 기생 트랜지스터(212)에 유입되려고 하는 상기 변위 전류의 크기를 결정하는 것으로서, 용량값은 가능한한 작은 편이 상기 변위 전류의 값이 작게 되기 때문에 바람직하다. 또한, 직렬 저항(214)은, 기생 트랜지스터(212)를 흐르려고 하는 상기 변위 전류를, GND에 접속되어 있는 경로(P웰 확산 영역(204)을 통한 경로, 및 P웰 확산 영역(204)과 소스 확산 영역(211)을 통한 경로)에 분기하는 비율을 결정하는 것이고, 저항값이 가능한한 작은(P웰 확산 영역(204)의 불순물 농도가 높고, GND까지의 거리가 짧은)편이 바람직하다.
그런데, 상기 N형 실리콘 기판(201)과 P웰 확산 영역(204)의 접합 용량에서 발생하고, 기생 트랜지스터(212)에 유입된 변위 전류는, 이하에 나타낸 3개의 경로에 분류된다.
(a)GND에 접속되어 있는 P웰 확산 영역(204)을 통한 경로
(b)GND에 접속되어 있는 P웰 확산 영역(204) 및 소스 확산 영역(211)을 통한 경로
(c)드레인 확산 영역(210)을 통해 P게이트 확산 영역에 이르는 경로
그리고, 상기 변위 전류가 상기 각 경로에 분류되는 비율은, P웰 확산 영역(204)과 소스 확산 영역(211)과 드레인 확산 영역(210)의 면적비와, 직렬 저항(214)의 저항값에 의해 결정된다.
본 실시예에 있어서는, 상기 기생 트랜지스터(212)의 에미터 면적을 저감하고, 기생 트랜지스터(212)의 콜렉터 전류를 저감하고 있다. 이로써, 상기한 바와 같이, 상기 변위 전류의 소스 확산 영역(211)(GND 전위)으로의 분류비가 커지고, 소스 확산 영역(211)에 쉽게 흐를수 있다. 그 결과, 기생 트랜지스터(212)의 전류 증폭율 Hfe의 상기 변위 전류에 대한 영향을 경감하고, 펄스 노이즈 내량을 향상시킬 수 있다.
(제15 실시예)
도25(a)는, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)의 포토 사이리스터(182)에 있어서의 제로 크로스 기능을 완수하는 N형 MOSFET(186)의 타 평면도이다. 또한, 도25(b)는, 도25(a)에 있어서의 G-G’에 따른 단면도이다. 제13 실시예와 동일한 부재에는 동일한 부호를 부여하고 있다.
본 실시예에 있어서는, 도25에 나타낸 바와 같이, P웰 확산 영역(204)의 표면에, 평행으로 배열된 2개의 확산 영역(215a,215b)의 일단을 연결 확산 영역(215c)로 연결되어 이루어지는 평면 "U"자 형의 소스 확산 영역(N형)(215)을 형성하고, 소스 확산 영역(215)의 2개의 확산 영역(215a,215b)의 사이에, 확산 영역(215a,215b)과 평행하게 1개의 드레인 확산 영역(N형)(216)을 형성하고 있다. 이로써, 드레인 확산 영역(216)을 소스 확산 영역(215)으로 둘러싸는 구성을 갖고 있다. 그리고, 게이트 영역(217)은, Al로 형성되는 동시에, 드레인 확산 영역(216)과 소스 확산 영역(215)의 극간상에, 게이트 영역(217)의 에지가 드레인 확산 영역(216) 및 소스 확산 영역(215)의 에지와 중첩되도록 형성되어 있다. 그리고, 본 실시예에 있어서도, 제14 실시예의 경우와 같이, 드레인 확산 영역(216)의 면적을 소스 확산 영역(215)의 확산 영역(215a,215b)의 면적보다도 작게 하고 있다.
본 실시예에 따르면, 상기 제14 실시예의 경우와 같이, N형 MOSFET(186)에 있어서의 기생 트랜지스터(218)의 에미터 면적을 저감하고, 기생 트랜지스터(218)의 콜렉터 전류를 저감할 수 있다. 또한, 소스 확산 영역(215)은, 드레인 확산 영역(216)에 대한 면적비를 상기 제14 실시예의 경우에 비해 크게 하는 동시에, 드레인 확산 영역(216)을 둘러싸도록 형성되어 있다. 따라서, 상기 변위 전류의 소스 확산 영역(215)(GND전위)로의 분류비를, 상기 제14 실시예의 경우에 비해 대폭적으로 높일 수 있다. 그 결과, 기생 트랜지스터(218)의 전류 증폭율 Hfe의 상기 변위 전류에 대한 영향을 보다 경감시키고, 펄스 노이즈 내량을 향상시킬 수 있는 것이 다. 또한, P웰 확산 영역(204)에 있어서의 게이트 영역(217)의 연장 방향으로의 길이를, 예컨대, 상기 제14 실시예와 동일하게 한 경우는, 게이트 영역(217) 및 소스 확산 영역(215)의 길이를 약 2배로 할 수 있다. 따라서, 게이트 영역(217) 및 소스 확산 영역(215)의 길이를 상기 제14 실시예와 동일하게 하면, 쌍방향 포토 사이리스터 칩(181)의 사이즈의 축소화를 도모할 수 있는 것이다.
(제16 실시예)
도16(a)는, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)의 포토 사이리스터(182)에 있어서의 제로 크로스 기능을 완수하는 N형 MOSFET(186)의 타 평면도이다. 또한, 도26(b)는, 도26(a)에 있어서의 H-H’에 따른 단면도이다. 상기 제13 실시예와 동일한 부재에는 동일한 부호를 부여하고 있다.
본 실시예에 있어서는, 도26에 나타낸 바와 같이, 상기 제13 실시예에 있어서의 P웰 확산 영역(204)의 주위를 P+의 보상 확산 영역으로 절환한 구성을 갖고 있다. 즉, 도26에 있어서, N형 MOSFET(186)의 소스 확산 영역(205)은, P웰 확산 영역(221)내 표면에 형성되어 있다. 이에 대해, 드레인 확산 영역(206)은, 폭 L1만큼 P웰 확산 영역(221)의 표면내에 위치하여 형성되어 있다. 그리고, N형 실리콘 기판(201)의 표면에 있어서의 P웰 확산 영역(221)의 주위에는, GND에 접속된 P+ 보상 확산 영역(222)이 형성되어 있다. 이로써, 드레인 확산 영역(206)에 있어서의 P웰 확산 영역(221)과 오버랩되지 않은 영역은, P+ 보상 확산 영역(222)에 의해 둘러싸여 있는 것이다. 여기서, 드레인 확산 영역(206)과 P웰 확산 영역(221)의 오버랩 길이 L1은 10㎛이다. 또한, P+ 보상 확산 영역(222)의 P형 불순물의 농도는 1× 1019cm-3이다. 또한, P웰 확산 영역(221)의 P형 불순물의 농도는 5×1016cm-3이다. 또한, 게이트 영역(217)은, Al로 형성되어 있다.
이상과 같이, 본 실시예에 있어서는, 상기 N형 MOSFET(186)에 있어서의 P웰 확산 영역(221)의 주위에 접속되도록, P+ 보상 확산 영역(222)을 형성하는 동시에, 소스 확산 영역(205)을 P웰 확산 영역(221)의 내부에 형성하는 한편, 드레인 확산 영역(206)을 그 일부가 P+ 보상 확산 영역(222)에 접촉하도록 형성되어 있다. 따라서, 드레인 확산 영역(206)과 P웰 확산 영역(221)의 오버랩 길이, 즉, N형 MOSFET(186)의 채널단으로부터 P+ 보상 확산 영역(222)까지의 거리 L1을 10㎛정도로 작게 할 수 있어, 기생 트랜지스터(223)를 구성하는 베이스 영역을 좁게 할 수 있다. 그 결과, 기생 트랜지스터(223)의 콜렉터 전류를 대폭적으로 저감할 수 있는 것이다.
또한, 상기 P웰 확산 영역(221)의 주위에는, P웰 확산 영역(221)에 접속된 P+ 보상 확산 영역(222)을 형성하는 동시에, GND에 접속되어 있다. 따라서, 기생 트랜지스터(223)의 베이스에 접속된 직렬 저항(224)의 저항값을 작게 할 수 있다.
따라서, 상기 변위 전류가, 상기 GND에 접속되어 있는 경로에 분류되는 비율을, 상기 제14 실시예의 경우에 비해 대폭적으로 높일 수 있다. 그 결과, 기생 트랜지스터(223)의 전류 증폭율 Hfe의 상기 변위 전류에 대한 영향을 보다 경감시켜, 펄스 노이즈 내량을 향상시킬 수 있는 것이다.
또한, 상기 P+ 보상 확산 영역(222)의 P형 불순물의 농도는, 높을수록 직렬 저항(224)의 저항값이 작게 되기 때문에 유효하다. 단, P+ 보상 확산 영역(222)은, P형 불순물의 농도가 5×1016cm-3 인 P웰 확산 영역(221)의 표면 농도를 보상하기(농도를 보충한다) 때문에, 그 P형 불순물의 농도는 1×1017cm-3 이상일 필요가 있다. 또한, 현실적인 제조 방법을 고려하면, P형 불순물의 농도는 1×1019cm-3 정도가 바람직하다고 할 수 있다.
상기 오버랩 길이, 즉, N형 MOSFET(186)의 채널단으로부터 P+ 보상 확산 영역(222)까지의 거리 L1은, 10㎛를 넘으면 기생 트랜지스터(223)를 구성하는 베이스 영역을 좁게 할 수 없어, 본 실시예의 효과를 얻을 수 없다. 또한, 0㎛를 하회하면, N형 MOSFET(186)의 채널 농도(즉, N형 MOSFET(186)의 문턱치 전압)에 영향을 주게 된다. 따라서, 상기 오버랩 길이 L1은, 0㎛ 이상 10㎛ 이하일 필요가 있다.
(제17 실시예)
도27(a)는, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)의 포토 사이리스터(181)에 있어서의 제로 크로스 기능을 완수하는 N형 MOSFET(186)의 타 평면도이다. 또한, 도27(b)는, 도27(a)에 있어서의 I-I’에 따른 단면도이다. 상기 제13 실시예 및 제15 실시예와 동일한 부재에는, 동일한 부호를 부여하고 상세한 설명은 생략한다.
본 실시예에 있어서의 N형 MOSFET(186)은, 상기 제15 실시예와 상기 제16 실시예를 채용한 구성을 갖고 있다. 즉, 도27에 있어서, 드레인 확산 영역(216)은, P 웰 확산 영역(225)내 표면에 형성되어 있다. 또한, 소스 확산 영역(215)은, 확산 영역(215a)의 일측부가 P웰 확산 영역(225)의 일측부와 폭 L1만큼 오버랩되어 형성되고, 확산 영역(215b)의 일측부가 P웰 확산 영역(225)의 타측부와 폭 L1만큼 오버랩되어 형성되고, 연결 확산 영역(215c)는 P웰 확산 영역(225)내 표면에 형성되어 있다. 그리고, N형 실리콘 기판(201)의 표면에 있어서의 P웰 확산 영역(225)의 주위에는, GND에 접속된 P+ 보상 확산 영역(226)이 형성되어 있다. 이로써, 소스 확산 영역(215)에 있어서의 P웰 확산 영역(225)과 오버랩되지 않은 영역은, P+ 보상 확산 영역(226)에 의해 포위되는 동시에, P+ 보상 확산 영역(226)과 접촉하고 있는 것이다.
여기서, 상기 소스 확산 영역(215)과 드레인 확산 영역(216)의 사이에 구성되는 N형 MOSFET(186)의 채널 영역은, 도27(a)에 있어서, a점으로부터 드레인 확산 영역(216)의 주위를 돌아 b점에 이르는 경로로 형성되어 있고, 그 길이는 600㎛이다. 또한, 소스 확산 영역(215)과 P웰 확산 영역(225)의 오버랩 길이 L1은 10㎛이다. 또한, P+ 보상 확산 영역(226)에 있어서의 P형 불순물의 농도는 1×1019cm-3이다. 또한, P웰 확산 영역(225)에 있어서의 P형 불순물의 농도는 5×1016cm-3이다. 또한, 게이트 영역(217)은, Al로 형성되어 있다.
이상과 같이, 본 실시예에 따르면, 상기 제15 실시예의 경우와 같이, 기생 트랜지스터(227)의 에미터 면적을 저감하고, 기생 트랜지스터(227)의 콜렉터 전류를 저감할 수 있다. 또한, 소스 확산 영역(215)은, 드레인 확산 영역(216)에 대한 면적비를 크게 하는 동시에, 상기 드레인 확산 영역(216)을 둘러싸도록 형성되어 있다. 따라서, 상기 변위 전류의 소스 확산 영역(215)(GND전위)로의 분류비를, 상기 제14 실시예의 경우이 비해 대폭적으로 높일 수 있다. 또한, 상기 제16 실시예의 경우와 같이, P웰 확산 영역(225)의 주위에는, P웰 확산 영역(225)에 접속된 P+ 보상 확산 영역(226)을 형성하는 동시에, GND에 접속되어 있다. 따라서, 기생 트랜지스터(227)의 베이스에 접속된 직렬 저항(228)의 저항값을 작게 할 수 있다. 이상의 결과, 기생 트랜지스터(227)의 전유 증폭율 Hfe의 상기 변위 전류에 대한 영향을 보다 경감시키고, 펄스 노이즈 내량을 향상시킬 수 있다.
또한, 상기 N형 MOSFET(186)의 소스 확산 영역(215)을, 드레인 확산 영역(216)의 주위를 둘러싸고 "U"자형으로 형성함으로써, 600㎛의 채널 영역의 폭을 확보하고 있다. 따라서, 상기 제14 실시예와 같이, 소스 확산 영역(211)을 직사각형으로 형성하는 경우에 비해, 동일한 N형 MOSFET(186)의 면적에 대해 채널 영역의 폭을 길게 하고, ON 저항을 낮출 수 있다. 그 결과, 상기 펄스형의 노이즈 전압이 N형 실리콘 기판(201)과 전극 T1,T2의 사이에 인가된 경우에도 N형 MOSFET(186)이 동작가능해지고, 펄스 노이즈 내량을 보다 향상시킬 수 있다. N형 MOSFET(186)의 ON저항은, 예컨대, 도24에 나타낸 바와 같은 패턴 사이즈를 단조 확대해 가면 저감할 수 있다. 그러나, 그 경우에는, 칩 사이즈도 커지고, 드레인 확산 영역의 사이즈가 크게 되어 상기 기생 트랜지스터의 전류 증폭율 Hfe가 증대되는 메리트가 생긴다. 그 때문에, 본 실시예에 있어서의 N형 MOSFET(186)의 구조는, 매우 요효하다고 할 수 있다.
또한, 본 실시예에 있어서는, N형 MOSFET(186)의 채널 영역의 폭을 600㎛로 하고 있지만, 300㎛ 이상이면 ON 저항을 낮추는 효과를 얻을 수 있다. 상한은 특히 없지만, 얻고자 하는 쌍방향 포토 사이리스터 칩의 칩 사이즈에 의해 제한되게 된다.
(제18 실시예)
그런데, 상기한 바와 같이, 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 특유의 문제로서, MOSFET(186,188)에 형성된 기생 트랜지스터에 변위 전류가 유입되고 오동작에 이르는 것 외에, 고속 동작 응답을 얻기 위해 NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을 높게 하면 내 노이즈 특성이 저하되는 경우가 있다. 본 실시예는, 상기 2개의 문제의 해결을 도모할 수 있는 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 관한 것이다.
도28은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 개략 구성을 나타내는 패턴 레이아웃 도면이다. 또한, 도29는, 도28에 있어서의 J-J’에 따른 단면도이다. 또한, 도30은, 본 실시예의 쌍방향 포토 사이리스터 칩에 있어서의 등가회로도이다.
본 실시예의 쌍방향 포토 사이리스터 칩(251)에 있어서의 N형 실리콘 기판(231), P게이트 확산 영역(233,233’), 캐소드 확산 영역(234,234’) 및 게이트 저항(235,235’)는, 상기 제1 실시예의 쌍방향 포토 사이리스터 칩(31)에 있어서의 N형 실리콘 기판(21), P게이트 확산 영역(23,23’), 캐소드 확산 영역(24,24’) 및 게이트 저항(25,25’)과, 형상은 다르지만 동일한 기능을 갖고 있다.
또한, 채널 분리 영역(236)은, 상기 제2 실시예에 있어서, 도4에 나타낸 CH1측의 P게이트 확산 영역(43)상으로부터 CH2측의 P게이트 확산 영역(43’)상에 걸친 패시베이션 구조를, 각 CH1의 포토 사이리스터(252) 및 CH2의 포토 사이리스터(253)를 횡단하여 쌍방향 포토 사이리스터 칩(251)의 전체 폭에 걸쳐 연장시켜 형성하고 있다. 따라서, 상기 인이 도핑된 산소 도핑 반절연 다결정 실리콘막 및 Al전극이 쌍방향 포토 사이리스터 칩(251)의 전체 폭에 걸쳐 형성되어 있다. 또한, N형 실리콘 기판(231)의 표면에 있어서의 채널 분리 영역(236)의 하측에, P형 확산 영역(238)과 N형 확산 영역(239)이 Al전극(도시하지 않음) 및 N형 실리콘 기판(231)을 통해 단락된 쇼트 다이오드(237)가 형성되어 있다. 또한, 도29의 단면도에 있어서는, 채널 분리 영역(236)을 포함하는 패시베이션 구조는 생략하고 있다.
본 실시예에 있어서의 애노드 확산 영역(232,232’)은, 도29에 나타낸 바와 같이, 상기 제17 실시예에 있어서의 N형 MOSFET(186)의 경우와 같이, P웰 확산 영역(240)과 P+ 보상 확산 영역(241)에 의해 구성되어 있다. 그 경우, 상기 제13 실시예와 같이, P웰 확산 영역(240)의 깊이 c를, P게이트 확산 영역(233’)의 깊이 d의 1.3배로 하고 있다. 그리고, 이 애노드 확산 영역(232,232’)의 표면에, 상기 제17 실시예에 있어서의 N형 MOSFET(186)과 동일한 구조를 갖는 제로 크로스용 N형 MOSFET(242,242’)가 형성되어 있다. 따라서, N형 MOSFET(242)에 생기는 기생 트랜지스터(244)에 있어서의 전류 증폭율 Hfe의 상기 변위 전류에 대한 영향을 경감하는 동시에, N형 MOSFET(242,242’)의 채널 영역의 폭을 길게 하고 ON 저항을 낮출 수 있어, 상기 펄스 노이즈 내량을 향상시킬 수 있는 것이다. 또한, 243,243’은, N형 MOSFET(242,242’)의 게이트 영역에 접속된 VP회로이다.
그런데, 상기한 바와 같이, 상기 NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을 높게(즉, 광감도를 높게)하여 고속 동작 응답을 행하고자 하면, 내 노이즈 특성이 저하되고, 내 노이즈 특성과 광감도는 트레이드 오프의 관계에 있다. 그래서, 내 노이즈 특성과 광감도를 적정화하는(광감도를 낮추지 않고 내 노이즈 특성을 높이는)것은, 노이즈 특성에 가장 영향을 주는 NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을 적정치로 고정하고, PNP 트랜지스터 Q1,Q3의 전류 증폭율 Hfe(pnp)을 낮추는 동시에, 게이트 저항(235,235’)의 저항값을 높이는 것이 유효하다.
그래서, 본 실시예에 있어서는, 이하와 같이, PNP 트랜지스터 Q1,Q3의 전류 증폭율 Hfe(pnp)을 낮추는 것이다. 즉, 본 실시예에 있어서는, 쌍방향 포토 사이리스터 칩(251)의 전체 폭에 걸쳐, 쇼트 다이오드(237)를 형성하고 있다. 따라서, N형 실리콘 기판(231)내의 소수 캐리어인 정공이, 쇼트 다이오드(237)를 구성하는 P형 확산 영역(238)에 흡수되고, 상기 정공의 수명시간이 저감된다. 그 결과, 애노드 확산 영역(232,232’)과 N형 실리콘 기판(231)과 P게이트 확산 영역(233,233’)으로 형성되는 PNP 트랜지스터 Q1,Q3의 전류 증폭율 Hfe(pnp)을 저감할 수 있는 것이다.
즉, 본 실시예에 따르면, 노이즈 특성에 가장 영향을 주는 NPN 트랜지스터 Q2,Q4의 전류 증폭율 Hfe(npn)을 소망하는 내 노이즈 특성이 얻어질 수 있는 값으로 설정하는 동시에, 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터로서 필요 한 광감도와 고속 동작을 유지할 수 있다. 또한, N형 MOSFET(242)에 생기는 기생 트랜지스터(244)의 전류 증폭율 Hfe의 상기 변위 전류에 대한 영향을 경감하는 동시에, N형 MOSFET(242)의 ON 저항을 낮추고, 펄스 노이즈 내량을 향상시킬 수 있다.
상기 제13 실시예~제18 실시예에 의한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터의 특유의 문제 해결 방법은, 단독으로 실행해도 되고, 적절히 조합하여 실행해도 된다.
또한, 상기 제13 실시예~제18 실시예에서는, 통상의 N형 MOSFET과는 상이한 구조의 N형 MOSFET(186)에 대해 설명하고 있다. 여기서, 상기 "통상의 N형 MOSFET"이란, 도31에 패턴 레이아웃을 나타내고, 도32에 단면을 나타낸 바와 같은, P웰 확산 영역(262)의 깊이 e가 P게이트 확산 영역(263)의 깊이 f보다도 얕고, 소스 확산 영역(264)의 면적과 드레인 확산 영역(265)의 면적이 거의 동일하고, 소스 확산 영역(264) 및 게이트 영역(266)이 직선형이고, P웰 확산 영역(262)의 주위에 P+ 보상 확산 영역이 형성되어 있지 않은 N형 MOSFET(261)을 가리킨다. 그러나, 상기 제1 실시예~제12 실시예에 나타낸 바와 같은 구조의 채널 분리 영역(267)을 갖고 있으면, 도31 및 도32에 나타낸 바와 같은 통상의 N형 MOSFET을 사용하고 있어도, 도18에 나타낸 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)의 범주에 속한다.
이하, 상기 제13 실시예~제18 실시예에 나타낸 구조의 N형 MOSFET(186)을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(181)과, 도31 및 도32 에 나타낸 구조의 통상의 N형 MOSFET을 사용한 표준의 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩(상기 채널 분리 영역을 갖지 않는다)을 사용한 SSR에 대해 행한 펄스 노이즈 평가에 대해 기술한다. 도33에, 인가한 펄스 노이즈의 펄스 폭과 내량(내전압)을 나타낸다. 이 평가는, 도34에 나타낸 펄스 노이즈 시험 회로를 사용하여 행했다. 도34 중, 271은, 상기 제13 실시예~제18 실시예에 나타낸 구조의 N형 MOSFET(186)에 상기 통상의 N형 MOSFET을 부가한 합계 7종류의 N형 MOSFET을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩의 어느 하나이고, LED(272)와 조합시켜 광점호 커플러(273)를 형성하고, 펄스 노이즈 발생기(274)로부터 0.1μsec~1μsec의 10단계의 노이즈 폭의 펄스 노이즈를 전압 0V~4KV로 변화시켜 인가하고, 정상적으로 동작하는 최대 전압치를 얻었다. 또한, 도33 중의 알파벳은 실시예를 나타내고, "a~f"는 "제13 실시예~제18 실시예"에 대응되고 있다.
표2에는, 상기 각 실시예 및 통상의 N형 MOSFET을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩에 관한 노이즈 폭(μsec)별로 펄스 노이즈 내량(V)을 나타낸다. 단, 펄스 노이즈의 전압의 측정 한계는 4KV이고, 도33에 있어서는, 그래프를 보기 쉽게 하기 위해 상기 측정 한계를 넘는 값에 대해서는 4KV 이상의 적당한 값으로 나타내고 있다.
Figure 112005014094726-pat00002
도33 및 표2보다, 전체적으로, 펄스 폭이 짧은 경우에는 펄스 노이즈 내량이 낮고, 펄스 폭이 길어짐에 따라 펄스 노이즈 내량이 높아진다. 이는, 펄스 폭이 짧으면 N형 MOSFET을 구동하는 게이트 전압의 폭도 짧고, 상기 과전압 보호회로로서 기능하는 N형 MOSFET의 동작 응답이 불충분한(펄스 노이즈에 대해 추종할 수 없는)것에 대해, 펄스 폭이 길어짐에 따라 N형 MOSFET의 동작 응답이 개선되어 있기 때문이다.
또한, 상기 통상의 N형 MOSFET을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩의 경우에는, 전체 노이즈 폭에 있어서, 펄스 노이즈 내량이 낮고, 기껏해야 1850V이다. 이에 대해, 상기 제13 실시예~제18 실시예에 나타낸 구조의 N형 MOSFET(186)을 사용한 제로 크로스 기능이 부가된 쌍방향 포토 사이리스터 칩의 경우에는, N형 MOSFET의 구조의 차이에 기초하여 효과의 정도에 따라, 전체적 으로 펄스 노이즈 내량이 개선되어 있고, 펄스 폭이 짧은 경우에 있어서도 상기 통상의 N형 MOSFET을 사용한 경우에 비해 높은 펄스 노이즈 내량을 나타내고 있다. 그 중에서도, 상기 제17 실시예 및 제18 실시예의 경우에는, 상기 제13 실시예~제16 실시예를 조합시킨 구조의 N형 MOSFET을 사용하고 있기 때문에, 그 효과의 개선도 크다고 할 수 있다.
이상, 본 발명의 실시예를 설명했지만, 이를 여러 가지로 변경해도 된다. 이와 같은 변경은, 본 발명의 정신과 범위로부터 벗어나지 않아야 하며, 당업자에 있어서 명백한 변경은 모두, 다음 특허청구범위 내에 포함된다.
본 발명에 따르면, 광감도와, 이 광감도와 트레이드 오프의 관계를 갖는 전류 특성 및 임계 오프 전압 상승률 dv/dt 특성의 향상을 도모할 수 있는 쌍방향 포토 사이리스터 칩을 제공할 수 있다.

Claims (78)

  1. 제1도전형의 기판(21,41,111,141,201,231)과,
    상기 제1도전형의 기판(21,41,111,141,201,231)의 표면에 제공되는 동시에, 제2도전형의 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')과, 상기 제2도전형의 제2확산층(23,23',43,43',73,73',83,83',93,93', 113,113',133,133',143,143',202,233,233',263)과, 이 제2확산층내에 형성된 상기 제1도전형의 제3확산층(24,24',44,44',74,74',84,84',94,94',114,114',134,134', 144,144',203,234,234')을 포함하는 한쌍의 포토 사이리스터부를 구비하고,
    상기 한쌍의 포토 사이리스터부 중의 일방은 상기 반도체 칩에 있어서의 일측에 배치되는 한편, 타방은 상기 반도체칩에 있어서의 타측에 배치되어 있고,
    상기 일방의 포토 사이리스터부를 구성하는 상기 제1확산층(22,22',42,42', 72,72',82,82',92,92',112,112',132,132',142,142')은, 상기 타방의 사이리스터부를 구성하는 상기 제2확산층(23,23',43,43',73,73',83,83',93,93', 113,113',133, 133',143,143',202,233,233',263) 및 제3확산층(24,24',44,44',74,74',84,84',94, 94',114,114',134,134',144,144',203,234,234')과 대향하고 있고,
    상기 타방의 포토 사이리스터부를 구성하는 상기 제1확산층은, 상기 일방의 포토 사이리스터부를 구성하는 상기 제2확산층(23,23',43,43',73,73',83,83', 93,93',113,113',133,133',143,143',202,233,233',263) 및 제3확산층(24,24',44, 44',74,74',84,84',94,94', 114,114',134,134',144,144',203,234,234')과 대향하고 있고,
    상기 한쌍의 포토 사이리스터부 사이에 발생하는 2개의 채널은 서로 교차하지 않고 평행하고,
    상기 기판상에 있어서의 상기 한쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2확산층 사이에 형성되어, 캐리어의 이동을 억제하는 캐리어 이동 억제 영역을 구비하고,
    하나의 반도체 칩인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  2. 제1항에 있어서,
    상기 캐리어이동 억제 영역은, 인이 도프된 산소 도프 반절연 다결정 실리콘막을 포함하고 있고,
    상기 인이 도프된 산소 도프 반절연 다결정 실리콘막은, Al 전극에 의해 상기 기판과 전기적으로 접속되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  3. 제2항에 있어서,
    상기 캐리어이동 억제 영역은, 기판의 표면에 형성된 캐리어흡수용 다이오드를 더 포함하는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  4. 제3항에 있어서,
    상기 캐리어흡수용 다이오드는, 상기 인이 도프된 산소 도프 반절연 다결정 실리콘막의 외경보다도 작은 외경을 갖는 동시에, 상기 기판측과는 반대측이 상기 Al 전극을 통해 상기 기판과 전기적으로 접속되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  5. 제1항에 있어서,
    상기 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')에 전기적으로 접속된 제1전극(26')과 상기 캐리어이동 억제 영역의 간격 및 상기 제3확산층(24,24',44,44',74,74',84,84',94,94',114,114',134,134',144, 144',203,234,234')에 전기적으로 접속된 제2전극(26)과 상기 캐리어이동 억제 영역의 간격 중, 어느 좁은 쪽의 간격이 적어도 30μm인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  6. 제2항에 있어서,
    상기 캐리어이동 억제 영역은, 상기 2개의 채널 사이에 각 채널과 교차하지 않도록 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  7. 제2항에 있어서,
    상기 캐리어이동 억제 영역은, 상기 2개의 채널의 각각과 교차하고 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  8. 제7항에 있어서,
    상기 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')에 전기적으로 접속된 제1전극(26')과 상기 캐리어이동 억제 영역의 간격 및 상기 제3확산층(24,24',44,44',74,74',84,84',94,94',114,114',134,134',144, 144',203,234,234')에 전기적으로 접속된 제2전극(26)과 상기 캐리어이동 억제 영역의 간격 중, 어느 좁은 쪽의 간격이 적어도 30μm인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  9. 제3항에 있어서,
    상기 캐리어이동 억제 영역은, 상기 2개의 채널의 각각과 교차하고 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  10. 제9항에 있어서,
    상기 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')에 전기적으로 접속된 제1전극(26')과 상기 캐리어 이동 억제 영역의 간격 및 상기 제3확산층(24,24',44,44',74,74',84,84',94,94',114,114', 134, 134', 144,144',203,234,234')에 전기적으로 접속된 제2전극(26)과 상기 캐리어 이동 억제 영역의 간격 중, 어느 좁은 쪽의 간격이 적어도 30μm인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  11. 제9항에 있어서,
    상기 캐리어흡수용 다이오드는, 상기 인이 도프된 산소 도프 반절연 다결정 실리콘막의 외경보다도 작은 외경을 갖는 동시에, 상기 기판측과는 반대측이 상기Al 전극을 통해 상기 기판과 전기적으로 접속되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  12. 제1도전형의 기판(21,41,111,141,201,231)과,
    상기 제1도전형의 기판(21,41,111,141,201,231)의 표면에 제공되는 동시에, 제2도전형의 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132', 과, 상기 제2도전형의 제2확산층(23,23',43,43',73,73',83,83',93,93',113,113', 133,133',143,143',202,233,233',263)과, 이 제2확산층내에 형성된 상기 제1도전형의 제3확산층(24,24',44,44',74,74',84,84',94,94',114,114',134,134',144,144',
    203,234,234')을 포함하는 한쌍의 포토 사이리스터부를 구비하고,
    상기 한쌍의 포토 사이리스터부 중의 일방은 상기 반도체 칩에 있어서의 일 측에 배치되는 한편, 타방은 상기 반도체 칩에 있어서의 타측에 배치되어 있고,
    상기 일방의 포토 사이리스터부를 구성하는 상기 제1확산층은, 상기 타방의 포토 사이리스터를 구성하는 상기 제2확산층 및 제3확산층과 대향하고 있고,
    상기 타방의 포토 사이리스터부를 구성하는 상기 제1확산층은, 상기 일방의포토 사이리스터를 구성하는 상기 제2확산층 및 제3확산층과 대향하고 있고,
    상기 한쌍의 포토 사이리스터부간에 발생하는 2개의 채널은, 서로 교차하지 않고 평행하고,
    상기 기판상에 있어, 또한, 상기 한쌍의 포토 사이리스터부를 구성하는 2개의 상기 제1확산층과 상기 기판과의 접합부 근방 및 상기 한쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2확산층과 상기 기판과의 접합부 근방에, 상기 채널과 교차시켜 형성되어, 캐리어의 이동을 억제하는 인이 도프된 산소 도프 반절연 다결정 실리콘막을 구비하고,
    하나의 반도체 칩인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  13. 제12항에 있어서,
    상기 쌍을 이루는 2개의 포토 사이리스터부 사이에, 상기 2개의 채널의 각각과 교차하여 Al에 의해 형성되어, 상기 기판과 전기적으로 접속된 Al 가드 링을 구비하고,
    상기 각 인이 도프된 산소 도프 반절연 다결정 실리콘막과 상기 Al 가드 링의 간격은 적어도 30μm인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  14. 제1도전형의 기판(21,41,111,141,201,231)과,
    상기 제1도전형의 기판(21,41,111,141,201,231)의 표면에 제공되는 동시에, 제2도전형의 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132', 142,142')과, 상기 제2도전형의 제2확산층(23,23',43,43',73,73',83,83',93, 93', 113,113', 133,133',143,143',202,233,233',263)과, 이 제2확산층(23,23',43, 43', 73,73',83, 83',93,93',113,113',133,133',143,143',202,233,233',263)내에 형성된 상기 제1도전형의 제3확산층(24,24',44,44',74,74',84,84',94, 94',114,114', 134, 134',144,144',203,234,234')을 포함하는 한쌍의 포토 사이리스터부를 구비하고,
    상기 한쌍의 포토 사이리스터부 중의 일방은 상기 반도체 칩에 있어서의 일 측에 배치되는 한편, 타방은 상기 반도체 칩에 있어서의 타측에 배치되어 있고,
    상기 일방의 포토 사이리스터부를 구성하는 상기 제1확산층은, 상기 타방의 포토 사이리스터를 구성하는 상기 제2확산층 및 제3확산층과 대향하고 있고,
    상기 타방의 포토 사이리스터부를 구성하는 상기 제1확산층은, 상기 일방의 포토 사이리스터를 구성하는 상기 제2확산층 및 제3확산층과 대향하고 있고,
    상기 한쌍의 포토 사이리스터부간에 발생하는 2개의 채널은, 서로 교차하지 않고 평행하고,
    상기 기판상에 있어서의 상기 한쌍의 포토 사이리스터부를 구성하는 2개의 상기 제2확산층 사이에, 또한, 상기 2개의 제2확산층과 상기 기판의 접합부 근방의 각각에, 상기 2개의 채널 사이에 각 채널과 교차하지 않도록 형성되어, 캐리어의 이동을 억제하는 인이 도프된 산소 도프 반절연 다결정 실리콘막을 구비하고,
    하나의 반도체 칩인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  15. 제14항에 있어서,
    상기 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')에 전기적으로 접속된 제1전극(26')과 상기 인이 도프된 산소 도프 반절연 다결정 실리콘막의 및 상기 제3확산층(24,24',44,44',74,74',84,84',94, 94', 114,114',134,134',144,144',203,234,234')에 전기적으로 접속된 제2전극(26)과 상기 인이 도프된 산소 도프 반절연 다결정 실리콘막의 간격 중, 어느 좁은 쪽의 간격이 적어도 30μm이고,
    상기 2개의 인이 도프된 산소 도프 반절연 다결정 실리콘막에 있어서의 서로의 간격은 적어도 30μm인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  16. 제1항에 있어서,
    상기 기판상에 있어서, 상기 쌍을 이루는 포토 사이리스터부의 각각에 관하여, 상기 제1확산층(22,22',42,42',72,72',82,82',92,92',112,112',132,132',
    142,142')과 상기 기판의 접합부 근방 및 상기 제2확산층(22,22',42,42',72,72', 82,82',92,92',112,112',132,132',142,142')과 상기 기판과의 접합부 근방을 포함함과 아울러, 제1확산층 및 상기 제2확산층을 둘러싸는 환상 영역에, 인이 도프된 산소 도프 반절연 다결정 실리콘막으로 이루어지는 투명 가드 링을 형성한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  17. 제1항에 있어서,
    상기 각 포토 사이리스터부를 구성하는 제2확산층과 기판 사이에 형성된 쇼트키 배리어 다이오드를 구비한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  18. 제1항에 있어서,
    상기 제1도전형은 N형 및 P형의 어느 일방이고,
    상기 제2도전형은 N형 및 P형의 타방이고,
    상기 각각의 포토 사이리스터부에 있어서, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 NPN 트 랜지스터의 베이스와 에미터 전극 사이에, 게이트 저항과 스위칭 소자를 병렬로 접속하고,
    상기 스위칭 소자의 제어 단자를, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 PNP 트랜지스터의 베이스에 접속한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  19. 제18항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이 이상인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩..
  20. 제19항에 있어서,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이의 1배 내지 1.3배의 범위인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  21. 제18항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성 된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 상기 웰내에 형성된 드레인 확산 영역의 면적은, 상기 웰내에 형성된 소스 확산 영역의 면적보다도 작은 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  22. 제21항에 있어서,
    상기 드레인 확산 영역은, 상기 웰내 표면측에 형성되어 있고,
    상기 소스 확산 영역은, 상기 웰내 표면측에, 상기 드레인 확산 영역의 주위를 포위하여 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  23. 제18항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 기판의 표면에 있어서의 상기 웰의 주위에, 상기 웰에 밀착하는 동시에, 상기 웰에 있어서의 불순물 확산 농도보다도 고농도의 불순물 확산 농도를 갖는 상기 제2도전형의 고농도 보상 확산층을 형성하고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터 중, 상기 웰내에 형성되어 있지 않은 영역은, 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  24. 제23항에 있어서,
    상기 고농도 보상 확산층에 있어서의 불순물 확산 농도는, 1×1017cm-3 ~ 1×1019cm-3의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  25. 제23항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 드레인 확산 영역은, 상기 소스확산 영역에 대향하고 있는 일측부가 상기 웰내에 형성되는 한편, 나머지 영역은 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  26. 제23항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 드레인 확산 영역은, 상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 드레인 확산 영역에 대향하고 있는 일측부가 상기 웰내에 형성되는 한편,나머지 영역은 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍 방향 포토 사이리스터 칩.
  27. 제25항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  28. 제26항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  29. 제19항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  30. 제21항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  31. 제23항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  32. 제19항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어 흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  33. 제21항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  34. 제23항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어 흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  35. 삭제
  36. 삭제
  37. 제12항에 있어서,
    상기 기판상에 있어서, 상기 쌍을 이루는 포토 사이리스터부의 각각에 관하여, 상기 제1확산층과 상기 기판의 접합부 근방 및 상기 제2확산층과 상기 기판의 접합부 근방을 포함함과 아울러, 제1확산층 및 상기 제2확산층을 둘러싸는 환상 영역에, 인이 도프된 산소 도프 반절연 다결정 실리콘막으로 이루어지는 투명 가드 링을 형성한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  38. 제12항에 있어서,
    상기 각 포토 사이리스터부를 구성하는 제2확산층과 기판 사이에 형성된 쇼트키 배리어 다이오드를 구비한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  39. 제12항에 있어서,
    상기 제1도전형은 N형 및 P형의 어느 일방이고,
    상기 제2도전형은 N형 및 P형의 타방이고,
    상기 각각의 포토 사이리스터부에 있어서, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 NPN 트랜지스터의 베이스와 에미터 전극 사이에, 게이트 저항과 스위칭 소자를 병렬로 접속하고,
    상기 스위칭 소자의 제어 단자를, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 PNP 트랜지스터의 베이스에 접속한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  40. 제39항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이 이상인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  41. 제40항에 있어서,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이의 1배 내지 1.3배의 범위인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  42. 제39항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 상기 웰내에 형 성된 드레인 확산영역의 면적은, 상기 웰내에 형성된 소스 확산 영역의 면적보다도 적은 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  43. 제42항에 있어서,
    상기 드레인 확산 영역은, 상기 웰내 표면측에 형성되어 있고,
    상기 소스 확산 영역은, 상기 웰내 표면측에, 상기 드레인 확산 영역의 주위를 포위하여 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  44. 제39항에 있어서,
    상기 스위칭 소자는, 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 기판의 표면에 있어서의 상기 웰의 주위에, 상기 웰에 밀착하는 동시에, 상기 웰에 있어서의 불순물 확산 농도보다 고농도의 불순물 확산 농도를 갖는 상기 제2도전형의 고농도 보상 확산층을 형성하고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터 중, 상기 웰내에 형성되어 있지 않은 영역은, 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  45. 제44항에 있어서,
    상기 고농도 보상 확산층에 있어서의 불순물 확산 농도는, 1×1017cm-3 ~ 1×1019cm-3의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  46. 제44항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스확산 영역은, 상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에서의 드레인 확산 영역은,상기 소스확산 영역에 대향하고 있는 일측부가 상기웰내에 형성되는 한편, 나머지 영역은 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  47. 제44항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에서의 드레인 확산 영역은,상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 드레인 확산 영역에 대향하고 있는 일측부가 상기 웰내에 형성되는 한편, 나머지 영역은 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  48. 제46항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  49. 제47항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  50. 제40항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  51. 제42항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  52. 제43항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  53. 제40항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  54. 제42항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  55. 제44항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  56. 삭제
  57. 삭제
  58. 제14항에 있어서,
    상기 기판상에 있어서, 상기 쌍을 이루는 포토 사이리스터부의 각각에 관하여, 상기 제1확산층과 상기 기판의 접합부 근방 및 상기 제2확산층과 상기 기판의 접합부 근방을 포함함과 아울러, 제1확산층 및 상기 제2확산층을 둘러싸는 환상 영역에, 인이 도프된 산소 도프 반절연 다결정 실리콘막으로 이루어지는 투명 가드 링을 형성한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  59. 제14항에 있어서,
    상기 각 포토 사이리스터부를 구성하는 제2확산층과 기판 사이에 형성된 쇼트키 배리어 다이오드를 구비한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  60. 제14항에 있어서,
    상기 제1도전형은 N형 및 P형의 어느 일방이고,
    상기 제2도전형은 N형 및 P형의 타방이고,
    상기 각각의 포토 사이리스터부에 있어서, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 NPN 트랜지스터의 베이스와 에미터 전극 사이에, 게이트 저항과 스위칭 소자를 병렬로 접속하고,
    상기 스위칭 소자의 제어 단자를, 상기 제3확산 영역과 제2확산 영역과 기판 또는 상기 제1확산 영역과 기판과 제2확산 영역으로 이루어지는 PNP 트랜지스터의 베이스에 접속한 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  61. 제60항에 있어서,
    상기 스위칭 소자는 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이 이상인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  62. 제61항에 있어서,
    상기 웰의 확산 깊이는, 상기 제2확산층의 확산 깊이의 1배 내지 1.3배의 범위인 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  63. 제60항에 있어서,
    상기 스위칭 소자는 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 상기 웰내에 형성된 드레인 확산영역의 면적은, 상기 웰내에 형성된 소스 확산 영역의 면적보다 적게 되어있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  64. 제63항에 있어서,
    상기 드레인 확산 영역은, 상기 웰내 표면측에 형성되어 있고,
    상기 소스 확산 영역은, 상기 웰내 표면측에, 상기 드레인 확산 영역의 주위를 포위하여 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  65. 제60항에 있어서,
    상기 스위칭 소자는 금속 산화막 반도체 전계 효과 트랜지스터이고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터는, 상기 기판의 표면에 형성된 상기 제2도전형의 웰내에 형성되어 있고,
    상기 기판의 표면에 있어서의 상기 웰의 주위에, 상기 웰에 밀착하는 동시에, 웰에 있어서의 불순물 확산 농도보다도 고농도의 불순물 확산 농도를 갖는 상기 제2도전형의 고농도 보상 확산층을 형성하고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터 중, 상기 웰내에 형성되어 있지 않은 영역은, 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  66. 제65항에 있어서,
    상기 고농도 보상 확산층에 있어서의 불순물 확산 농도는, 1×1017cm-3 ~ 1×1019cm-3의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  67. 제65항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 드레인 확산 영역은, 상기 소스확산영역에 대향하고 있는 일측부가 상기 웰내에 형성되는 한편, 나머지 영역은 상기 고농도 보상 확산층내에 형성 되어있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  68. 제65항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에서의 드레인 확산 영역은,상기 웰내에 형성되어 있고,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 소스 확산 영역은, 상기 드레인 확산 영역에 대향하고 있는 일측부가 상기 웰내에 형성되는 한편,나머지 영역은 상기 고농도 보상 확산층내에 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  69. 제67항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  70. 제68항에 있어서,
    상기 웰내에 형성되는 상기 드레인 확산 영역 또는 소스 확산 영역에 있어서의 상기 일측부의 채널방향에의 길이는, 0μm ~ 10μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  71. 제61항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  72. 제63항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  73. 제64항에 있어서,
    상기 금속 산화막 반도체 전계 효과 트랜지스터에 있어서의 채널폭은 300μm ~ 600μm의 범위에 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  74. 제61항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  75. 제63항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
  76. 제65항에 있어서,
    상기 기판의 표면에, 상기 2개의 채널과 교차하도록 형성된 캐리어흡수용 다이오드가 형성되어 있는 것을 특징으로 하는 쌍방향 포토 사이리스터 칩.
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