JPH0258350A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシックＩＣ構造に係り、特にパワーＩＣ
の寄生素子による回路誤動作、ＩＣ破壊の防止に好適な
ＩＣ構造に関する。

〔従来の構造〕

従来の接合分離型モノリシックＩＣ構造では、たとえば
第５図に示すようにｐ型基板１２上に形成したｎ型エピ
タ、キシャル層５をｐ型アインレーション（素子分離）
拡散層６で互い和分離し、島となったｎ型エピタキシャ
ル層の表面に小信号の素子、たとえばｎｐｎ　トランジ
スタ、ラテラルｐｎｐ）ランジスタ等を形成し、他の島
の表面にはパワートランジスタを形成していた。

パワートランジスタを含むモノリシックＩＣ構造として
は、特開昭５９−２１７３６８公報にその一例が図示（
同公報の第６囚、第７図）されている。いずれの場合も
、ｐ型アイソレージｌｌ／拡散層はｐ型基板に接続され
て基板と同電位、乃至逆バイアスとするため最低電位と
なっている。

〔発明が解決しようとする課題〕

上記従来技術はｐｎ接合の逆方向特性を利用した素子分
離式であるため、アイソレーン１フ層が回路上の最低電
位となることが必須条件である。

したがって何らかの原因でアインレーシ璽ン層より低電
位の島（ｎ型エピタキシャル層）が生じた場合、第５図
を参照し島と島との間で寄生ｎｐｎトランジスタ（Ｑ、
）が動作し、さらにそれがトリガとなって寄生サイリス
タ（Ｑ、）が動作して回路誤動作あるいはＩＣ破壊な生
ぜしめるという問題点があった。（第５図参照） 上記原因として特に重要なものの１つはルノイド負荷の
アンダーシュートによる出力パワートランジスタの島の
負電位低下がある。

特にハイサイドスイッチＩＣ（負荷が出力端子とアース
間に接続される構成）でンレノイドを駆動する場合、負
荷のアンダーシュートが、寄生ダイオード（出力端子に
接続される電位島とｎ型分離層で形成されるダイオード
）のために約−１ｖでクランプされてしまう。このため
ンレノイドに蓄積されたエネルギーを吸収するために要
する時間（即ち出力が負電位から復帰する時間）が太き
くなり、スイッチング速度を上げろことが出来ない。（
第９図参照） 本発明の一つの目的はアイソレーション層より低電位と
なる島が存在しても回路誤動作あるいはＩＣ破壊を生ぜ
しめないＩＣ構造を提供することにある。

本発明の他の一つの目的はｐ型アインレーク曹ン層との
間で寄生ダイオードを生じないトランジスタを提供する
ことにある。

〔課題を解決するための手段〕

上記目的の一つはアイソレージ２ン層より低電位となる
可能性のある島の周囲のアイソレーション層を他の素子
のアインレー７日ン層と電気的に分離することにより達
成されろ。上記分離はアイソレーン１フ９層を貫くｎ型
拡散膚によりｎ型基板に達するように行なう。これによ
り上記島の四方及び下部のｎ型分離層は他のアイソレー
ション層と完全に切離される。

上記目的の他の一つはアイソレーション層より低電位と
なる可能性のある島の周囲のアイソレーション層と島の
電位を同電位として動作させることにより達成される。

さらに上記の島と同電位とするアイソレーク１フ層は通
常動作では最低電位とならないため、他のアイソレーシ
ョン層と分離された構造とする。

〔作用〕

上記のように構造されたバイポーラＩＣにおい゛〔は、
負電位となる島の周囲のｐ型アインレーシ１ン層は、他
のアイソレーション層と切離されており、さらにそれら
の間にあるｎ型分離層をアイソレーン１フ層より高電位
とし、逆バイアスしておくことによって、島が負電位と
なっても上記逆バイアスのために他の回路素子への影響
は完全に防止できろ。従って回路誤動作は生じない。

上記構成では、また、負電位となる島の周囲のアイソレ
ーション層は島と同電位にしであるために、寄生ｐｎダ
イオードが導通することはない。

〔実施例１〕 以下、本発明の一実施例を一部工程図で示した第１図乃
至第５図にそって説明する。基板１としてｎ型、比抵抗
０．０２０αのウェーハを用意し、将来、出力パワート
ランジスタとなる部分と小信号回路部となる境界部分に
選択的にｎ＋型型数散層２形成する。これは不純物源を
拡散係数の比較的太きいリンを導入し拡散したものとす
る（第１図）・ 次に比抵抗２０錦、厚さ２５μｍのｐ型エピタキシャル
層３を形成する。続いてｐ型エピタキシャル層３上にア
ンチモンを不純物源とするｎ　埋込層４を小信号素子部
分も含めて形成する。この際の熱拡散により一部に注入
したリンを不純物とする０＋＋拡散層２はｐ型エピタキ
シャル層３中に拡がり、上部はｎ＋＋込層４とつながる
ことになる。すなわちパワートランジスタとなる部分の
ｐ型エピタキシャル層３ａと小信号回路部となる部分の
ｐ型エピタキシャル層３ｂが分離されろ（第２図）。

これに続いてｎ型エピタキシャル層５を形成し、この中
に素子分離拡散層及びコレクタ打抜ｎ＋型拡散層７を選
択的に形成する（第３図）。

この後通常のバイポーラプロセスを軽て第４図に示すご
とき小信号ｎｐｎ）ランジスタ、ラテラルｐｎｐ　ｌ−
ランジスタ、パワーｎｐｎ　トランジスタを含むバイポ
ーラＩＣが完成する。

同図において８はペースｐ型拡散層、９はエミッタｎ＋
型拡散層である。１０は表面酸化膜、１１はＡｔ電極で
ある。

以下、本実施例のバイポーラＩＣを従来の接合分離型モ
ノリシック構造のバイポーラＩＣ（第５図）と対照させ
てその作用効果を説明する。

第５因に示すバイポーラＩＣにおいて、ンレノイド負荷
のアンダーシュートによってパワートランジスタのコレ
クタが負電位となると、隣接したラテラルｐｎｐ）ラン
ジスタの島との間で寄生ｎｐｎ）ランジスタＱ１が動作
する。さらにこの寄生ｎｐｎ）ランジスタはラテラルｐ
ｎｐ　トランジスタに構造上存在する寄生サブＩ）ｎり
）ランジスタＱ宜と正帰還ループを形成し寄生サイリス
タを形成して破壊に至る。

それに対し、第４図に示されろ本発明によるバイポーラ
ＩＣでは、パワートランジスタとラテラルｐｎｐ　）ラ
ンジスタの間にｎ型層が存在し、さらにその島が電源電
位ＶＣＣとなっていることにより、パワートランジスタ
の島が負電位となってもラテラルｐｎｐＫは全く影響が
ない。すなわち回路誤動作は生じない。

〔実施例２〕 第６図は本発明の他の一実施例を示すバイポーラＩＣの
完成図である。

前記実施例（第１図〜第３図）と同様のプロセスを経て
形成されたｎ型エピタキシャル層５を素子分離拡散層６
により分離した島領域５内に小イハ号ｎｐｎトランジス
タ、寄生フリーのｎｐｎ　）ランジスタと、出力トラン
ジスタとして横形ＭＯ８ＦＥＴを形成した例である。

素子分離拡散層６の形成以降は通常のバイポーラＣＭＯ
Ｓプロセスを使用する。さらに電極形成工程においては
上記トランジスタの島５と素子分離層６が電気的に接続
するパターン形成を行う。

本実施例２のバイポーラＩＣを従来の接合分離構造のバ
イポーラＩＣ（第７図）と対照してその作用効果を説明
する。

なお、これらの回路構成は、第８図に示すハイサイドス
イッチであり、負荷はソレノイド（１ｍＨ）とする。

出力パワーＭＯ５ＦＥＴがスイッチオフし、出力が低下
し始めるとソレノイドの蓄積エネルギーのために出力は
負電位までアンダーシュートする。

このとき、第７図で示す従来型は出力端子に接続された
島とｐ型分離層とで形成される寄生ダイオードＤ１が導
通してしまい、出力のアンダーシュートは約−１■でク
ランプされてしまう。このためソレノイドの蓄積エネル
ギーを吸収するために要する時間、即ち出力の負電位か
らの復帰時間は１〜２ｍ５ｅｃと大きく、スイッチング
速度は０．５Ｋ　Ｈｚ程度が限界となる（第９図下段（
ｂ）参照）。

それに対し、第６図に示す本発明の型では出力端子に島
が接続されるトランジスタはその周囲のｐ型分離層の電
位を高電位とｈｔ電極１４により同電位にしであるため
、寄生ダイオードは導通せず、したがって出力のアンダ
ーシュートは約−２゜Ｖまで低下し、これにより負電位
からの復帰時間は０．２〜０．３　ｍ　ｓｅｃにまで小
さくなる（第９図上段（ａ）参照）。なお上記のアンダ
ーシェードの値−２０Ｖは、第６図には表示していない
が、外付けのパワーツェナーダイオードでクランプして
決めている。さらに上記トランジスタのｐ型分離層は該
トランジスタ以外のｐ型分離層とｎ型拡散層２及びｎ＋
埋込層４によって分離しており、該トランジスタのｐ型
分離層がいかなる電位となっても回路動作上問題となら
ない。

〔発明の効果〕

本発明によれば主としてソレノイド駆動系のパワーＩＣ
で問題となっていた、スイッチングの際、出力が負電位
に低下することにより生ずる回路誤動作あるいは破壊を
ほぼ完全に防止することができる。

本発明によれば、また、ソレノイド駆動系のハイサイド
スイッチＬＣで問題となっていた、出力側電位の負電位
からの復帰時間を、約５分の１に下せしめろことができ
、したがって動作スイッチング周波数も約５倍とするこ
とができろ。

【図面の簡単な説明】

第】図乃至第３図は本発明による接合分離バイポーラＩ
Ｃ構造を得るための一部工程断面図、第４図は本発明の
一実施例を示すバイポーラＩＣの断面図、 第５図は第４図と対比するための従来型のバイポーラＩ
Ｃの断面図、 第６図は本発明の他の一実施例を示すバイポーラＩＣの
断面図、 第７図は第６図と対比するための従来型のバイポーラＩ
Ｃの断面図、 第８図はハイサイドスイッチの内部回路図、第９図（ａ
）（ｂ）は出力スイッチング波形を示す曲線図であって
、（ａ）は本発明を用いた場合、Φ）は従来の場合の各
波形を示す。 ｌ・・・ｎ型基板、２・・・ｎ＋拡散層、３・・・ｐ型
エピタキシャル層、４・・・ｎ＋埋込層、５・・・ｎ型
エピタキシャル層、６・・・ｐ型分離拡散層、７・・・
ｐウェル拡散層、８・・・ベース拡散層、９・・・エミ
ッタ拡散層、１０・・・酸化膜、１１・・・Ａｔ配線、
１２・・・ポリシリコンゲート、１３・・・ｐ型基板、
１４・・・ＡＬ電極。

Claims (1)

1. 【特許請求の範囲】 １、一つの半導体基体において、側面及び底面で異なる
   導電型の分離領域により囲まれた複数の島領域の内部に
   素子が形成された半導体装置であって、上記複数の島領
   域を囲む各分離領域は相互に電気的に分離されているこ
   とを特徴とする半導体装置。 ２、請求項１において一部の島領域の電位はそれを囲む
   分離領域の電位と同電位である。 ３、一つの半導体基体において、側面及び底面を異なる
   導電型の分離領域により囲まれた複数の島領域を有し、
   島領域内に素子が形成された半導体装置であって、上記
   の島領域の電位はそれを囲む分離領域の電位と同電位で
   あることを特徴とする半導体装置。