KR100245918B1 - 반도체장치 - Google Patents

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KR100245918B1
KR100245918B1 KR1019960068469A KR19960068469A KR100245918B1 KR 100245918 B1 KR100245918 B1 KR 100245918B1 KR 1019960068469 A KR1019960068469 A KR 1019960068469A KR 19960068469 A KR19960068469 A KR 19960068469A KR 100245918 B1 KR100245918 B1 KR 100245918B1
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게이스케 가와키타
히데키 미야케
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야마우치 아쓰시
미쓰비시 덴끼 엔지니어링 가부시키가이샤
다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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Abstract

인덕턴스분을 포함하는 모터 등의 유도부하를 구동하는 구동용 반도체장치에 관한 것으로서, 모터구동회로용 반도체 집적회로에 있어서 칩의 소비전력을 작게 하고 또 소신호 회로부의 요소가 기생전류에 의해 영향받는 정도를 작게 하기 위해서, 동일 칩상에 파워트랜지스터와 소신호계 회로가 병존하는 반도체 집적회로에 있어서 파워트랜지스터부와 소신호계 회로부사이에 N형 에피택셜층을 배치하고 이 N형 에피택셜층을 접지하도록 구성하였다.
이와 같이 구성하는 것에 의해서, N형 에피택셜층을 흐르는 전류에 의한 전력 소비를 작게 할 수 있고 또 소신호회로부에서 발생하고 이상동작을 방지할 수가 있다는 효과가 얻어진다.

Description

반도체 장치
본 발명은 인덕턴스분을 포함하는 모터 등의 유도부하를 구동하는 구동용 반도체장치에 관한 것이다.
제7도는 모터구동회로(100)의 1예를 도시한 도면이다. 도 7에 있어서, Q1, Q2, Q3은 전원측의 파워트랜지스터, Q4, Q5, Q6은 접지측의 파워트랜지스터, (200)은 모터, MU, MV, MW는 모터의 출력단자, LU, LV, LW는 모터의 각 상의 코일, VM은 모터구동 전원전압이다. 제7도의 모터 구동회로는 파워트랜지스터가 3상 결선되어 있고, 트랜지스터Q1과 Q4가 직렬 접속되고, 트랜지스터Q1의 콜렉터는 모터구동 전원전압VM에 접속되고, Q1과 Q4의 접속점W는 단자(23)을 거쳐서 모터(200)의 W상 권선LW의 단자MW에 접속되고, 트랜지스터Q4의 에미터는 저항(17)을 거쳐서 접지된다.
마찬가지로 트랜지스터Q2와 Q5가 직렬접속되고, 트랜지스터Q2의 콜렉터는 모터구동 전원전압VM에 접속되고, Q2와 Q5의 접속점V는 단자(22)를 거쳐서 모터(20 0)의 V상 권선LV의 단자MV에 접속되고, 트랜지스터Q5의 에미터는 저항(17)을 거쳐서 접지된다. 또, 마찬가지로 트랜지스터Q3과 Q6이 직렬접속되고, 트랜지스터Q3의 콜렉터는 모터 구동 전원전압VM에 접속되고, Q3과 Q6의 접속점U는 단자(21)을 거쳐서 모터(200)의 U상 권선LU의 단자MU에 접속되고, 트랜지스터 Q6의 에미터는 저항(17)을 거쳐서 접지된다.
이와 같은 접속에 있어서, 후술하는 소신호 회로부(40)으로 부터의 제어에 의해서 트랜지스터Q3과 Q5가 온으로 되고, 다른 트랜지스터Q1, Q2, Q4, Q6이 오프로 되고, 부하인 모터(200)의 코일LU에서 LV의 방향으로 전류가 흐르고, 코일LU와 LV에 의해서 일정 방향의 자계를 발행하고, 이 자계의 방향으로 영구자석으로 구성되는 회전자를 회전시킨다.
제8도는 제7도의 상태에서 트랜지스터Q3이 오프로 변화하고, Q1이 온으로 변화했을 때의 상태를 도시한 것이다. 이 때에는 부하인 모터(200)의 코일LW에서 LV의 방향으로 전류가 전환된다. 이 때, 그 때까지 LU의 코일에 흐르고 있던 전류는 오프로 된다. 이때, 코일LU에 축적되어 있던 유도 에너지 때문에, 단자(21) 즉 트랜지스터Q6의 콜렉터측(U점)은 부의 전압으로 된다.
제9도는 모터 구동회로의 U상(단자(21))의 출력전압파형을 도시한 도면이다. 도 10은 종래의 모터구동용 반도체장치의 평면도의 1예를 도시한 도면이다.
제10도에 있어서, (100)은 모터 구동회로, Q1∼Q3은 전원측 파워트랜지스터, Q4∼Q6은 접지측 파워트랜지스터, (3)은 기판의 칩끝, (5), (6), (8), (9), (14)는 배선용의 알루미늄 배선판, (10)은 접지측 파워 트랜지스터의 에피택셜층, (11)은 전원측 파워트랜지스터의 에피택셜층, (12)는 N형 섬의 에피택셜층, (17)은 저항, (40)은 소신호 회로부, (30)은 소신호 회로부(40)내의 저항의 에피택셜층, (31)은 소신호 회로부(40)내의 트랜지스터의 에피택셜층이다. 소신호 회로부(40)은 여러 가지 회로로 구성되지만, 1예로서 저항부분(30)과 트랜지스터부분(31)이 도시된다.
제11도는 도 10의 10A-10B선으로 절단한 반도체 집적회로의 단면도이다. 도 11에 있어서, (1)은 P형 기판, (2)는 매립층, (3)은 기판의 칩끝, (25), (26), (27), (28), (29)는 분리층, (5)∼(9)는 배선용의 알루미늄배선판, (10)은 접지측 파워트랜지스터의 에피택셜층, (11)은 전원측 파워트랜지스터의 에피택셜층, (12)는 N형 섬의 에피택셜층, (13)은 유리피막, (14)는 알루미늄 배선판, (15)는 관통층, (16)은 층간막, (19)는 관통층, (18)은 절연층, QS는 기생 트랜지스터, Rcs1∼Rcs3, Rcs는 기생저항, Ic1∼Ic3, Ics는 기생전류이다.
제10도,제11도에 있어서, 파워트랜지스터Q1∼Q3의 각 콜렉터는 절연층(18)을 관통하는 관통층(15)를 거쳐서 알루미늄 배선판(8)에 접속되고, 그 알루미늄 배선판(8)을 거쳐서 모터구동 전원전압VM에 접속된다. 파워트랜지스터Q1∼Q6의 각 베이스는 절연층(18)내의 관통층(15)를 거쳐서 알루미늄 배선판에 접속되고, 그 후 후술하는 제어신호 공급회로(45)∼(50)에 접속되지만, 여기에서는 도면을 간단하게 하기 위해서 상세한 것은 생략한다.
한편, 파워트랜지스터Q4∼Q6의 에미터는 절연층(18)을 관통하는 관통층(15) 및 알루미늄배선판(8), 저항(17)을 거쳐서 접지된다. 또, 파워트랜지스터Q1∼Q3의 각 에미터 및 파워트랜지스터Q4∼Q6의 콜렉터는 각각 절연층(18)을 관통하는 관통층( 15) 및 알루미늄배선판(8) 및 관통층(19)를 거쳐서 알루미늄배선판(14)에 접속되고, 그 알루미늄 배선판(14)에 의해서 상호 접속된다. 이 알루미늄배선판(14)는 또 인출선에 의해서 대응하는 단자(21)∼(23)에 접속된다.
또, N형 섬의 에피택셜층(12)는 절연층(18)을 관통하는 관통층(15) 및 알루미늄배선판(9)를 거쳐서 전원Vcc에 접속된다. 소신호 회로부(40)내의 저항용 에피택셜층(30) 및 트랜지스터용 에피택셜층(31)에 마련된 각 소자는 각각 절연층(18)을 관통하는 관통층(15) 및 알루미늄배선판을 거쳐서 각각 적절한 배선이 실행되지만, 여기에서는 도면을 간단하게 하기 위해서 상세한 것은 생략한다.
다음에, 제7도~제11도를 사용해서 기생트랜지스터의 동작을 설명한다. 모터구동회로(100)의 트랜지스터Q3, Q5가 온하고 전류가 모터(200)의 코일LU에서 LV의 방향으로 흐르고 있을 때 단자(21)의 전위가 전압V이었다고 하면, 모터 구동회로(1 00)의 제어에 의해서 전류가 모터(200)의 코일LW에서 LV의 방향으로 전환되었을 때에는 코일LU에 흐르고 있던 전류는 돌연 오프로 되므로, 코일LU에 축적되어 있던 유도 에너지는 Q6의 에피택셜층과 기판사이에 발생하고 기생다이오드를 통해서 방출된다. 이와 같이, 트랜지스터Q3에서 Q1로 온상태가 이행하여 코일에 흐르는 전류의 방향이 전환될 때, Q6의 콜렉터의 전위는 도 9와 같이 +V에서 과도적으로 부전압으로 된다.
이 때문에, 제11도에 도시한 바와 같이 접지되어 있는 분리영역(26)의 양측의 트랜지스터Q6의 N에피택셜층과 트랜지스터Q3의 에피택셜층사이에 형성되는 NPN 기생트랜지스터QS의 에미터측이 베이스측보다 전위가 낮아지므로, 이 NPN 기생트랜지스터QS가 온상태로 된다. 이 NPN 기생트랜지스터QS가 주위의 에피택셜층에서 콜렉터전류Ic를 끌어들인다. 이 콜렉터전류Ic는 이 NPN 기생트랜지스터QS에 가까운 에피택셜층일 수록 크고, 멀리 있는 에피택셜층에서는 작은 값으로 된다.
이 전류는 구체적으로 예를 들면 인접하는 트랜지스터Q3의 에피택셜층(11)에서 전류IC1을 끌어들이고, 그 인접하는 N형 섬의 에피택셜층(12)에서 IC2를끌어들이고, 그 인접하는 저항의 에피택셜층(30)에서는 IC3, 그 인접하는 소신호 회로부(40)의 에피택셜층(31)에서는 Ics로 되는 전류를 인출한다. 이들의 합계된 전류가 Ic로 된다. 즉, Ic=IC1+IC2+IC3+… +Ics의 관계를 갖는다. 여기에서, 제17도에 도시되는 저항Rcs 1∼Rcs3, Rcs는 각 에피택셜층간에 발생하는 NPN 기생트랜지스터의 콜렉터 직렬저항성분이다. 파워트랜지스터로 부터의 거리가 멀어지면 멀어질수록 콜렉터 직렬저항성분Rc(각 에피택셜층간에 발생하는 NPN 기생트랜지스터의 콜렉터 직렬저항성분의 총합)가 커진다. 도시된 바와 같이, NPN 기생트랜지스터에 의해서 전류를 끌어들이는 것에 의해서 가장 중대한 영향을 받는 소신호 회로부(40)내의 트랜지스터의 에피택셜층 (31)은 파워트랜지스터에서 멀어지도록 배치되므로, Rc는 큰 값으로 되고 그 때문에 Ics를 작게 할 수 있다.
제12도는 소신호 회로부(40)의 반도체상의 1패턴을 도시한 도면이다. 도 12에 있어서, (41)은 120°매트릭스, (42)은 제어증폭기(CTL AMP), (43)은 3차동 증폭기, (44)은 보조회로(TSD(Thermal Shut Down)등), (45)∼(50)은 제어신호 공급회로이다. 이들 소자의 종류 및 소자배열은 제어대칭의 모터 등에 의해서 다르므로 임의로 변경되는 것은 물론이다. 이 소신호 회로부(40)은 모터(200)내에 마련된 홀소자로 부터의 회전자의 위치에 대응하는 신호를 입력으로 하고, 검출된 회전자의 위치에 따라서 모터구동회로(100)내의 파워트랜지스터Q1∼Q6의 통전시간을 제어하는 회로이다.
다소 상세하게 기술하면, 회전자 내의 U상, V상, W상에 설치된 홀소자로 부터의 위치신호Hu+, Hu-, Hv+, Hv-, Hw+, Hw-에 의해서 각 상간의 시간적 위치 관계를 계산하고, 3차동증폭기(43) 및 제어신호 공급회로(45)∼(50)을 거쳐서 모터구동회로 (100)내의 파워트랜지스터Q1∼Q6의 베이스단자를 제어한다. 여기에서, 제어증폭기 (42)는 컴퓨터 등의 제어장치로 부터의 제어신호에 의해서 3차동증폭기(43)을 제어하는 부분이다. 또한, (44)는 각종 보조장치 예를 들면 온도보호회로, 정전압원, 전원공급회로등이 마련되는 영역이다.
이상 상술한 바와 같이, 반도체 집적회로에서는 NPN트랜지스터의 콜렉터전위가 접지전위보다 낮아진 경우에 기생트랜지스터QS가 동작하고, 상술한 바와 같이 인접하는 트랜지스터Q1∼Q3의 에피택셜층(11)에서 전류IC1을 끌어들이고, 그 인접하는 N형 섬의 에피택셜층(12)에서 Ic2를 끌어들이고, 그 인접하는 저항의 에피택셜층(30)에서는 IC3, 그 인접하는 소신호 회로부(40)의 에피택셜층(31)에서는 Ics로 되는 전류를 인출한다.
종래의 반도체 집적회로에서는 소신호를 취급하는 회로의 에피택셜층(31)과 콜렉터가 접지전위보다 낮아질 수 있는 NPN 파워트랜지스터의 에피택셜층(10)사이에 콜렉터를 전원에 접속한 NPN트랜지스터나 N형의 섬(12)를 배치하고, 또한 소신호 회로부(40)내에 있어서도 에피택셜층이 전원에 접속된 소자(저항 등, 도 11의 에피택셜층(30)을 참조)를 파워트랜지스터측에 배치하고 있었다. 이와 같이 해서, 기생트랜지스터가 요구하는 전류Ic를 N형 섬의 에피택셜층(12)와 같이 전원에 접속된 로우임피턴스의 에피택셜층에서 가능한한 많이 공급하고, 소신호 회로부의 하이임피던스의 에피택셜층으로부터의 전류Ics가 가능한한 작아지도록 구성되어 있었다. 따라서, 기생트랜지스터에 의한 소신호 회로부(40)으로의 영향도 어느 정도 작게 할 수 있었다.
그러나, 종래의 반도체 집적회로에 있어서는 기생트랜지스터가 필요로 하는 콜렉터전류를 전원에서 공급하기 때문에, NPN 기생트랜지스터QS에서 소비되는 전력이 커진다는 문제점이 있었다.
본 발명의 목적은 이상와 같은 문제점을 해결하기 위해 이루어진 것으로서, 모터구동회로용 반도체 집적회로에 있어서 칩의 소비전력을 작게 하고, 또 소신호 회로부의 요소가 기생전류에 의해 영향받는 정도를 작게 하는 것이다.
제1도는 본 발명의 실시형태1에 의한 반도체장치의 평면도를 도시한 도면 .
제2도는 본 발명의 실시형태1에 의한 반도체장치의 단면도를 도시한 도면.
제3도는 본 발명의 실시형태2에 의한 반도체장치의 평면도를 도시한 도면.
제4도는 본 발명의 실시형태3에 의한 반도체장치의 평면도를 도시한 도면.
제5는 본 발명의 실시형태3에 의한 반도체장치의 단면도를 도시한 도면.
제6도는 본 발명의 실시형태4에 의한 반도체장치의 평면도를 도시한 도면.
제7도는 모터 구동회로의 동작예를 도시한 도면.
제8도는 모터 구동회로의 동작예를 도시한 도면.
제9도는 모터 구동회로의 출력전압파형을 도시한 도면.
제10도는 종래의 모터구동용 반도체장치의 평면도의 1예를 도시한 도면.
제11도는 종래의 모터구동용 반도체장치의 단면도의 1예를 도시한 도면.
제12도는 종래의 모터구동용 반도체장치에서 사용되는 소신호회로의 1예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 매립층
3: 기판의 칩끝 5∼9 : 배선용의 알루미늄배선판
10 : 접지측 파워트랜지스터의 에피택셜층
11 : 전원측파워 트랜지스터의 에피택셜층
12 : N형 섬의 에피택셜층 13 :유리피막
15, 19 : 관통층 16 : 층간막
18 : 절연층 25∼29 : 분리층
30, 31 : 소신호 회로부내의 소자 40 : 소신호 회로부
100 : 모터구동회로 200 : 모터
Q1∼Q3 : 전원측 파워 트랜지스터 Q4∼Q6 : 접지측 파워트랜지스터
QS : 기생 트랜지스터,
본 발명의 제1의 특징은 동일 칩상에 파워트랜지스터와 소신호계 회로가 병존하는 반도체 집적회로에 있어서, 파워트랜지스터부와 소신호계 회로부사이에 N형 에피택셜층을 배치하고, 이 N형 에피택셜층을 접지하도록 구성된다.
또, 본 발명의 제2의 특징은 제1의 특징의 구성에 있어서, 파워트랜지스터부와 소신호계 회로부사이에 배치된 N형 에피택셜층은 칩끝 이외의 파워트랜지스터부의 3곳을 포위하도록 구성된다.
또, 본 발명의 제3의 특징은 동일 칩상에 파워트랜지스터와 소신호계 회로가 병존하는 반도체 집적회로에 있어서 접지측 파워트랜지스터의 에피택셜층과 전원측 파워트랜지스터의 에피택셜층사이에 N형 에피택셜층을 배치하고, 이 N형 에피택셜층을 접지하도록 구성된다.
또, 본 발명의 제4의 특징은 상기 제3의 특징의 구성에 있어서, N형 에피택셜층은 칩끝 이외의 접지측 파워트랜지스터의 에피택셜층의 3곳을 포위하도록 구성된다.
[실시형태 1]
제1도는 본 발명의 실시형태1에 의한 모터구동회로용 반도체장치의 평면도를 도시한 도면이다. 도 2는 도 1의 1A-1B선으로 절단한 반도체집적회로의 단면도이다. 도 1에 있어서, (100)은 모터구동회로, Q1∼Q3은 전원측 파워트랜지스터, Q4∼Q6은 접지측 파워트랜지스터, (3)은 기판의 칩끝, (5), (6), (8), (9), (14)는 배선용의 알루미늄배선판, (10)은 접지측 파워트랜지스터의 에피택셜층, (11)은 전원측 파워트랜지스터의 에피택셜층, (12)는 N형 섬의 에피택셜층, (17)은 저항, (40)은 소신호회로부, (30)은 소신호회로부(40)내의 저항의 에피택셜층, (31)은 소신호회로부(40)내의 트랜지스터의 에피택셜층이다. 소신호회로부(40)은 각종 회로로 구성되지만, 1예로서 저항부분(30)과 트랜지스터부분(31)이 도시된다.
제1도에 있어서, 전원측 파워트랜지스터의 에피택셜층(11)내의 콜렉터전극은 모터구동전원전압VM에 접속된다. 접지측 파워트랜지스터의 에피택셜층(10)내의 에미터전극은 알루미늄배선판(6) 및 저항(17)을 거쳐서 접지되어 있다. 전원측 파워트랜지스터의 에피택셜층(11)내의 에미터전극과 접지측 파워트랜지스터의 에피택셜층(10)내의 콜렉터전극은 각 상이 각각 상호 접속되고, 또 대응하는 모터구동회로(100)의 단자(21), (22), (23)에도 접속된다.
제2도는 제1도의 1A-1B선으로 절단한 반도체집적회로의 단면도이다. 이 도면에 있어서, (1)은 P형 기판, (2)는 매립층, (3)은 기판의 칩끝, (25), (26), (27), (28), (29)는 분리층, (5)∼(9)는 배선용의 알루미늄배선판, (10)은 접지측파워트랜지스터의 에피택셜층, (11)은 전원측 파워트랜지스터의 에피택셜층, (12)는 N형 섬의 에피택셜층, (13)은 유리피막, (14)는 알루미늄배선판, (15)는 관통층, (16)은 층간막, (19)은 관통층, (18)은 절연층, QS는 기생 트랜지스터, Rcs1∼Rcs3, Rcs는 기생저항, Ic1∼Ic3, Ics는 기생전류이다. 접지층 파워트랜지스터의 에피택셜층(10)과 전원측 파워트랜지스터에피택셜층(11) 사이의 분리층(26)은 절연층(18)을 관통하는 관통층(15) 및 알루미늄배선판(5)를 거쳐서 접지된다. 한편, N형 섬의 에피택셜층(12)는 마찬가지로 알루미늄배선판(9)를 거쳐서 접지에 접속된다. 실제의 접속은 도 10과 마찬가지이므로, 이들의 접속은 생략한다.
이 제1도, 제2도에 있어서 종래예인 제10도,제11도과 다른 점은 파워트랜지스터부와 소신호회로부(40)사이에 마련된 N형 섬의 에피택셜층(12)를 관통층(15) 및 알루미늄배선판(9)를 거쳐서 접지한 점이다. 이하 상세하게 설명한다.
이와 같이 접지를 실행하는 것에 의해서, 기생 트랜지스터QS는 접지된 분리영역 (26) 부분이 베이스전극으로 되고, 트랜지스터Q6의 에피택셜층(10)이 에미터전극으로 되고, 트랜지스터Q1∼Q3의 에피택셜층(11), N형 섬의 에피택셜층(12) 및 소신호회로부의 에피택셜층(30), (31)등이 콜렉터기능을 한다.
제7도, 제8도에 도시한 바와 같이, 모터구동회로(100)의 제어에 의해서 파워트랜지스터Q3에서 파워트랜지스터Q1로 전환되었을 때에 모터(200)의 코일LW에서 LV의 방향으로 전류가 전환되고, 코일LU에 흐르고 있던 전류는 돌연 오프로 되므로, 상술한 바와 같이, Q6의 콜렉터의 전위는 도 9와 같이 +V에서 과도적으로 부전압으로 된다.
이 때, 제2도에 도시한 바와 같이, 단자(21)에 접속된 트랜지스터(Q6)의 에피택셜층(12)(NPN기생트랜지스터QS의 에미터측)가 베이스측보다도 전위가 낮아지므로, 이 NPN기생트랜지스터QS가 온상태로는 된다. 실시형태1에 있어서는 P형 기판(1)의 접지가 접지측 파워트랜지스터의 에피택셜층(10)과 전원측 파워트랜지스터의 에피택셜층(11)사이에 마련되고, NPN기생트랜지스터QS의 콜렉터전류는 전원측 파워트랜지스터의 에피택셜층(11) 및 N형 에피택셜층(12)에서 대부분이 공급되므로, NPN기생트랜지스터QS와 소신호회로부(40)사이의 콜렉터 직렬저항Rcs가 커지고 소신호회로부(40)에 흐르는 기생전류Ics를 억제하여 소신호회로부(40)에서 발생하는 이상동작을 방지할 수 있다.
상술한 바와 같이, NPN기생트랜지스터QS의 전류는 주로 전원측 파워트랜지스터의 에피택셜층(11) 및 N형 섬의 에피택셜층(12)에서 전류를 끌어들인다.
또, 종래 기술의 경우에는 알루미늄 배선판(9)에 전원전압이 인가되고, 그 전원전압과 기생트랜지스터QS에미터전극과의 전위차는 수V이상이지만, 실시형태1에 있어서는 알루미늄배선판(9)가 접지되어 있으므로 알루미늄배선판(9)와 기생트랜지스터 QS의 에미터전극과의 전위차는 1V정도로 되고, 그 때문에 N형 섬의 에피택셜층(12)를 흐르는 전류IC2에 의한 전력소비가 작아진다는 이점이 있다.
이 소비전력을 구체적으로 계산하면 예를 들면 전원전압이 12V, NPN기생트랜지스터QS의 PN접합간 전압을 0.7V, 기생전류Ic를 0.1A라고 가정하면, 종래예에서는 소비전력은 NPN기생트랜지스터QS의 PN접합으로 인가되는 전압과 그 곳을 흐르는 전류의 곱으로 되어 (12V+0.7V)×0.1A=1.27W이다.
그러나, 본 실시형태1에 의하면, NPN기생트랜지스터QS에서의 전력은 멀티콜렉터로서 계산할 수 있고, 전원전압이 인가된 PN접합과 전원전압이 인가되어 있지 않은 PN접합과의 전력의 합이라고 고려할 수가 있다. 본 실시형태1에 있어서는 예를 들면 전원측 파워트랜지스터의 에피택셜층(11)로 부터의 전류가 70%, N형 섬의 에피택셜층( 12)로 부터의 전류가 30%라고 가정하면, 전체의 소비전력은 {(12V+0.7V)× 0.1A ×0.7}+{0.7V×0.1A×0.3}=0.91W로 되어 종래예에 비해 소비전력이 작아진다는 것을 알 수 있다. 이것은 모터의 역전이나 제동이 빈번하게 실행되는 경우는 극히 유효하게 된다. 이것은 의해, 종래예에서 전원과 출력사이에 흐르고 있었던 기생에 의한 전류Ic가 접지와 출력사이에 흐르기 때문에 소비전력을 삭감할 수 있다.
[실시형태 2]
제3도는 본 발명의 실시형태2에 의한 모터구동회로용 반도체장치의 평면도를 도시한 도면이다. 제3도에 있어서, 제1도, 제2도와 동일한 번호는 동일 요소를 나타내므로, 그의 설명을 생략한다. 제3도이 제1도과 다른 점은 N형 섬의 에피택셜층(12)가 접지측 파워트랜지스터의 에피택셜층(10) 및 전원측 파워트랜지스터의 에피택셜층(11)을 포위하고 있는 것에 있다.
제3도에 있어서, 전원측 파워트랜지스터의 에피택셜층(11)내의 콜렉터전극은 모터구동전원전압VM에 접속된다. 접지측 파워트랜지스터의 에피택셜층(10)내의 에미터전극은 알루미늄배선판(6) 및 저항(17)을 거쳐서 접지되어 있다. 전원측 파워트랜지스터의 에피택셜층(11)내의 에미터 전극과 접지측 파워트랜지스터의 에피택셜층(10)내의 콜렉터 전극은 각 상이 각각 상호 접속되고, 또 대응하는 모터구동회로(100)의 단자(21), (22), (23)에도 접속된다. N형 섬의 에피택셜층(12)내의 각 N+층은 알루미늄배선판(9)를 거쳐서 접지된다.
실시형태 2에 있어서는 N형 섬의 에피택셜층(12)가 접지측 파워트랜지스터의 에피택셜층(10)과 전원측 파워트랜지스터의 에피택셜층(11)을 포위하는 것 이외는 실시형태1과 동일하지만, 이 포위에 의해서 NPN기생 트랜지스터QS는 N형섬의 에피택셜층(12)에서 보다 많은 전류를 끌어들일 수 있으므로, NPN기생 트랜지스터QS와 소신호회로부(40)사이의 콜렉터 직력저항 Rcs가 커지고 소신호회로부(40)에 흐르는 기생전류Ics를 억제하여 소신호회로부(40)에서 발생하는 이상동작을 방지할 수가 있다.
또, 종래 기술의 경우는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)에 전원전압이 인가되고, 그 전원전압과 기생 트랜지스터QS의 에미터전극의 전위차는 수V이상이지만, 실시형태2에 있어서는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)가 접지되어 있으므로, N형 섬의 에피택셜층(12)의 알루미늄배선판(9)와 기생 트랜지스터 QS의 에미터전극의 전위차는 1V정도로 되어 N형 섬의 에피택셜층(12)를 흐르는 전류IC2에 의한 전력소비가 작아진다는 이점이 있다.
소비전력을 구체적으로 계산하면, 본 실시형태2에 의하면 실시형태1과 마찬가지로 NPN기생 트랜지스터QS에서의 전력은 멀티 콜렉터로서 계산할 수 있고, 전원전압이 인가된 PN접합과 전원전압이 인가되어 있지 않은 PN접합과의 전력의 합이라고 고려할 수 있다. 본 실시형태2에 있어서는 N형 섬의 에피택셜층(12)에서 보다 많은 전류를 끊어들일 수가 있으므로, 예를 들면 전원측 파워트랜지스터의 에피택셜층(11)로 부터의 전류가 60%, N형 섬의 에피택셜층(12)로 부터의 전류가 40%라고 가정하면, 전체의 소비전력은 {(12V+0.7V)×0.1A×0.6}+{0.7A×0.1A×0.4}=0.8W로 되어 종래예에 비해서 소비전력이 작아진다는 것을 알 수 있다.
[실시형태 3]
제4도는 본 발명의 실시형태3에 의한 모터구동회로용 반도체장의 평면도를 도시한 도면이다. 제5는 제4도의 4A-4B선로 절단한 반도체집적회로의 단면도이다. 제4도. 제5도에 있어서 제1도,제2도와 동일한 번호는 동일 요소를 나타내므로 그의 설명을 생략한다.
제4도에 있어서 전원측 파워트랜지스터의 에피택셜층(11)내의 콜렉터전극은 모터구동전원전압VM에 접속된다. 접지측파워트랜지스터의 에피택셜층(10)내의 에미터전극은 알루미늄배선판(6) 및 저항(17)을 거쳐서 접지되어 있다. 전원측 파워트랜지스터의 에피택셜층(11)내의 에미터 전극과 접지측 파워트랜지스터의 에피택셜층(10)내의 콜렉터 전극은 각 상이 각각 상호 접속되고, 또, 대응하는 모터구동회로(100)의 단자(21), (22), (23)도 접속된다.
분리영역(26)은 각 층이 알루미늄배선판(5)를 거쳐서 접지된다. 한편, N형 섬의 에피택셜층(12)는 알루미늄배선판(9)를 거쳐서 접지된다.
이 제4도, 제5도가 종래의 제10도, 제11도와 다른 점은 N형 섬의 에피택셜층이 접지측 파워트랜지스터의 에피택셜층(10)과 전원측 파워트랜지스터의 에피택셜층( 11)사이에 삽입되고, 그 N형 섬의 에피택셜층을 접지한 것에 있다. 이하 상세하게 설명한다.
이와 같이 접지하는 것은 의해, 기생 트랜지스터QS는 접지된 분리영역(26) 부분이 베이스 전극으로 되고, 트랜지스터Q6의 에피택셜층(10)이 에미터전극으로 되고, N형 섬의 에피택셜층(12), 트랜지스터Q1∼Q3의 에피택셜층(11) 및 소신호 회로부의 에피택셜층(30), (31)등이 콜렉터 기능을 한다. 모터구동회로(100)의 제어에 의해서 모터(200)의 코일LW에서 LV방향으로 전류가 전환되었을 때에는 상술한 바와 같이 Q6의 콜렉터의 전위는 도 9와 같이 +V에서 과도적으로 부전압으로 된다.
이 때, 제5도에 도시한 바와 같이 단자(21)에 접속된 트랜지스터Q6의 에피택셜층(10)(NPN기생 트랜지스터QS의 에미터측)이 베이스측 보다도 전위가 낮아지므로, 이 NPN기생 트랜지스터QS가 온으로 된다. 실시형태3에 있어서는 접지점이 N형 섬의 에피택셜층(12)의 점으로 되므로, NPN기생 트랜지스터QS에 공급되는 전류는 N형 섬의 에피택셜층(12) 및 전원측 파워트랜지스터의 에피택셜층(11)에서 대부분 공급되므로, NPN기생 트랜지스터QS와 소신호회로부(40)사이의 콜렉터 직렬 저항성분Rcs가 커지고 소신호회로부(40)에 흐르는 기생전류Ics를 억제하여 소신호회로부(40)에서 발생하는 이상 동작을 방지할 수 있다.
또, 종래 기술의 경우는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)에 전원전압이 인가되고 그 전원전압과 기생 트랜지스터QS의 에미터 전극과의 전위차는 수V이상이지만, 실시형태3에 있어서는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)가 접지되어 있으므로 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)와 기생 트랜지스터 QS의 에미터 전극과의 전위사는 1V정도로 되어 N형 섬의 에피택셜층(12)를 흐르는 전류IC2에 의한 전력소비가 작아진다는 이점이 있다. 그 소비전력의 감소의 정도는 콜렉터 전류가 N형 섬의 에피택셜층(12)에서 더욱 많이 공급되므로, 실시형태1, 2에 비해 더욱더 커진다.
소비전력을 구체적으로 계산하면, 본 실시형태3에 의하면 실시형태1과 마찬가지로 NPN기생 트랜지스터QS에서의 전력은 멀티 콜렉터로서 계산할 수 있고, 전원전압이 인가된 PN접합과 전원전압이 인가되어 있지 않은 PN접합과의 전력의 합이라 고려할 수가 있다. 본 실시형태3에 있어서는 N형 섬의 에피택셜층(12)가 전원측 파워트랜지스터의 에피택셜층(11)보다 더욱 NPN기생 트랜지스터QS에 가까우므로, NPN 기생트랜지스터QS콜렉터전류는 N형 섬의 에피택셜층(12)쪽이 전원측 파워트랜지스터의 에피택셜층(11)보다 더욱 많은 전류를 끌어들일 수가 있다. 예를 들면, 전원측 파워트랜지스터의 에피택셜층(11)로 부터의 전류가 40%, N형 섬의 에피택셜층(12)로 부터의 전류가 60%라고 가정하면, 전체의 소비전력은 {(12V+0.7V)×0.1A×0.4} +{0.7V×0.1A×0.6}=0.55W로 되어 종래예에 비해 소비전력이 작아진다는 것을 알 수 있다.
[실시형태 4]
제6도는 본 발명의 실시형태4에 의한 모터구동회로용 반도체장치의 평면도를 도시한 도면이다. 제6도에 있어서 제1도와 동일한 번호는 동일 요소를 나타내므로 그의 설명을 생략한다.
제6도에 있어서, 전원측 파워트랜지스터의 에피택셜층(11)내의 콜렉터전극은 모터구동전원전압VM에 접속된다. 접지측 파워트랜지스터의 에피택셜층(10)내의 에미터전극은 알루미늄배선판(6) 및 저항(17)를 거쳐서 접지되어 있다. 전원측 파워트랜지스터의 에피택셜층(11)내의 에미터전극과 접지측 파워트랜지스터의 에피택셜층(10)내의 콜렉터전극은 각 상이 각각 상호 접속되고, 또 대응하는 모터구동회로(100)의 단자(21), (22), (23)에도 접속된다.
분리영역(26)은 각 층이 알루미늄배선판(5)를 거쳐서 접지된다. 한편, N형 섬의 에피택셜층(12)는 알루미늄배선판(9)를 거쳐서 접지된다.
실시형태4에 있어서는 N형 섬의 에피택셜층(12)가 접지측 파워트랜지스터의 에피택셜층(10)을 포위하는 것 이외에는 실시형태3과 동일하지만, 이 포위에 의해서 NPN기생 트랜지스터QS은 N형 섬의 에피택셜층(12)에서 더욱 많은 전류를 끊어들일 수 있으므로, NPN기생 트랜지스터QS와 소신호회로부(40)사이의 콜렉터 직렬저항성분Rcs가 커지고 소신호회로부(40)에 흐르는 기생전류Ics를 더욱 억제하여 소신호회로부(40)에서 발생하는 이상동작을 방지할 수 있다.
또, 종래기술의 경우는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)에 전원전압이 인가되고 그 전원전압과 기생 트랜지스터QS의 에미터전극과의 전위차는 수V이상이지만, 실시형태3에 있어서는 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)가 접지되어 있으므로 N형 섬의 에피택셜층(12)의 알루미늄배선판(9)와 기생 트랜지스터 QS의 에미터전극과의 전위차는 1V정도로 되어 N형 섬의 에피택셜층(12)을 흐르는 전류IC2에 의한 전력소비가 작아진다는 이점이 있다. 실시형태4에 의하면, 콜렉터전류는 상기 실시형태1∼3의 어느것보다도 N형 섬의 에피택셜층(12)에서 더욱 많이 공급되므로, 그의 소비전력의 감소의 정도는 실시형태1∼3에 비해 더욱더 커진다.
소비전력을 구체적으로 계산하면, 본 실시형태4에 의하면 실시형태1과 마찬가지로 NPN기생 트랜지스터QS에서의 전력은 멀티콜렉터로서 계산할 수 있고, 전원전압이 인가된 PN접합과 전원전압이 인가되어 있지 않은 PN접합과의 전력의 합이라 고려할 수가 있다. 본 실시형태4에 있어서는 N형 섬의 에피택셜층(12)가 전원측 파워트랜지스터의 에피택셜층(11)보다 더욱 NPN기생 트랜지스터QS에 가깝고 또 N형 섬의 에피택셜층(12)가 접지측 파워트랜지스터의 에피택셜층(10)을 포위하고 있어, NPN기생 트랜지스터QS는 N형 섬의 에피택셜층(12)에서 더욱 보다 많은 전류를 끌어들일 수가 있다. 예를 들면, 전원측 파워트랜지스터의 에피택셜층(11)로 부터의 전류가 30%, N형 섬의 에피택셜층(12)로 부터의 전류가 70%라고 가정하면, 전체의 소비전력은 {(12V+0.7V)×0.1A×0.3}+{0.7V×0.1A×0.7}=0.43W로 되어 종래예에 비해 더욱 소비전력이 작게 된다는 것을 알 수 있다.
본 발명의 제1의 특징은 파워트랜지스터부와 소신호계 회로사이에 N형 에피택셜층을 배치하고 이 N형 섬의 에피택셜층을 접지하도록 구성되므로, N형 에피택셜층을 흐르는 전류에 의한 전력 소비를 작게 할 수 있다. 또, 소신호회로부에 흐르는 기생전류를 억제하여 소신호회로부에서 발생하는 이상동작을 방지할 수가 있다.
본 발명의 제2의 특징은 파워트랜지스터부와 소신호계 회로사이에 N형 섬의 에피택셜층을 배치하고 접지함과 동시에 이 N형 에피택셜층은 칩끝 이외의 파워트랜지스터부의 3곳을 포위하도록 구성되므로, N형 에피택셜층에서 보다 많은 전류를 끌어들일 수가 있으므로 N형 에피택셜층을 흐르는 전류에 의한 전력소비를 작게 할 수 있다. 또, 소신호회로부에 흐르는 기생전류를 작게 할 수 있어 소신호회로부에서 발생하는 이상동작을 방지할 수 있다.
본 발명의 제3의 특징은 접지측 파워트랜지스터의 에피택셜층과 전원측 파워트랜지스터의 에피택셜층 사이에 N형 섬의 에피택셜층을 배치하고 이 N형 에피택셜층을 접지하도록 구성되므로, N형 에피택셜층을 흐르는 전류에 의한 전력소비를 작게 할 수 있다. 또, 소신호회로부에 흐르는 기생전류를 억제하여 소신호회로부에서 발생하는 이상동작을 방지할 수 있다.
본 발명의 제4의 특징은 접지측 파워트랜지스터의 에피택셜층과 전원측파워트랜지스터의 에피택셜층사이에 N형 에피택셜층을 배치하여 접지함과 동시에 이 N형 섬의 에피택셜층은 칩끝 이외의 접지측 파워트랜지스터부의 3곳을 포위하도록 구성되므로, N형 에피택셜층을 흐르는 전류에 의한 전력 소비를 작게 할 수 있다. 또, 소신호회로부에 흐르는 기생전류를 억제하여 소신호회로부에서 발생하는 이상동작을 방지할 수 있다.

Claims (2)

  1. 동일 칩상에 파워트랜지스터와 소신호계 회로가 병존하는 반도체 집적회로에 있어서, 파워트랜지스터부와 소신호계 회로부 사이에 N형의 에피택셜층을 배치하고, 이 N형의 에피택셜층을 접지한 것을 특징으로 하는 반도체장치.
  2. 동일 칩상에 파워트랜지스터와 소신호계 회로가 병존하는 반도체 집적회로에 있어서, 접지측 파워트랜지스터의 에피택셜층과 전원측 파워트랜지스터의 에피택셜층 사이에 N형 에피택셜층을 배치하고, 이 N형 에피택셜층을 접지한 것을 특징으로 하는 반도체장치.
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