KR100236814B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100236814B1
KR100236814B1 KR1019960054858A KR19960054858A KR100236814B1 KR 100236814 B1 KR100236814 B1 KR 100236814B1 KR 1019960054858 A KR1019960054858 A KR 1019960054858A KR 19960054858 A KR19960054858 A KR 19960054858A KR 100236814 B1 KR100236814 B1 KR 100236814B1
Authority
KR
South Korea
Prior art keywords
epitaxial layer
transistor
power transistor
semiconductor device
signal circuit
Prior art date
Application number
KR1019960054858A
Other languages
English (en)
Other versions
KR970072289A (ko
Inventor
야시타 다카히로
가와키타 게이수케
미야케 히데키
Original Assignee
다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP09854296A external-priority patent/JP3513609B2/ja
Application filed by 다니구찌 이찌로오, 미쓰비시덴키 가부시키가이샤, 기타오카 다카시 filed Critical 다니구찌 이찌로오
Publication of KR970072289A publication Critical patent/KR970072289A/ko
Application granted granted Critical
Publication of KR100236814B1 publication Critical patent/KR100236814B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

모터 구동 회로용 반도체 장치에 있어서, 소신호 회로부의 요소가 기생 전류에 영향받는 정도를 작게 하고, 칩의 소비 전력을 작게 하며, 또한 칩을 소형화하여 코스트 저하를 도모한다.
동일 칩상에 파워 트랜지스터와 소신호계 회로가 병존하는 반도체 장치에 있어서, 기판의 파워 트랜지스터측의 칩단부에 위치하는 분리 영역에서 기판을 접지하도록 구성된다. 또한, 전원측 파워 트랜지스터의 에피택셜층과 소신호계 회로 사이에, 또는 접지측 파워 트랜지스터의 에피택셜층과 전원측 파워 트랜지스터의 에피택셜층 사이에, N형의 에피택셜층을 마련하고, 이 N형의 에피택셜층을 접지한다. 또한, 이 N형 에피택셜층은 칩단부 이외의 접지측 및 전원측 파워 트랜지스터의 에피택셜층의 3방향을 포위하도록 구성된다.

Description

반도체 장치
본 발명은 인덕턴스를 포함하는 모터(motor) 등의 유도 부하를 구동하는 구동용 반도체 장치에 관한 것이다.
제13도는, 모터 구동 회로(100)의 일예를 도시한 도면이다. 제13도에 있어서, Q1, Q2, Q3은 전원측의 파워 트랜지스터(power transistor)이고, Q4, Q5, q6는 접지측의 파워 트랜지스터이며, (200)은 모터이고, MU, MV, MW는 모터의 출력 단자이며, LU, LV, LW는 모터의 각 상(相)의 코일이고, VM은 모터 구동 전원 전압이다. 제13도의 모터 구동 회로는, 파워 트랜지스터가 3상 결선(結線)되어 있으며, 트랜지스터 Q1과 Q4가 직렬 접속되고, 트랜지스터 Q1의 콜렉터는 모터 구동 전원 전압 VM에 접속되며, Q1과 Q4의 접속점 W는 단자(23)를 통해 모터(200)의 W상 권선 LW의 단자 MW에 접속되고, 트랜지스터 Q4의 에미터는 저항(17)을 통해 접지된다.
마찬가지로, 트랜지스터 Q2와 Q5가 직렬 접속되며, 트랜지스터 Q2의 콜렉터는 모터 구동 전원 전압 VM에 접속되고, Q2와 Q5의 접속점 V는 단자(22)를 통해 모터(200)의 V상 권선 LV의 단자 MV에 접속되며, 트랜지스터 Q5의 에미터는 저항(17)을 통해 접지된다. 또한, 마찬가지로, 트랜지스터 Q3과 Q6이 직렬 접속되며, 트랜지스터 Q3의 콜렉터는 모터 구동 전원 전압 VM에 접속되고, Q3과 Q6의 접속점 U는 단자(21)를 통해 모터(200)의 U상 권선 LU의 단자 MU에 접속되며, 트랜지스터 Q6의 에미터는 저항(17)을 통해 접지된다.
이와 같은 접속에 있어서, 이하 기술되는 소신호 회로부(40)로부터의 제어에 의해, 트랜지스터 Q3과 Q5가 온(on)되며, 다른 트랜지스터 Q1, Q2, Q4, Q6는 오프되고, 부하인 모터(200)의 코일 LU로부터 LV의 방향으로 전류가 흐르며, 코일 LU와 LV에 의해 일정한 방향의 자계가 발생되고, 이 자계의 방향으로 영구 자석으로 구성되는 로터(rotor)를 회전시킨다.
제14도는, 제13도의 상태로부터, 트랜지스터 Q3가 오프로 변화되며, Q1이 온으로 변화한 때의 상태를 도시하고 있다. 이 때에는, 부하인 모터(200)의 코일 LW로부터 LV의 방향으로 전류가 전환된다. 이 때, 그때까지 LU의 코일에 흐르고 있던 전류는 오프로 된다. 이 때, 코일 LU에 저장되어 있던 유도 에너지 때문에, 단자(21), 즉, 트랜지스터 Q6의 콜렉터측(U점)은 부(負)의 전압으로 된다.
제15도는, 모터 구동 회로의 U상(단자(21))의 출력 전압 파형을 도시한 도면이다. 제16도는, 종래의 모터 구동용 반도체 장치의 평면도의 일예를 도시한 도면이다.
제16도에 있어서, 100은 모터 구동 회로이며, Q1~Q3은 전원측 파워 트랜지스터이고, Q4~Q6은 접지측 파워 트랜지스터이며, (3)은 기판의 칩단부이고, (5, 6, 8, 9, 14)는 배선용 알루미늄 배선판이며, (10)은 접지측 파워 트랜지스터의 에피택셜(epitaxial)층이고, (11)은 전원측 파워 트랜지스터의 에피택셜층이며, (12)는 N형 섬(island)의 에피택셜층이고, (17)은 저항이고, (40)은 소신호 회로부이며, (30)은 소신호 회로부(40)내의 저항의 에피택셜층이고, (31)은 소신호 회로부(40)내의 트랜지스터의 에피택셜층이다. 소신호 회로부(40)는 각종 회로로 구성되지만, 일예로서 저항 부분(30)과 트랜지스터 부분(31)이 도시된다.
제17도는, 제16도의 16A-16B선으로 절단한 반도체 장치의 단면도이다. 제17도에 있어서, (1)은 P형 기판이며, (2)는 매립층이고, (3)은 기판의 칩단부이며, (25, 26, 27, 28, 29)는 분리층이고, (5~9)는 배선용 알루미늄 배선판이며, (10)은 접지측 파워 트랜지스터의 에피택셜층이고, (11)은 전원측 파워 트랜지스터의 에피택셜층이며, (12)는 N형 섬의 에피택셜층이고, (13)은 글래스 코트(glass coat)이며, (14)는 알루미늄 배선판이고, (15)는 관통층이며, (16)은 층간막(層間膜)이고, (19)는 관통층이며, (18)은 절연층이고, QS는 기생 트랜지스터이며, Rc1~Rcs3, Rcs는 기생 저항이고, Ic1~Ic3, Ics는 기생 전류이다.
제16도에 있어서, 파워 트랜지스터 Q1~Q3의 각 콜렉터는 절연층(18)을 관통하는 관통층(15)을 통해 알루미늄 배선판(8)에 접속되며, 그 알루미늄 배선판(8)을 통해 모터 구동 전원 전압 VM에 접속된다. 파워 트랜지스터 Q1~Q6의 각 베이스는 관통층(15)을 통해 알루미늄 배선판에 접속되며, 그 후 그 알루미늄 배선판을 통해, 후술되는 제어 신호 공급 회로(45~50)에 접속되지만, 여기서는 도면을 간단하게 하기 위해 상세도는 생략하기로 한다.
한편, 파워 트랜지스터 Q4~Q6의 에미터는 절연층(18)을 관통하는 관통층(15) 및 알루미늄 배선판(8), 저항(17)을 통해 접지된다. 또한, 파워 트랜지스터 Q1~Q3의 각 에미터 및 파워 트랜지스터 Q4~Q6의 각 콜렉터는, 각각이, 절연층(18)을 관통하는 관통층(15) 및 알루미늄 배선판(8) 및 관통층(19)을 통해 알루미늄 배선판(14)에 접속되며, 그 알루미늄 배선판(14)에 의해 상호 접속된다. 이 알루미늄 배선판(14)은 또한 인출선에 의해 대응하는 단자(21~23)에 접속된다.
또한, N형의 에피택셜층(12)은 절연층(18)을 관통하는 관통층(15) 및 알루미늄 배선판(9)을 통해 전원 Vcc에 접속된다. 소신호 회로부(40)내의 저항의 에피택셜층(30) 및 트랜지스터의 에피택셜층(31)에 마련된 각 소자는, 각각이, 절연층(18)을 관통하는 관통층(15) 및 알루미늄 배선판을 통해 각각이 적절하게 배선되지만, 여기서는 도면을 간단하게 하기 위해 상세도는 생략하기로 한다.
다음에, 제13도~제17도를 이용하여, 기생 트랜지스터의 동작을 설명하기로 한다. 모터 구동 회로(100)의 트랜지스터 Q3, Q5가 온되어, 전류가 모터(200)의 코일 LU로부터 LV의 방향으로 흐르고 있을 때, 단자(21)의 전위가 전압 V였던 것으로 하면, 모터 구동 회로(100)의 제어에 의해, 전류가 모터(200)의 코일 LW로부터 LV의 방향으로 전환될 때에는, 코일 LU에 흐르고 있던 전류는 갑자기 오프로 되므로, 코일 LU에 저장되어 있던 유도 에너지는 Q6의 에피택셜층과 기판 사이에 발생되는 기생 다이오드를 통해 방출된다. 이와 같이, 트랜지스터 Q3로부터 Q1에 온 상태가 이행되고, 코일에 흐르는 전류의 방향이 전환될 때, Q6의 콜렉터 전위는, 제15도와 같이 +V로부터 과도적으로 부전압으로 된다.
이 때문에, 제17도에 도시된 바와 같이, 접지되어 있는 분리 영역(26)의 양측의 트랜지스터 Q6의 N 에피택셜층과 트랜지스터 Q3의 에피택셜층 사이에 형성되는 NPN 기생 트랜지스터 QS의 에미터측이 베이스측보다도 전위가 낮게 되므로, 이 NPN 기생 트랜지스터 QS는 온 상태로 된다. 이 기생 NPN 트랜지스터 QS는 주위의 에피택셜층으로부터 콜렉터 전류 Ic를 끌어들인다. 이 콜렉터 전류 Ic는 이 NPN 기생 트랜지스터 QS에 가까운 에피택셜층일수록 크며, 먼 에피택셜층에서는 작은 값으로 된다.
이 전류는, 구체적으로는, 예를 들면, 인접하는 트랜지스터 Q3의 에피택셜층(11)으로부터 전류 Ic1을 끌어들이며, 그의 인접하는 N형의 섬의 에피택셜층(12)로부터 Ic2를 끌어들이고, 그의 인접하는 저항의 에피택셜층(30)으로부터는 Ic3, 그의 인접하는 소신호 회로부(40)의 에피택셜층(31)으로부터는 Ics의 전류를 끌어들인다. 이것의 합해진 전류가 Ic로 된다. 즉, Ic=Ic1+Ic2+Ic3+...+Ics의 관계를 갖는다. 여기서, 제17도에 도시되는 저항 Rcs1~Rcs3, Rcs는 각 에피택셜층 간에 발생되는 기생 NPN 트랜지스터의 콜렉터 직렬 저항 성분이다. 파워 트랜지스터로부터의 거리가 멀어지면 멀어지는 만큼, 콜렉터 직렬 저항 성분 Rc(각 에피택셜층 간에 발생되는 기생 NPN 트랜지스터의 콜렉터 직렬 저항 성분의 총계)가 크게 된다. 도시된 바와 같이, 기생 NPN 트랜지스터에 의해 전류를 끌어들이는 것에 의해, 가장 중대한 영향을 받는 소신호 회로부(40)내의 트랜지스터의 에피택셜층(31)은, 파워 트랜지스터로부터 멀어지도록 배치되므로, Rc는 큰 값으로 되며, 이로 인해 Ics를 적게할 수 있다.
제18도는 소신호 회로부(40)의 반도체상의 패턴을 도시한 도면이다. 제18도에 있어서, (41)은 120°매트릭스이며, (42)는 제어 증폭기(CTL AMP)이고, (43)은 3차동 증폭기이며, (44)는 보조 회로(TSD, 등)이고, (45~48)은 제어 신호 공급 회로이다. 이들 소자의 종류 및 소자 배열은 제어 대칭의 모터 등에 의해 상이하므로 임의로 변경되는 것은 물론이다. 이 소신호 회로부(40)는, 모터(200)내에 마련된 홀(hall) 소자로부터의 로터의 위치에 대응하는 신호를 입력으로 하고, 검출된 로터의 위치에 대응하여 모터 구동 회로(100)내의 파워 트랜지스터 Q1~Q6의 시간을 제어하는 회로이다.
좀더 상세히 기술하면, 로터중 U상(相), V상, W상에 마련된 홀 소자로부터의 위치 신호 Hu+, Hu-, Hv+, Hv-, Hw+, Hw-에 의해, 각 상 사이의 시간적 위치 관계를 계산하며, 3차동 증폭기(43) 및 제어 신호 공급 회로(45~50)를 통해, 모터 구동 회로(100)내의 파워 트랜지스터 Q1~Q6의 베이스 단자를 제어한다. 여기서, 제어 증폭기(42)는 컴퓨터 등의 제어 장치로부터의 제어 신호에 의해 3차동 증폭기(43)를 제어하는 부분이다. 그리고, (44)는 각종 보조 장치, 예를 들면, 온도 보호 회로(TSD(Thermal Shut Down)), 정전압원, 전원 공급 회로 등이 마련되는 영역이다.
전술한 바와 같이, 반도체 장치에서는, NPN 트랜지스터의 에미터 전위가 접지 전위보다 낮게 된 경우, 기생 트랜지스터 QS가 동작하여, 다른 회로에 영향을 미칠 가능성이 있다. 특히, 소신호 회로부의 에피택셜층(31) 등은, 하이 임피던스(high impedance)의 소자가 많이 사용되고 있으므로, 그 부분으로부터 전류가 인출되면 회로가 오동작하여, 모터 구동 회로(100)의 제어에 오동작이 발생하여 중대한 문제를 유발하게 된다.
이 때문에, 종래의 반도체 장치에서는, 소신호를 취급하는 회로의 에피택셜층(31)과 콜렉터가 접지 전위보다 낮게 될 수 있는 NPN 파워 트랜지스터의 에피택셜층(10)의 사이에, 콜렉터를 전원에 접속시킨 NPN 트랜지스터 또는 N형 섬(12)을 마련하고, 이와 동시에, 소신호 회로부(40)내에 있어서도, 에피택셜층이 전원에 접속된 소자(저항 등, 제17도의 에피택셜층(30)을 참조)를 파워 트랜지스터측에 마련하고 있었다. 이와 같이하여, 기생 트랜지스터가 요구하는 전류 Ic를 될 수 있는 한 많이 전원에 접속된 로우 임피던스의 에피택셜층으로부터 공급하며, 소신호 회로부의 하이 임피던스의 에피택셜층으로부터의 전류 Ics가 될 수 있는 한 적게 되도록 구성되어 있었다.
그러나, 종래의 반도체 장치에 있어서는, (1) 기생에 의한 전류 Ic의 영향을 완전히 없애는 것은 어려우며, 또한, 영향을 적게 하기 위해서는, 전원에 접속된 N형 섬의 면적을 크게 하는 등의 필요성이 있어서, 칩의 코스트가 높게 되며, (2) 기생에 의한 전류를 유출하기 때문에 전원으로부터 전류를 공급하기 위해 소비 전력이 크게 되는 문제점이 있다.
본 발명은, 전술한 바와 같은 문제점을 개선하기 위해 만들어진 것이다.
제1도는 본 발명의 실시예 1에 의한 반도체 장치의 평면도를 도시한 도면.
제2도는 본 발명의 실시예 1에 의한 반도체 장치의 단면도를 도시한 도면.
제3도는 본 발명의 실시예 2에 의한 반도체 장치의 평면도를 도시한 도면.
제4도는 본 발명의 실시예 3에 의한 반도체 장치의 평면도를 도시한 도면.
제5도는 본 발명의 실시예 3에 의한 반도체 장치의 단면도를 도시한 도면.
제6도는 본 발명의 실시예 4에 의한 반도체 장치의 평면도를 도시한 도면.
제7도는 본 발명의 실시예 5에 의한 반도체 장치의 평면도를 도시한 도면.
제8도는 본 발명의 실시예 5에 의한 반도체 장치의 단면도를 도시한 도면.
제9도는 본 발명의 실시예 6에 의한 반도체 장치의 평면도를 도시한 도면.
제10도는 본 발명의 실시예 7에 의한 반도체 장치의 평면도를 도시한 도면.
제11도는 본 발명의 실시예 7에 의한 반도체 장치의 단면도를 도시한 도면.
제12도는 본 발명의 실시예 8에 의한 반도체 장치의 평면도를 도시한 도면.
제13도는 모터 구동 회로의 동작예를 도시한 도면.
제14도는 모터 구동 회로의 동작예를 도시한 도면.
제15도는 모터 구동 회로의 출력 전압 파형을 도시한 도면.
제16도는 종래의 모터 구동용 반도체 장치의 평면도의 일예를 도시한 도면.
제17도는 종래의 모터 구동용 반도체 장치의 단면도의 일예를 도시한 도면.
제18도는 종래의 모터 구동용 반도체 장치에 사용되는 소신호 회로의 일예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 매립층
3 : 기판의 칩단부 5~9 : 배선용 알루미늄 배선판
10 : 접지측 파워 트랜지스터의 에피택셜층
11 : 전원측 파워 트랜지스터의 에피택셜층
12 : N형 섬의 에피택셜층 13 : 글래스 코트
15,19 : 관통층 16 : 층간막
18 : 절연층 25~29 : 분리층
30,31 : 소신호 회로부 내의 소자 40 : 소신호 회로부
100 : 모터 구동 회로 200 : 모터
Q1~Q3 : 전원측 파워 트랜지스터 Q4~Q6 : 접지측 파워 트랜지스터
QS : 기생 트랜지스터
본 발명의 제1특징에 의하면, 동일 칩상에 파워 트랜지스터와 소신호계 회로가 존재하는 반도체 장치에 있어서, 기판의 파워 트랜지스터측의 칩단부에 위치한 분리 영역으로 기판을 접지하도록 구성된다.
본 발명의 제2특징에 의하면, 상기 제1특징의 구성에 있어서, 파워 트랜지스터부와 소신호계 회로부 사이에 N형의 에피택셜층을 마련하며, 이 N형의 에피택셜층에 전원 전압을 인가하도록 구성된다.
본 발명의 제3특징에 의하면, 상기 제2특징의 구성에 있어서, 파워 트랜지스터와 소신호계 회로부 사이에 마련된 N형 에피택셜층은, 칩단부 이외의 파워 트랜지스터부의 3방향을 포위하도록 구성된다.
본 발명의 제4특징에 의하면, 상기 제1특징의 구성에 있어서, 파워 트랜지스터부와 소신호계 회로부 사이에, N형의 에피택셜층을 마련하고, 이 N형의 에피택셜층을 접지하도록 구성된다.
본 발명의 제5특징에 의하면, 상기 제4특징의 구성에 있어서, 파워 트랜지스터와 소신호계 회로부 사이에 마련된 N형의 에피택셜층은, 칩단부이외의 파워 트랜지스터부의 3방향을 포위하도록 구성된다.
본 발명의 제6특징에 의하면, 상기 제1특징의 구성에 있어서, 접지측 파워 트랜지스터의 에피택셜층과 전원측 파워 트랜지스터의 에피택셜층 사이에, N형 에피택셜층을 마련하고, 이 N형 에피택셜층에 전원 전압을 인가하도록 구성된다.
본 발명의 제7특징에 의하면, 상기 제6특징의 구성에 있어서, 전원에 접속된 N형의 에피택셜층은 칩단부이외의 접지측 파워 트랜지스터의 에피택셜층의 3방향을 포위하도록 구성된다.
본 발명의 제8특징에 의하면, 상기 제1특징의 구성에 있어서, 접지측 파워 트랜지스터의 에피택셜층과 전원측 파워 트랜지스터의 에피택셜층 사이에, N형의 에피택셜층을 마련하고, 이 N형의 에피택셜층을 접지하도록 구성된다.
본 발명의 제9특징에 의하면, 상기 제8특징의 구성에 있어서, 접지된 N형의 에피택셜층은 칩단부이외의 접지측 파워 트랜지스터의 에피택셜층이 3방향을 포위하도록 구성된다.
[실시예 1]
제1도는, 본 발명의 실시예 1에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제1도에 있어서, (100)은 모터 구동 회로이며, Q1~Q3은 전원측 파워 트랜지스터이고, Q4~Q6은 접지측 파워 트랜지스터이며, (3)은 기판의 칩단부이고, (5, 6, 9, 14)는 배선용 알루미늄 배선판이며, (10)은 접지측 파워 트랜지스터의 에피택셜층이고, (11)은 전원측 파워 트랜지스터의 에피택셜층이며, (12)는 N형 섬의 에피택셜층이고, (17)은 저항이며, (40)은 소신호 회로부이고, (30)은 소신호 회로부(40)내의 저항의 에피택셜층이며, (31)은 소신호 회로부(40)내의 트랜지스터의 에피택셜층이다. 소신호 회로부(40)는 각종 회로로 구성되지만, 일예로서 저항 부분(30)과 트랜지스터 부분(31)이 도시된다.
제1도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)내의 콜렉터 전극은 모터 구동 전원 전압 VM에 접속되며, 접지측 파워 트랜지스터의 에피택셜층(10)내의 에미터 전극은 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중의 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중의 콜렉터 전극은 각 상 각각이 상호 접속되며, 또한, 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다. P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 마찬가지로, 알루미늄 배선판(9)을 통해 전원 Vcc에 접속된다. 실제의 접속은 제16도와 동일하므로, 이들 접속은 생략하기로 한다.
제2도는, 제1도의 1A-1B선으로 절단된 반도체 장치의 단면도이다. 이 도면에 있어서, (1)은 P형 기판이며, (2)는 매립층이고, (3)은 기판의 칩단부이며, (25, 26, 27, 28, 29)는 분리층이고, (5~9)는 배선용 알루미늄 배선판이며, (10)은 접지측 파워 트랜지스터의 에피택셜층이고, (11)은 전원측 파워 트랜지스터의 에피택셜층이며, (12)는 N형 섬의 에피택셜층이고, (13)은 글래스 코트이며, (14)는 알루미늄 배선판이고, (15)는 관통층이며, (16)은 층간막이고, (19)는 관통층이며, (18)은 절연층이고, QS는 기생 트랜지스터이며, Rc1~Rcs3, Rcs는 기생 저항이고, Ic1~Ic3, Ics는 기생 전류이다. P기판(1)의 단부 영역(3)에 인접하는 에피택셜층(25)은, 절연층(18)을 관통하는 관통층(15) 및 알루미늄 배선판(5)을 통해 접지된다. 그리고, 제1도, 제2도에 있어서, (30)은 소신호 회로부(40)중 저항의 에피택셜층이며, (31)은 소신호 회로부(40)중 트랜지스터의 에피택셜층이다. 소신호 회로부(40)는 각종 회로로 구성되지만, 일예로서 저항 부분(30)과 트랜지스터 부분(31)이 도시된다.
제1도, 제2도에 있어서, 종래예를 도시한 제16도, 제17도와 상이한 점은, 기판(1)의 접지점을 소신호 회로부(40)로부터 분리된 칩단부(3)에 가지고 와서 파워 트랜지스터 Q3, Q4, Q5와 소신호 회로부(40) 사이에는, P기판(1)을 직접 접지하지 않도록 한 점이다. 이하 상세히 설명하기로 한다. 이와 같이 접지하는 것에 의해, 기생 트랜지스터 QS는 접지된 분리 영역(25)의 부분이 베이스 전극으로 되며, 트랜지스터 Q6의 에피택셜층(10)이 에미터 전극으로 되고, 트랜지스터 Q1~Q3의 에피택셜층(11), N형 섬의 에피택셜층(12) 및 소신호 회로부의 에피택셜층(30, 31) 등이 콜렉터의 기능을 한다.
모터 구동 회로(100)의 제어에 의해, 모터(200)의 코일 LW로부터 LV의 방향으로 전류가 전환될 때에는, 코일 LU에 흐르고 있던 전류는 갑자기 오프되므로, 코일 LU에 저장되어 있던 유도 에너지는 Q6의 에피택셜층과 기판 사이에 발생하는 기생 다이오드를 통해 방출된다. 이와 같이, 트랜지스터 Q3으로부터 Q1에 온 상태가 이행되어, 코일에 흐르는 전류의 방향이 전환되면, Q6의 콜렉터의 전위는, 제15도와 같이 +V로부터 과도적으로 부전압으로 된다.
이 때, 제2도에 도시된 바와 같이, 단자(21)에 접속된 트랜지스터 Q6의 에피택셜층(10)(NPN 기생 트랜지스터 QS의 에미터측)이 베이스측보다도 전위가 낮게 되므로, 이 NPN 기생 트랜지스터 QS가 온 상태로 된다. 실시예 1에 있어서는, 기판(1)의 접지가 칩단부(3)에 마련되어 있으므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생하는 이상(異常) 동작을 방지할 수 있게 된다.
또한, NPN 기생 트랜지스터 QS의 전류는 주로 전원측 파워 트랜지스터의 에피택셜층(11)으로부터 큰 전류를 인출하므로, N형 섬의 에피택셜층(12)으로부터의 전류는 작게 되며, 따라서, 종래의 N형 섬의 에피택셜층에 비해, N형 섬의 에피택셜층(12)의 면적을 작게 하는 것이 가능하다. 이 때문에, N형 섬(12)의 면적이 작게 되는 것만큼 칩 면적도 작게 될 수 있다.
[실시예 2]
제3도는, 본 발명의 실시예 2에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제3도에 있어서, 제1도와 동일한 번호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다. 제3도가 제1도와 상이한 점은, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10) 및 전원측 파워 트랜지스터의 에피택셜층(11)을 포위하고 있는 점이다.
제3도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 각층의 콜렉터 전극은, 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극과 전원측 파워 트랜지스터의 에피택셜층(11)중 각층의 에미터 전극은 각각이 상호 접속되는 동시에, 대응하는 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지된다.
실시예 2에 있어서, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10)과 전원측 파워 트랜지스터의 에피택셜층(11)을 포위하는 것외에는 동일하지만, 이 포위에 의해, NPN 기생 트랜지스터 QS는 N형 섬의 에피택셜층(12)으로부터 보다 많은 전류를 인출하는 것이 가능하므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생되는 이상 동작을 방지할 수 있게 된다.
[실시예 3]
제4도는, 본 발명의 실시예 3에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제5도는, 제4도의 4A-4B선으로 절단된 반도체 장치의 단면도이다. 제4도, 제5도에 있어서, 제1도, 제2도와 동일한 번호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다.
제4도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은, 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은 각 상(相) 각각이 상호 접속되며, 또한, 대응하는 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 동일하게, 알루미늄 배선판(9)을 통해 접지된다.
이 제4도, 제5도에 있어서 종래예의 제16도, 제17도와 상이한 점은, 기판(1)의 접지점을 소신호 회로부(40)로부터 분리된 칩단부(3)에 가지고 오고, 또한, 파워 트랜지스터부와 소신호 회로부(40) 사이에 N형 섬의 에피택셜층(12)를 마련하고, 그 층을 관통층(15) 및 알루미늄 배선판(9)을 통해 접지시킨 점이다. 이하 상세히 설명하기로 한다.
이와 같이 접지하는 것에 의해, 기생 트랜지스터 QS는 접지된 분리 영역(25)의 부분이 베이스 전극으로 되며, 트랜지스터 Q6의 에피택셜층(10)이 에미터 전극으로 되고, 트랜지스터 Q1~Q3의 에피택셜층(11), N형 섬의 에피택셜층(12) 및 소신호 회로부의 에피택셜층(30, 31) 등이 콜렉터의 기능을 한다.
제13도, 제14도에 도시한 바와 같이, 모터 구동 회로(100)의 제어에 의해, 파워 트랜지스터 Q3로부터 파워 트랜지스터 Q1으로 전환되었을 때에, 모터(200)의 코일 LW로부터 LV의 방향으로 전류가 전환되어, 코일 LU에 흐르고 있던 전류는 갑자기 오프로 되므로, 전술한 바와 같이, Q6의 콜렉터 전위는, 제15도와 같이 +V로부터 과도적으로 부전압으로 된다.
이 때, 제5도에 도시된 바와 같이, 단자(21)에 접속된 트랜지스터 Q6의 에피택셜층(12)(NPN 기생 트랜지스터 QS의 에미터측)이 베이스측 보다도 전위가 낮게 되므로, 이 NPN 기생 트랜지스터 QS가 온 상태로 된다. 실시예 3에 있어서는, P기판(1)의 접지가 칩단부(3)에 마련되어 있으므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생하는 이상 동작을 방지할 수 있게 된다.
또한, NPN 기생 트랜지스터 QS의 전류는 주로 전원측 파워 트랜지스터의 에피택셜층(11)으로부터 큰 전류를 인출하므로, N형 섬의 에피택셜층(12)으로부터의 전류는 작게 되며, 따라서, N형 섬의 에피택셜층(12)의 면적을 작게 하는 것이 가능하다. 이 때문에, N형 섬(12)의 면적이 작게 되는 것만큼 칩 면적도 작게 될 수 있다.
또한, 실시예 1 및 2의 경우는 알루미늄 배선판(9)에 전원 전압이 인가되며, 그 전원 전압과 기생 트랜지스터 QS의 에미터 전극의 전위차는 수 V 이상이지만, 실시예 3에 있어서는, 알루미늄 배선판(9)이 접지되어 있으므로, 알루미늄 배선판(9)과 기생 트랜지스터 QS의 에미터 전극의 전위차는 1V 정도로 되며, 이로 인해 N형 섬의 에피택셜층(12)을 흐르는 전류 Ic2에 의한 전력 소비가 적게 되는 이점이 있다.
[실시예 4]
제6도는, 본 발명의 실시예 4에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제6도에 있어서, 제1도, 제4도와 동일한 번호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다. 제6도가 제4도와 상이한 점은, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10) 및 전원측 파워 트랜지스터의 에피택셜층(11)을 포위하고 있는 점이다.
제6도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은 각 상 각각이 상호 접속되며, 또한, 대응하는 모터 구동회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 동일하게, 알루미늄 배선판(9)을 통해 접지된다.
실시예 4에 있어서, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10)과 전원측 파워 트랜지스터의 에피택셜층(11)을 포위하는 것외에는 실시예 3과 동일하지만, 이 포위에 의해, NPN 기생 트랜지스터 QS는 N형 섬의 에피택셜층(12)으로부터 보다 많은 전류를 인출하는 것이 가능하므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생하는 이상 동작을 방지할 수 있게 된다.
또한, NPN 기생 트랜지스터 QS의 전류는 주로 전원측 파워 트랜지스터의 에피택셜층(11)으로부터 큰 전류를 인출하므로, N형 섬의 에피택셜층(12)으로부터의 전류를 작게 할 수 있으며, 이로 인해, N형 섬의 에피택셜층(12)의 면적을 작게 하는 것이 가능하다. 이 때문에, N형 섬(12)의 면적이 작게 되는 만큼 킵 면적도 작게 될 수 있다.
또한, 실시예 1 및 2의 경우는 알루미늄 배선판(9)에 전원 전압이 인가되며, 그 전원 전압과 기생 트랜지스터 QS의 에미터 전극의 전위차는 수 V 이상이지만, 실시예 3에 있어서는, 알루미늄 배선판(9)이 접지되어 있으므로, 알루미늄 배선판(9)과 기생 트랜지스터 QS의 에미터 전극의 전위차는 1V 정도로 되어, N형 섬의 에피택셜층(12)을 흐르는 전류 Ic2에 의한 전력 소비가 적게 되는 이점이 있다.
[실시예 5]
제7도는, 본 발명의 실시예 5에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제8도는, 제7도의 7A-7B선으로 절단한 반도체 장치의 단면도이다. 제7도, 제8도에 있어서, 제1도, 제2도와 동일한 번호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다.
제7도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은 각 상 각각이 상호 접속되며, 또한, 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 알루미늄 배선판(9)을 통해 전원 Vcc에 접속된다.
이 제7도, 제8도가 종래의 제16도, 제17도와 상이한 점은, 기판(1)의 접지점을 소신호 회로부(40)로부터 분리된 칩단부(3)에 가지고 오고, 또한, N형 섬의 에피택셜층(12)은, 접지측 파워 트랜지스터의 에피택셜층(10)과 전원측 파워 트랜지스터의 에피택셜층(11) 사이에 삽입하며, 그것에 전원 전압 Vcc를 인가한 것이다. 이하 상세히 설명하기로 한다.
이와 같이 기판의 칩단부(3)를 접지하며, 또한 N형 섬의 에피택셜층에 전원 전압 Vcc를 인가하는 것에 의해, 기생 트랜지스터 QS는 접지된 분리 영역(25)의 부분이 베이스 전극으로 되고, 트랜지스터 Q6의 에피택셜층(10)이 에미터 전극으로 되며, N형 섬의 에피택셜층(12), 트랜지스터 Q1~Q3의 에피택셜층(11) 및 소신호 회로부의 에피택셜층(30, 31) 등이 콜렉터의 기능을 한다.
모터 구동 회로(100)의 제어에 의해, 모터(200)의 코일 LW로부터 LV의 방향으로 전류가 전환되었을 때에는, 전술한 바와 같이, Q6의 콜렉터의 전위는, 제15도와 같이 +V로부터 과도적으로 부전압으로 된다.
이 때, 제8도에 도시된 바와 같이, 단자(21)에 접속된 트랜지스터 Q6의 에피택셜층(10)(NPN 기생 트랜지스터 QS의 에미터측)이 베이스측보다도 전위가 낮게 되므로, 이 NPN 기생 트랜지스터 QS는 온 상태로 된다. 실시예 5에 있어서는, P기판(1)의 접지점이 칩단부(3)에 마련되므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 성분 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생되는 이상 동작을 방지할 수 있게 된다.
[실시예 6]
제9도는, 본 발명의 실시예 6에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제9도에 있어서, 제7도와 동일한 부호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다. 제9도가 제7도와 상이한 점은, N형 섬의 에피택셜층이 접지측 파워 트랜지스터의 에피택셜층(10)을 포위하고 있는 점이다.
제9도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은, 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은, 단자는 각 상 각각이 상호 접속되며, 또한, 대응하는 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)는, 알루미늄 배선판(9)을 통해 전원 Vcc에 접속된다.
실시예 6에 있어서는, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10)을 포위하는 것 외에는 실시예 5와 동일하지만, 이 포위에 의해 NPN 기생 트랜지스터 QS는 N형 섬의 에피택셜층(12)으로부터 보다 많은 전류를 인출하는 것이 가능하므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 성분 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 더 억제하여, 소신호 회로부(40)에서 발생되는 이상 동작을 방지할 수 있게 된다.
[실시예 7]
제10도는, 본 발명의 실시예 7에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제11도는, 제10도의 10A-10B선으로 절단한 반도체 장치의 단면도이다. 제10도, 제11도에 있어서, 제1도, 제2도와 동일한 부호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다.
제10도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은, 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은, 각 상 각각이 상호 접속되며, 또한, 대응하는 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 알루미늄 배선판(9)을 통해 접지된다.
이 제10도, 제11도가 종래의 제16도, 제17도와 상이한 점은, 기판(1)의 접지점은 소신호 회로부(40)로부터 분리된 칩단부(3)에 마련되며, 동시에, N형 섬의 에피택셜층은, 접지측 파워 트랜지스터의 에피택셜층(10)과 전원측 파워 트랜지스터의 에피택셜층(11) 사이에 삽입되고, 그 N형 섬의 에피택셜층을 접지하 점이다. 이하 상세히 설명하기로 한다.
이와 같이 접지된 것에 의해, 기생 트랜지스터 QS는 접지된 분리 영역(25)의 부분이 베이스 전극으로 되며, 트랜지스터 Q6의 에피택셜층(10)이 에미터 전극으로 되고, N형 섬의 에피택셜층(12), 트랜지스터 Q트랜지스터 Q1~Q3의 에피택셜층(11) 및 소신호 회로부의 에피택셜층(30, 31) 등이 콜렉터의 기능을 한다.
모터 구동 회로(100)의 제어에 의해 모터(200)의 코일 LW로부터 LV의 방향으로 전류가 전환되었을 때에는, 전술한 바와 같이, Q6의 콜렉터의 전위는, 제15도와 같이 +V로부터 과도적으로 부전압으로 된다.
이 때, 제11도에 도시한 바와 같이, 단자(21)에 접속된 트랜지스터 Q6의 에피택셜층(10)(NPN 기생 트랜지스터 QS의 에미터측)이 베이스측보다도 전위가 낮게 되므로, 이 NPN 기생 트랜지스터 QS는 온으로 된다. 실시예 5에 있어서는, P기판(1)의 접지가 칩단부(3)로 되므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 성분 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 억제하여, 소신호 회로부(40)에서 발생되는 이상 동작을 방지할 수 있게 된다.
또한, NPN 기생 트랜지스터 QS의 전류는 주로 N형 섬의 에피택셜층(12)으로부터 큰 전류를 인출하므로, 파워 트랜지스터부와 소신호 회로부(40) 사이에 N형 섬의 에피택셜층(12)을 마련한 경우에 비해, 보다 적은 면적으로 동등한 기생 전류 Ic1을 공급할 수 있으며, 따라서 N형 섬의 에피택셜층(12)의 면적을 작게 할 수 있는 만큼, 칩 면적도 작게 될 수 있다.
또한, 실시예 5 및 6의 경우는 알루미늄 배선판(9)에 전원 전압이 인가되며, 그 전원 전압과 기생 트랜지스터 QS의 에미터 전극의 전위차는 수 V 이상이지만, 실시예 7에 있어서는, 알루미늄 배선판(9)이 접지되므로, 알루미늄 배선판(9)과 기생 트랜지스터 QS의 에미터 전극의 전위차는 1V 정도로 되어, N형 섬의 에피택셜층(12)을 흐르는 전류 Ic2에 의한 전력 소비가 적게 되는 이점이 있다.
[실시예 8]
제12도는, 본 발명의 실시예 8에 의한 모터 구동 회로용 반도체 장치의 평면도를 도시한 도면이다. 제12도에 있어서, 제1도와 동일한 부호는 동일한 요소를 나타내므로 그 설명은 생략하기로 한다.
제12도에 있어서, 전원측 파워 트랜지스터의 에피택셜층(11)중 콜렉터 전극은 모터 구동 전원 전압 VM에 접속된다. 접지측 파워 트랜지스터의 에피택셜층(10)중 에미터 전극은 알루미늄 배선판(6) 및 저항(17)을 통해 접지되어 있다. 전원측 파워 트랜지스터의 에피택셜층(11)중 에미터 전극과 접지측 파워 트랜지스터의 에피택셜층(10)중 콜렉터 전극은, 각 상 각각이 상호 접속되며, 또한, 대응하는 모터 구동 회로(100)의 단자(21, 22, 23)에도 접속된다.
P기판(1)의 단부 영역(3)에 있어서는, 분리 영역이 알루미늄 배선판(5)을 통해 접지된다. 한편, N형 섬의 에피택셜층(12)은, 알루미늄 배선판(9)을 통해 접지된다.
실시예 8에 있어서는, N형 섬의 에피택셜층(12)이 접지측 파워 트랜지스터의 에피택셜층(10)을 포위하는 것외에는 실시예 7과 동일하지만, 이 포위에 의해, NPN 기생 트랜지스터 QS는 N형 섬의 에피택셜층(12)으로부터 보다 많은 전류를 인출할 수 있으므로, NPN 기생 트랜지스터 QS와 소신호 회로부(40) 사이의 콜렉터 직렬 저항 성분 Rcs가 크게 되어, 소신호 회로부(40)에 흐르는 기생 전류 Ics를 더 억제하여, 소신호 회로부(40)에서 발생되는 이상 동작을 방지할 수 있게 된다.
또한, NPN 기생 트랜지스터 QS의 전류는 주로 N형 섬의 에피택셜층(12)으로부터 큰 전류를 인출하므로, 파워 트랜지스터부와 소신호 회로부(40) 사이에 N형 섬의 에피택셜층(12)을 마련한 경우에 비해, 보다 작은 면적으로 동등한 기생 전류 Ic1을 공급할 수 있으며, 따라서 N형 섬의 에피택셜층(12)의 면적을 작게 할 수 있는 만큼, 칩 면적도 작게 될 수 있다.
또한, 실시예 5 및 6의 경우는 알루미늄 배선판(9)에 전원 전압이 인가되며, 그 전원 전압과 기생 트랜지스터 QS의 에미터 전극의 전위차는 수 V 이상이지만, 실시예 8에 있어서는, 알루미늄 배선판(9)이 접지되므로, 알루미늄 배선판(9)과 기생 트랜지스터 QS의 에미터 전극의 전위차는 1V 정도로 되어, N형 섬의 에피택셜층(12)을 흐르는 전류 Ic1에 의한 전력 소비가 적게 되는 이점이 있다.
또한, 실시예 5 및 6의 경우는 알루미늄 배선판(9)에 전원 전압이 인가되며, 그 전원 전압과 기생 트랜지스터 QS의 에미터 전극의 전위차는 수 V 이상이지만, 실시예 8에 있어서는, 알루미늄 배선판(9)이 접지되어 있으므로, 알루미늄 배선판(9)과 기생 트랜지스터 QS의 에미터 전극의 전위차는 1V 정도로 되며, 그 때문에 N형 섬의 에피택셜층(12)을 흐르는 전류 Ic1에 의한 전력 소비가 적게 되는 이점이 있다.
청구항 1에 관련된 발명은, 동일 칩상에 파워 트랜지스터와 소신호계 회로가 존재하는 반도체 장치에 있어서, 기판의 파워 트랜지스터측의 칩단부에 위치하는 분리 영역에서 기판을 접지하도록 구성되므로, 소신호 회로부에 흐르는 기생 전류를 억제하여, 소신호 회로부에서 발생되는 이상 동작을 방지할 수 있게 된다. 또한, 칩 면적도 작게 할 수 있다.
청구항 2에 관련된 발명은, 파워 트랜지스터부와 소신호계 회로부 사이에, N형 에피택셜층을 마련하고, 이 N형 에피택셜층에 전원 전압을 인가하도록 구성되므로, N형 에피택셜층으로부터 보다 많은 전류를 인출할 수 있으므로, 소신호 회로부에 흐르는 기생 전류를 더 적게 할 수 있어서, 소신호 회로부에서 발생되는 이상동작을 방지할 수 있게 된다.
청구항 3에 관련된 본 발명은, 파워 트랜지스터부와 소신호계 회로 사이에, N형 에피택셜층을 마련하고, 이 N형 에피택셜층을 접지하도록 구성되므로, 소신호 회로부에 흐르는 기생 전류를 억제하여, 소신호 회로부에서 발생되는 이상 동작을 방지할 수 있게 된다. 또한, N형 에피택셜층에 흐르는 전류에 의한 전력 소비를 적게 할 수 있다.

Claims (3)

  1. 동일 칩상에 파워 트랜지스터와 소신호계 회로가 병존하는 반도체 장치에 있어서, 파워 트랜지스터부측의 칩단부에 위치하는 분리 영역에서 기판을 접지하는 것에 의해, 기판의 접지점을 소신호계 회로부로부터 분리한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 파워 트랜지스터부와 소신호계 회로부 사이에, N형의 에피택셜층을 마련하고, 상기 N형의 에피택셜층에 전원 전압을 인가한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 파워 트랜지스터부와 소신호계 회로부 사이에, N형 에피택셜층을 마련하고, 상기 N형의 에피택셜층을 접지한 것을 특징으로 하는 반도체 장치.
KR1019960054858A 1996-04-19 1996-11-18 반도체 장치 KR100236814B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-98542 1996-04-19
JP09854296A JP3513609B2 (ja) 1996-04-19 1996-04-19 半導体装置

Publications (2)

Publication Number Publication Date
KR970072289A KR970072289A (ko) 1997-11-07
KR100236814B1 true KR100236814B1 (ko) 2000-01-15

Family

ID=14222582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960054858A KR100236814B1 (ko) 1996-04-19 1996-11-18 반도체 장치

Country Status (1)

Country Link
KR (1) KR100236814B1 (ko)

Also Published As

Publication number Publication date
KR970072289A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
US7916439B2 (en) Semiconductor switch arrangement and an electronic device
US20180062386A1 (en) Usb type-c load switch esd protection
KR101418396B1 (ko) 전력 반도체 소자
US6972475B2 (en) Semiconductor device
US6248616B1 (en) Method for suppressing parasitic effects in a junction-isolation integrated circuit
US4705322A (en) Protection of inductive load switching transistors from inductive surge created overvoltage conditions
JP3513609B2 (ja) 半導体装置
EP0632501B1 (en) A semiconductor device including protection means
KR100245918B1 (ko) 반도체장치
KR100553015B1 (ko) 반도체장치
KR100236814B1 (ko) 반도체 장치
JP4228210B2 (ja) 半導体装置
EP0323843A2 (en) Multi-output vertical type power semiconductor device
US6809393B1 (en) Level shifter
JP2000299630A (ja) 半導体装置
US8044652B2 (en) Constant current control circuit
WO2000035017A1 (en) Analogue switch
JP3059906B2 (ja) 半導体集積回路
KR100226741B1 (ko) 정전기보호회로
JPH0691193B2 (ja) 半導体装置
JP2650276B2 (ja) 半導体集積回路装置
JP4106804B2 (ja) 集積回路用保護装置
US5672899A (en) Power semiconductor switch with an integrated circuit
JPH07135299A (ja) 半導体集積回路装置
JPH0220056A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee