JP4228210B2

JP4228210B2 - 半導体装置

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Inventors: 大治上原; 中村　　浩章
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Description

本発明は、電動機の駆動回路に好適な半導体装置に関し、更に詳細には、寄生トランジスタの動作を阻止又は抑制することができる半導体装置に関する。

後記特許文献１等によって図１に示す電気モータの駆動回路が知られている。この駆動回路では、インダクタンス負荷として機能する第１、第２及び第３のコイルＬ1 、Ｌ2 、Ｌ3 に対する電流を第１、第２及び第３の駆動回路Ａ1 、Ａ2 、Ａ3 で切換制御する。第１、第２及び第３の駆動回路Ａ1 、Ａ2 、Ａ3 は互いに同一に形成されているので、図１には第１の駆動回路Ａ1 のみが詳しく示されている。

第１の駆動回路Ａ1 は、ＮＰＮ型の第１、第２、第３及び第４のトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 と、第１及び第２のダイオードＤ1 、Ｄ2 と、抵抗Ｒ1 と、直流電源端子＋Ｖccとから成る。駆動段トランジスタとしての第１のトランジスタＱ1 のベースは第１の制御信号ラインＳ1 に接続され、このコレクタは抵抗Ｒ1 を介して電源端子＋Ｖccに接続され、このエミッタは出力段トランジスタとしての第２のトランジスタＱ2 のベースに接続されている。第２のトランジスタＱ2 のエミッタはグランド即ち共通端子に接続され、このコレクタは第１の出力端子Ｔ1に接続されている。駆動段トランジスタとしての第３のトランジスタＱ3のベースは第１の制御ラインＳ1 に接続され、このコレクタは電源端子＋Ｖccに接続され、このエミッタは出力段トランジスタとしての第４のトランジスタＱ4 のベースに接続されている。第４のトランジスタＱ4 のコレクタは電源端子＋Ｖccに接続され、このエミッタは第１の出力端子Ｔ1 に接続されている。第１及び第２のダイオードＤ1 、Ｄ2 は第２及び第４のトランジスタＱ2 、Ｑ4 のベース・エミッタ間に逆方向並列にそれぞれ接続されている。

第１の駆動回路Ａ1 と同一に構成された第２及び第３の駆動回路Ａ2 、Ａ3 には第２及び第３の制御ラインＳ2 、Ｓ3 が接続され且つ直流電源端子＋Ｖccも接続されている。第１、第２及び第３の駆動回路Ａ1 、Ａ2 、Ａ3 の第１、第２及び第３の出力端子Ｔ1 、Ｔ2 、Ｔ3 間に星形結線された第１、第２及び第３のコイルＬ1 、Ｌ2 、Ｌ3 が接続されている。

第１、第２及び第３のコイルＬ1 、Ｌ2 、Ｌ3 には第１の駆動回路Ａ1 の第２及び第４のトランジスタＱ2 、Ｑ4 と第２及び第３の駆動回路Ａ2 、Ａ3 のＱ2 、Ｑ4 と同様な出力段トランジスタとのオン・オフ動作によって電流が選択的に供給される。例えば、第１の駆動回路Ａ1 の第４のトランジスタＱ4 と第３の駆動回路Ａ3 のＱ2 に相当する下側トランジスタがオンの時には、＋Ｖcc−Ｑ4 −Ｔ1 −Ｌ1 −Ｌ3 −Ｔ3 の経路に電流が流れる。ところで、この状態で第４のトランジスタＱ4 をオフにすると、第１のコイルＬ1 に逆起電力が発生し、第１の出力端子T1が負電位になる。この時、第１及び第２のトランジスタＱ1 、Ｑ2 がオフ期間であれば、第１のトランジスタＱ1 のコレクタが電源端子＋Ｖccとほぼ同電位であり、第１のトランジスタＱ1 のコレクタと出力端子Ｔ1との間に電位差が生じる。第１の駆動回路Ａ1 が半導体集積回路で形成されている場合には第１及び第２のトランジスタＱ1 、Ｑ2 のコレクタの相互間に図１で点線で示すＮＰＮ型の寄生トランジスタＱx が形成される。このため、出力端子Ｔ1 が負電位の時には寄生トランジスタＱx が導通してモータの異常駆動状態が生じる恐れがある。

図２は半導体集積回路装置における寄生トランジスタＱx を説明するための図である。平板状半導体基体１は、一方の主面２とこれに対向する他方の主面３との両方に露出しているＰ型（第１導電型）の共通半導体領域４とＮ型（第２導電型）の第１及び第２の島状半導体領域５、６とを有する。半導体基体１の内部の各部の半導体領域は周知のようにエピタキシャル成長と不純物拡散とで形成される。
なお、本願では、Ｐ型基板領域４ａとＰ⁺型分離領域４ｂとを合せて共通半導体領域４と呼んでいる。しかし、共通半導体領域４の全体を分離領域又はアイソレーション領域と呼ぶこともできる。
Ｎ型の第１及び第２の島状半導体領域５、６とＰ型共通半導体領域４とはＰＮ接合によって分離されている。

第１の島状半導体領域５の中には第１のトランジスタＱ1 のためのＮ型の高抵抗コレクタ領域７ａとＮ⁺型の低抵抗コレクタ領域７ｂとから成るＮ型コレクタ領域７とＰ型ベース領域８とＮ型エミッタ領域９とが設けられている。なお、高抵抗コレクタ領域７ａはＮ型の第１の島状領域５の一部又は全部から成る。

第２の島状半導体領域６の中には、第２のトランジスタＱ2 のためのＮ型の高抵抗コレクタ領域１０ａとＮ⁺型の低抵抗コレクタ領域１０ｂとから成るＮ型コレクタ領域１０と、Ｐ型ベース領域１１と、Ｎ型エミッタ領域１２とが設けられている。なお、高抵抗コレクタ領域１０ａはＮ型の第２の島状半導体領域６の一部又は全部から成る。

図１の第３及び第４のトランジスタＱ3 、Ｑ4 、ダイオードＤ1 、Ｄ2 等も半導体基体１に設けられているが、図２では説明を簡単にするために図１の第３のトランジスタＱ3 が示されておらず且つ第４のトランジスタＱ4 は半導体基体１の外に示されている。

第１のトランジスタＱ1 のＰ型ベース領域８は第１の制御信号ラインＳ1 に接続され、このＮ型エミッタ領域９は第２のトランジスタＱ2 のＰ型ベース領域１１に導体１３によって接続され、この低抵抗コレクタ領域７ｂは抵抗Ｒ1 を介して直流電源端子＋Ｖccに接続されている。第２のトランジスタＱ2 のＮ型エミッタ領域１２は導体１４によってグランド（共通端子）に接続され、この低抵抗コレクタ領域１０ｂは出力端子Ｔ1 に接続されている。また、Ｐ型共通半導体領域４はグランド（共通端子）に接続されている。

第１のトランジスタＱ1 のコレクタとして機能するＮ型の第１の島状半導体領域５と第２のトランジスタＱ2 のコレクタとして機能するＮ型の第２の島状半導体領域６との間にＰ型共通半導体領域４が介在し、ＮＰＮ寄生トランジスタＱx が形成されている。出力端子Ｐ1 及び第２の島状半導体領域６の電位がＰ型共通半導体領域４に対して正の時には、寄生トランジスタＱx のベース・エミッタ間が逆バイアス状態となり、寄生トランジスタＱx はオフに保たれるが、上記電位が逆に負の時には寄生トランジスタＱx のベース・エミッタ間が順バイアス状態となり、寄生トランジスタＱx がオンになる。

寄生トランジスタＱx を阻止又は抑制するために第１及び第２の島状半導体領域５、６の間隔を十分に大きくすることが考えられる。しかし、この方法では半導体基板１の面積が大きくなり、小型化が妨害される。この問題を解決するために後記特許文献１では、第１及び第２の島状半導体領域５、６の間のＰ型共通半導体領域４の中にＮ型フローティング領域が設けられ、第１及び第２の島状半導体領域５、６間の抵抗値が大きくされている。この方法によっても寄生トランジスタＱx の阻止又は抑制が可能であるが、この効果を十分に得るためには第１及び第２の島状半導体領域５、６間の距離を十分に大きくしなければならず、小型化が阻害される。
特開昭６３−１８６６０号公報

従って、ＰＮ接合分離された複数の島状半導体領域を有する半導体装置において寄生トランジスタを小型化を保って確実に阻止できないという問題点がある。本発明の目的はこの問題点を解決できる半導体装置を提供することにある。

上記課題を解決し、上記目的を達成するための本発明は、
一方及び他方の主面を有する半導体基体と、
前記半導体基体の中に配置され且つ前記一方の主面に露出する部分を有し且つ第１導電型を有している共通半導体領域と、
前記半導体基体の一方の主面に露出する部分を除いて前記共通半導体領域に囲まれ且つ前記共通半導体領域を介して互いに隣接配置され且つ第２導電型を有している第１及び第２の島状半導体領域と、
前記第１の島状半導体領域の中に形成された第１の主半導体素子用半導体領域と、
前記第２の島状半導体領域の中に形成された第２の主半導体素子用半導体領域と、
前記第２の島状半導体領域の電位が前記共通半導体領域の電位よりも低いことに応答して前記第１及び第２の島状半導体領域間の前記共通半導体領域に前記第１の島状半導体領域と前記共通半導体領域と前記第２の島状半導体領域とから成る寄生トタンジスタの形成を阻止又は抑制するための電圧を印加する電圧印加手段と
を有し、前記電圧印加手段は、前記第２の島状半導体領域に接続された第１の主端子と前記共通半導体領域の前記第１及び第２の島状半導体領域間の部分に接続された第２の主端子とを有し且つ前記第２の島状半導体領域が負電位であることに応答して導通する特性を有している補助半導体素子から成ることを特徴とする半導体装置に係るものである。

なお、請求項２に示すように、前記第１導電型はP型であり、前記第２導電型はN型であり、前記補助半導体素子はNPN型の補助トランジスタであり、前記第１の主端子はエミッタであり、前記第２の主端子はコレクタであり、前記補助トランジスタのベースは、前記第２の島状半導体領域に対する前記補助トランジスタの前記エミッタの接続位置（Ｐ１）を基準にして前記共通半導体領域の前記第１及び第２の島状半導体領域間の部分に対する前記補助トランジスタの前記エミッタの接続位置（Ｐ２）よりも離れた位置（Ｐ３）において前記共通半導体領域に接続されていることことが望ましい。
また、請求項３に示すように、前記第１の主半導体素子用半導体領域は第１の主トランジスタを形成するN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、前記第２の主半導体素子用半導体領域は第２の主トランジスタを形成するN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、前記補助トランジスタは前記共通半導体領域に形成された第３の島状半導体領域とこの第３の島状半導体領域の中に配置されたN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、前記第３の島状半導体領域は前記第１の島状半導体領域を基準にして前記第２の島状半導体領域と反対側に配置され、前記第１の主トランジスタのN型コレクタ領域は正のバイアス電源の端子に接続され、前記第１の主トランジスタのP型ベース領域は前記第１及び第２の主トランジスタのオン・オフ指令を与える手段に接続され、前記第１の主トランジスタのN型エミッタ領域は前記第２の主トランジスタのP型ベース領域に接続され、前記第２の主トランジスタのN型コレクタ領域は選択的に負電位になる又は負電位になる恐れのある出力端子に接続され、前記第２の主トランジスタのN型エミッタ領域は前記出力端子が負電位でない時に前記出力端子よりも低い電位を与える端子に接続され、前記補助トランジスタのN型エミッタ領域は前記出力端子に接続され、前記補助トランジスタのN型コレクタ領域は前記共通半導体領域の前記第１及び第２の島状半導体領域の相互間部分に接続され、前記補助トランジスタのP型ベース領域は前記共通半導体領域の前記第１及び第３の島状半導体領域の相互間部分に接続されていることが望ましい。
また、請求項４に示すように、本発明の目的を達成するための半導体装置を、一方及び他方の主面を有する半導体基体と、前記半導体基体の中に配置され且つ前記一方の主面に露出する部分を有し且つＰ型を有している共通半導体領域と、前記半導体基体の一方の主面に露出する部分を除いて前記共通半導体領域に囲まれ且つ前記共通半導体領域を介して互いに隣接配置され且つＮ型を有している第１及び第２の島状半導体領域と、前記第１の島状半導体領域の中に形成された第１の主半導体素子用半導体領域と、前記第２の島状半導体領域の中に形成された第２の主半導体素子用半導体領域と、前記第２の島状半導体領域の電位が前記共通半導体領域の電位よりも低いことに応答して前記第１及び第２の島状半導体領域間の前記共通半導体領域に前記第１の島状半導体領域と前記共通半導体領域と前記第２の島状半導体領域とから成る寄生トタンジスタの形成を阻止又は抑制するための電圧を印加する電圧印加手段とで構成し、前記電圧印加手段を、前記第２の島状半導体領域に対して前記共通半導体領域を介して隣接配置され且つＮ型を有している第３の島状半導体領域と、前記第１及び第２の島状半導体領域間の前記共通半導体領域を前記第３の島状半導体領域に接続する第１の接続手段と、前記第２及び第３の島状半導体領域間の共通半導体領域を、前記第２の島状半導体領域が負電位になった時に前記第２の島状半導体領域よりも高い電位となる箇所に接続する第２の接続手段とで構成し、前記第２の接続手段を、前記第２及び第３の島状半導体領域間の共通半導体領域をグランドに接続する導体、又は前記第２及び第３の島状半導体領域間の共通半導体領域を前記第２の島状半導体領域を基準にして前記第１の島状半導体領域よりも離れた位置で前記共通半導体領域に接続する導体とすることができる。
前記半導体素子は、トランジスタに限るものでなく、電界効果トランジスタ、静電誘導トランジスタ（ＳＩＴ）等の電圧制御型トランジスタであってもよい。

本発明によれば、第２の島状半導体領域の電位が共通半導体領域の電位よりも低くなると、第１及び第２の島状半導体領域の相互間の共通半導体領域の電位も低下する。このため、第２導電型の第１の島状半導体領域と第１導電型の共通半導体領域と第２導電型の第２の島状半導体領域とから成る寄生トランジスタの生成が阻止又は抑制され、半導体装置の誤動作を阻止することができる。

次に、図３〜図６を参照して本発明の実施形態を説明する。

図３に示す本発明の実施例１に従う半導体装置は、図１に示した電気モータ駆動回路に使用するものであって、図２の従来の半導体集積回路装置に本発明に従う電圧印加手段を付加した構成を有する。即ち、図３の半導体装置は、図２と同様に、半導体集積回路装置を構成するための平板状半導体基体１を有する。この平板状半導体基体１は、一方の主面２とこれに対向する他方の主面３との両方に露出しているP型（第１導電型）の共通半導体領域４とN型（第２導電型）の第１及び第２の島状半導体領域５、６とを有する。半導体基体１の内部の各部の半導体領域は周知のエピタキシャル成長と不純物拡散とで形成されている。本願では、P型基板領域４aとP⁺型分離領域４ｂとを合わせて共通半導体領域４と呼んでいる。しかし、共通半導体領域４の全体を分離領域又はアイソレーション領域と呼ぶこともできる。N型の第１及び第２の島状半導体領域５、６とP型の共通半導体領域４とはP N接合によって分離されている。

第１の島状半導体領域５の中には第１の主半導体素子としての第１のトランジスタQ1のためのN型高抵抗コレクタ領域７aとN⁺型の低抵抗コレクタ領域７bとから成るN型コレクタ領域７とP型ベース領域８とN型エミッタ領域９とが設けられている。なお、高抵抗コレクタ領域７aはN型の第１の島状領域５の一部又は全部から成る。低抵抗コレクタ領域7ｂはN⁺型の埋め込み部分とN⁺型の引き出し部分（プラグ部分）とを有し、引き出し部分が一方の主面２に露出している。ベース領域８は低抵抗コレクタ領域７aの中に島状に形成されている。エミッタ領域９はベース領域８の中に島状に形成されている。

第２の島状半導体領域６の中には、第２の主半導体素子としての第２のトランジスタQ2のためのN型の高抵抗コレクタ領域１０aとN⁺型の低抵抗コレクタ領域１０bとから成るN型コレクタ領域１０と、P型ベース領域１１と、N型エミッタ領域１２とが設けられている。なお、高抵抗コレクタ領域１０aはN型の第２の島状半導体領域６の一部又は全部から成る。低抵抗コレクタ領域１０bは、N⁺型の埋め込み部分とN⁺型の引き出し部分（プラグ部分）とを有し、引き出し部分が一方の主面２に露出している。ベース領域１１は低抵抗コレクタ領域１０aの中に島状に形成されている。エミッタ領域１２はベース領域１１に中に島状に形成されている。

図１の第３及び第４のトランジスタQ3、Q4、ダイオードD1、D2等も半導体基体１に設けられているが、図３では説明を簡単にするために図１の第３のトランジスタQ3及びダイオードD1、D2が示されておらず且つ第４のトランジスタQ4は半導体基体１の外に示されている。また、本発明に従う電圧印加手段としての補助半導体素子は補助トランジスタQaであり、これは半導体基体１の外に示されている。

第１のトランジスタQ1のP型ベース領域８は第１の制御信号ラインS1に接続され、このN型エミッタ領域９は第２のトランジスタQ2のP型ベース領域１１に導体１３によって接続され、この低抵抗コレクタ領域７bは抵抗R1を介して直流電源端子＋Vccに接続されている。第２のトランジスタQ2のN型エミッタ領域１２は導体１４によってグランド（共通端子）に接続され、この低抵抗コレクタ領域１０bは出力端子T1に接続されている。また、P型共通半導体領域４は他方の主面３においてグランド（共通端子）に接続されている。

第１のトランジスタQ1のコレクタとして機能するN型の第１の島状半導体領域５と第２のトランジスタQ2のコレクタとして機能するN型の第２の島状半導体領域６との間にP型共通半導体領域４が介在しているので、点線で示すNPN寄生トランジスタQxが形成される虞れがある。既に説明したように出力端子T1及び第２の島状半導体領域６の電位がP型共通半導体領域４に対して正の時には、寄生とトランジスタQxのベース・エミッタ間が逆バイアス状態となり、寄生トランジスタQxはオフに保たれるが、上記電位が逆に負の時には寄生トランジスタQxのベース・エミッタ間が順バイアス状態となり、寄生トランジスタQxがオンになる。本発明に従う補助トランジスタQaは上記の寄生トランジスタQxのオンを阻止する機能を有する。

本発明に従う寄生トランジスタ防止用の電圧印加手段としての補助トランジスタＱa はＮＰＮ型トランジスタである。この補助トランジスタＱa のエミッタは導体１５によって出力端子Ｔ1 及び第１の主面２において第２のトランジスタＱ2 の低抵抗コレクタ領域１０ｂの第１の位置Ｐ1 に接続されている。補助トランジスタＱa のコレクタは、第１の主面２において第１及び第２の島状半導体領域５、６の相互間の共通半導体領域４内の第２の位置Ｐ2 に導体１６によって接続されている。補助トランジスタＱa のベースは第１の島状半導体領域５に隣接する共通半導体領域４であり且つ第１の主面２において第１の位置Ｐ1 を基準にして第２の位置Ｐ2 よりも離れている第３の位置Ｐ3 に導体１７によって接続され、またグランドにも接続されている。補助トランジスタＱa は出力端子Ｔ1 が負電位になったことに応答してオンになるので、これを負電位検知素子と呼ぶこともできる。

図３の信号線Ｓ1 にオン制御信号が供給されると、第１のトランジスタＱ1 がオンになり、第２のトランジスタＱ2 もオンになる。信号線Ｓ1 にオン制御信号が供給されていない時には、第１及び第２のトランジスタＱ1 、Ｑ2 はオフ状態に保たれる。

ところで、図１及び図２を参照して既に説明したように、モータ駆動回路等においては、出力端子Ｔ1 がグランドに対して負電位になることがある。図３の半導体装置において、出力端子Ｔ1 が負電位になると、補助トランジスタＱa のエミッタ電位がベース電位よりも低くなり、補助トランジスタＱa がオンになる。飽和動作状態における補助トランジスタＱa のコレクタ・エミッタ間の電圧をＶ_CE(sat) で示し、出力端子Ｔ1 の負電位を−Ｖt1で示すと、補助トランジスタＱa のオン時のコレクタ電位即ち第２の位置Ｐ2 の電位Ｖp2は、Ｖp2＝−Ｖt1−Ｖ_CE(sat) となる。補助トランジスタＱa のコレクタ・エミッタ間電圧Ｖ_CE(sat) がモータ駆動回路で発生する出力端子Ｔ1 の負電位の絶対値よりも小さい時には、第２の位置Ｐ2 の電位も負になる。第２の位置Ｐ2 の電位は寄生トランジスタＱx のベース電位として作用する。図３では寄生トランジスタＱx のベース・エミッタ間のＰＮ接合が補助トランジスタＱa で短絡された状態になり、寄生トランジスタＱx の導通が阻止又は抑制される。

補助トランジスタＱa のコレクタ電流Ｉ_C の大部分は図３で矢印で示すように、第３の位置Ｐ3 から第２の位置Ｐ2 に向って第１のトランジスタＱ1 の基板領域４ａを通って流れる。基板領域４ａの抵抗値を大きく設定することにより、このコレクタ電流Ｉ_Cを小さくすることができる。

図４は第１及び第２のトランジスタＱ1 、Ｑ2の他に図３の補助トランジスタＱa 及び図１の第３及び第４のトランジスタＱ3 、Ｑ4 も共通の半導体基体１に形成した時の半導体基体１の表面を概略的に示す。補助トランジスタＱa は第１のトランジスタＱ1 を基準にして第２のトランジスタＱ2 と反対側において第１のトランジスタＱ1 に隣接配置され、Ｎ型の第３の島状半導体領域２０とＮ⁺型コレクタ領域２１とＰ型ベース領域２２とＮ型エミッタ領域２３とを有している。

図５は配線導体及び第４のトランジスタＱ４を伴って図４のＡ−Ａ線断面を示している。第１及び第２のトランジスタＱ1 、Ｑ2 並びに補助トランジスタＱx の各半導体領域は半導体基体１の表面の絶縁層（図示せず）の配線導体によって相互に接続されるが、図５では図示を簡略化するために、半導体基体１の外に配線導体が示されている。図５の電気的接続は図３の電気的接続と同一である。

上述から明らかなように本実施例は次の効果を有する。
（１）寄生トランジスタＱx の動作を確実に阻止又は抑制することができ、出力端子Ｔ1 が負電位になった時の電気回路の誤動作を確実に阻止又は抑制できる。
（２）基板領域４ａの抵抗を高くして補助トランジスタＱa の電流を抑え、ここでの損失を低減することができる。
（３）第１及び第２のトランジスタＱ1 、Ｑ2 の相互間隔を広げること、又は前記特許文献１に示すようにダミーの島領域を設けることが不要になり、半導体基体１の面積の増大を抑えることができる。

次に、図６に示す実施例２の半導体装置を説明する。但し、図６において図３〜図５と実質的に同一の部分には同一の符号を付してその説明を省略する。

図６では寄生トランジスタＱx を阻止するための電圧印加手段として半導体基体１にＮ型の第３の島状半導体領域３０と導体３１、３２、３３とが設けられている。第３の島状半導体領域３０の中にはコレクタとして機能するＮ⁺型半導体領域３４とＰ型ベース領域３５とＮ型エミッタ領域３６とが形成されている。この第３の島状半導体領域３０の中のトランジスタは電気回路の任意の目的のために使用可能である。本発明に従う寄生トランジスタＱx の生成を阻止するための電圧印加手段として第３の島状半導体領域３０のトランジスタの全部が使用されておらず、Ｎ⁺型半導体領域３４のみが使用されている。Ｎ⁺型半導体領域３４は、第２のトランジスタＱ2 を基準にして第１のトランジスタＱ1 とは反対側で第２のトランジスタＱ2 に隣接配置されている。従って、第２のトランジスタＱ2 のコレクタ領域１０と共通半導体領域４とＮ⁺型半導体領域３４とによってＮＰＮ型の電圧印加用寄生トランジスタＱb が形成されている。

電圧印加用寄生トランジスタＱb によって不要寄生トランジスタＱx を阻止するために、Ｎ⁺型半導体領域３４が導体３１によって第２の位置Ｐ2 の分離領域４ｂに接続され、また第２及び第３の島状半導体領域６、３０の相互間の分離領域４ｂが導体３２によってグランドに接続され、また、第１のトランジスタＱ1 の外側の分離領域４ｂの第３の位置Ｐ3 が導体３３によってグランドに接続されている。

出力端子Ｔ1 が負電位−Ｖt1になると、第１の位置Ｐ1 も同一の負電位−Ｖt1になる。これにより、分離領域４ｂの第４の位置Ｐ4 と第１の位置Ｐ1 との間のＰＮ接合が順バイアス状態となり、電圧印加用寄生トランジスタＱb が導通する。この結果、電圧印加用寄生トランジスタＱb の飽和動作時のコレクタ・エミッタ間電圧をＶ_CE(sat) とすれば、Ｎ⁺型半導体領域３４の第５の位置Ｐ5 の電位Ｖp5が次の値になる。
Ｖp5＝−Ｖt1−Ｖ_CE(sat)
第５の位置Ｐ5 は導体３１によって第２の位置Ｐ2 に接続されているので、第２の位置Ｐ2 の電位Ｖp2は次の値になる。
Ｖp2＝Ｖp5＝−Ｖt1−Ｖ_CE(sat)

出力端子Ｔ1 にトランジスタＱb のコレクタ・エミッタ間電圧Ｖ_CE(sat)よりも高い絶対値を有する負電位が発生しても、第２の位置Ｐ2 が負電位となるために図３〜図５の実施例１の場合と同様に不要寄生トランジスタＱx の導通が阻止又は抑制される。従って、実施例２によっても実施例１と同一の効果を得ることができる。

図３の補助トランジスタＱa の代りに電界効果トランジスタ、静電誘導トランジスタ（ＳＩＴ）等の別の半導体素子を使用することができる。
また、第３の島状半導体領域３０の中にトランジスタを形成せずに、Ｎ⁺型半導体領域３４のみを設けることができる。また、第３の島状半導体領域３０の全体をＮ⁺型半導体領域３４とすることができる。
また、補助トランジスタＱa 等の電圧印加用半導体素子は、半導体基体１の外に設けてもよい。図３のように補助トランジスタＱa を半導体基体１の外に設けると、半導体基体１の面積が更に低減する。

本発明はモータ駆動回路に利用可能な半導体装置を提供できる。

モータ駆動回路を示す回路図である。図１の第１及び第２のトランジスタを含む従来の半導体集積回路装置を示す断面図である。図１のモータ駆動回路のための本発明の実施例１に従う補助トランジスタを備えた半導体装置を示す断面図である。図３の補助トランジスタを含む半導体基体の表面を示す平面図である。電気的接続を伴なって図４のＡ−Ａ線に相当する部分を示す断面図である。実施例２の半導体装置を図５と同様に示す断面図である。

符号の説明

１半導体基体
２一方の主面
３他方の主面
４共通半導体領域
４ａ基板領域
４ｂ分離領域
５第１の島状半導体領域
６第２の島状半導体領域
Ｑ1 〜Ｑ4 第１〜第４のトランジスタ
Ｑa 補助トランジスタ
Ｑx 寄生トランジスタ

Claims

一方及び他方の主面を有する半導体基体と、
前記半導体基体の中に配置され且つ前記一方の主面に露出する部分を有し且つ第１導電型を有している共通半導体領域と、
前記半導体基体の一方の主面に露出する部分を除いて前記共通半導体領域に囲まれ且つ前記共通半導体領域を介して互いに隣接配置され且つ第２導電型を有している第１及び第２の島状半導体領域と、
前記第１の島状半導体領域の中に形成された第１の主半導体素子用半導体領域と、
前記第２の島状半導体領域の中に形成された第２の主半導体素子用半導体領域と、
前記第２の島状半導体領域の電位が前記共通半導体領域の電位よりも低いことに応答して前記第１及び第２の島状半導体領域間の前記共通半導体領域に前記第１の島状半導体領域と前記共通半導体領域と前記第２の島状半導体領域とから成る寄生トタンジスタの形成を阻止又は抑制するための電圧を印加する電圧印加手段と
を有し、前記電圧印加手段は、前記第２の島状半導体領域に接続された第１の主端子と前記共通半導体領域の前記第１及び第２の島状半導体領域間の部分に接続された第２の主端子とを有し且つ前記第２の島状半導体領域が負電位であることに応答して導通する特性を有している補助半導体素子から成ることを特徴とする半導体装置。
前記第１導電型はP型であり、前記第２導電型はN型であり、前記補助半導体素子はNPN型の補助トランジスタであり、前記第１の主端子はエミッタであり、前記第２の主端子はコレクタであり、前記補助トランジスタのベースは、前記第２の島状半導体領域に対する前記補助トランジスタの前記エミッタの接続位置（Ｐ１）を基準にして前記共通半導体領域の前記第１及び第２の島状半導体領域間の部分に対する前記補助トランジスタの前記エミッタの接続位置（Ｐ２）よりも離れた位置（Ｐ３）において前記共通半導体領域に接続されていることを特徴とする請求項１記載の半導体装置。
前記第１の主半導体素子用半導体領域は第１の主トランジスタを形成するN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、
前記第２の主半導体素子用半導体領域は第２の主トランジスタを形成するN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、
前記補助トランジスタは前記共通半導体領域に形成された第３の島状半導体領域とこの第３の島状半導体領域の中に配置されたN型コレクタ領域とP型ベース領域とN型エミッタ領域とを有し、
前記第３の島状半導体領域は前記第１の島状半導体領域を基準にして前記第２の島状半導体領域と反対側に配置され、
前記第１の主トランジスタのN型コレクタ領域は正のバイアス電源の端子に接続され、
前記第１の主トランジスタのP型ベース領域は前記第１及び第２の主トランジスタのオン・オフ指令を与える手段に接続され、
前記第１の主トランジスタのN型エミッタ領域は前記第２の主トランジスタのP型ベース領域に接続され、
前記第２の主トランジスタのN型コレクタ領域は選択的に負電位になる又は負電位になる恐れのある出力端子に接続され、
前記第２の主トランジスタのN型エミッタ領域は前記出力端子が負電位でない時に前記出力端子よりも低い電位を与える端子に接続され、
前記補助トランジスタのN型エミッタ領域は前記出力端子に接続され、
前記補助トランジスタのN型コレクタ領域は前記共通半導体領域の前記第１及び第２の島状半導体領域の相互間部分に接続され、
前記補助トランジスタのP型ベース領域は前記共通半導体領域の前記第１及び第３の島状半導体領域の相互間部分に接続されていることを特徴とする請求項２記載の半導体装置。
一方及び他方の主面を有する半導体基体と、
前記半導体基体の中に配置され且つ前記一方の主面に露出する部分を有し且つＰ型を有している共通半導体領域と、
前記半導体基体の一方の主面に露出する部分を除いて前記共通半導体領域に囲まれ且つ前記共通半導体領域を介して互いに隣接配置され且つＮ型を有している第１及び第２の島状半導体領域と、
前記第１の島状半導体領域の中に形成された第１の主半導体素子用半導体領域と、
前記第２の島状半導体領域の中に形成された第２の主半導体素子用半導体領域と、
前記第２の島状半導体領域の電位が前記共通半導体領域の電位よりも低いことに応答して前記第１及び第２の島状半導体領域間の前記共通半導体領域に前記第１の島状半導体領域と前記共通半導体領域と前記第２の島状半導体領域とから成る寄生トタンジスタの形成を阻止又は抑制するための電圧を印加する電圧印加手段と
を有し、前記電圧印加手段は、前記第２の島状半導体領域に対して前記共通半導体領域を介して隣接配置され且つＮ型を有している第３の島状半導体領域と、
前記第１及び第２の島状半導体領域間の前記共通半導体領域を前記第３の島状半導体領域に接続する第１の接続手段と、
前記第２及び第３の島状半導体領域間の共通半導体領域を、前記第２の島状半導体領域が負電位になった時に前記第２の島状半導体領域よりも高い電位となる箇所に接続する第２の接続手段と
を備え、前記第２の接続手段は、前記第２及び第３の島状半導体領域間の共通半導体領域を、グランドに接続する、又は前記第２の島状半導体領域を基準にして前記第１の島状半導体領域よりも離れた位置で前記共通半導体領域に接続する導体であることを特徴とする半導体装置。