JP3179630B2 - エピタキシャル・タブ・バイアス構体及び集積回路 - Google Patents
エピタキシャル・タブ・バイアス構体及び集積回路Info
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Description
【０００１】
【産業上の利用分野】この発明は、集積回路の或る動作
状態にて領域電位が電源電圧を超え得る領域を有する少
なくとも１個のエピタキシャル・タブを備えた集積回路
用エピタキシャル・タブ・バイアス構体に関するもので
ある。
状態にて領域電位が電源電圧を超え得る領域を有する少
なくとも１個のエピタキシャル・タブを備えた集積回路
用エピタキシャル・タブ・バイアス構体に関するもので
ある。
【０００２】
【従来の技術とその課題】誘導性負荷を駆動する集積回
路では、出力電位が電源電圧を超えることがあり、この
現象は、出力端子が集積回路の諸素子例えば内部抵抗又
はＰＮ接合コンデンサに接続される場合に、重大な問題
を生じる。一例として、図１は半導体材料のチップ１の
断面図を示し、このチップ１はＰ型基板２及びＮ型エピ
タキシャル・タブ３を備える。このエピタキシャル・タ
ブ３は、Ｐ+型拡散分離領域４によって隣接するエピタ
キシャル・タブから電気的に絶縁され且つ細長いＰ型層
５を有する。この層５は、破線で示された抵抗６を形成
し且つ集積回路１５の一部を形成すると共に、両端が２
つのＰ+型領域７及び８に終わる。これら領域７，８上
にはそれぞれコンタクト９，１０が形成されている。エ
ピタキシャル・タブ３はまたＮ+型領域１１を有し、こ
の上にエピタキシャル・タブ３をバイアスするためのコ
ンタクト１２が形成されている。
路では、出力電位が電源電圧を超えることがあり、この
現象は、出力端子が集積回路の諸素子例えば内部抵抗又
はＰＮ接合コンデンサに接続される場合に、重大な問題
を生じる。一例として、図１は半導体材料のチップ１の
断面図を示し、このチップ１はＰ型基板２及びＮ型エピ
タキシャル・タブ３を備える。このエピタキシャル・タ
ブ３は、Ｐ+型拡散分離領域４によって隣接するエピタ
キシャル・タブから電気的に絶縁され且つ細長いＰ型層
５を有する。この層５は、破線で示された抵抗６を形成
し且つ集積回路１５の一部を形成すると共に、両端が２
つのＰ+型領域７及び８に終わる。これら領域７，８上
にはそれぞれコンタクト９，１０が形成されている。エ
ピタキシャル・タブ３はまたＮ+型領域１１を有し、こ
の上にエピタキシャル・タブ３をバイアスするためのコ
ンタクト１２が形成されている。
【０００３】図１の構体では、もし抵抗６の両端領域の
一方例えば領域７の電位がエピタキシャル・タブ３の電
位（例えばコンタクト１２で決まるような）を超えるな
ら、領域７とエピタキシャル・タブ３の間のＰＮ接合で
形成された等価ダイオード（１３で示される）はターン
オンしてエピタキシャル・タブ３と基板２の間に形成さ
れた寄生等価コンデンサ（１４で示される）を充電する
ような大電流を通電し、且つ／又は領域７、エピタキシ
ャル・タブ３及び基板２によって形成され或はエピタキ
シャル・タブ３中に集積されたＰ型領域を含む他の素子
によって形成された寄生トランジスタをターンオンし得
るので、集積回路の動作を損ない、大電力損失を与え、
集積回路のこの部分を修理不能にさえすることになる。
一方例えば領域７の電位がエピタキシャル・タブ３の電
位（例えばコンタクト１２で決まるような）を超えるな
ら、領域７とエピタキシャル・タブ３の間のＰＮ接合で
形成された等価ダイオード（１３で示される）はターン
オンしてエピタキシャル・タブ３と基板２の間に形成さ
れた寄生等価コンデンサ（１４で示される）を充電する
ような大電流を通電し、且つ／又は領域７、エピタキシ
ャル・タブ３及び基板２によって形成され或はエピタキ
シャル・タブ３中に集積されたＰ型領域を含む他の素子
によって形成された寄生トランジスタをターンオンし得
るので、集積回路の動作を損ない、大電力損失を与え、
集積回路のこの部分を修理不能にさえすることになる。
【０００４】その結果、エピタキシャル・タブ３中に集
積されてエピタキシャル・タブ３と接合を形成するＰ型
領域の１つの電位が電源電圧を超える状態にて作動する
ように、もしチップ１上の集積回路１５が設計されるな
ら、エピタキシャル・タブ３を電源へ直接接続できな
い。
積されてエピタキシャル・タブ３と接合を形成するＰ型
領域の１つの電位が電源電圧を超える状態にて作動する
ように、もしチップ１上の集積回路１５が設計されるな
ら、エピタキシャル・タブ３を電源へ直接接続できな
い。
【０００５】上記の問題を解決するために、浮動タブを
提供するかこれを電源へダイオードを介して接続するよ
うな種々の解決策が提案された。後者の解決策は、導電
性材料のチップ１８の一部を斜視図で示す図２に示され
ている。このチップ１８も基板２及びエピタキシャル・
タブ３を備える。このエピタキシャル・タブ３（又は図
示しないが、エピタキシャル・タブ３と電気的に接続さ
れた他のエピタキシャル・タブ）はＰ型領域１９を有
し、この領域１９はコンタクト２０によって電圧ＶCCの
電源に接続され且つエピタキシャル・タブ３と共にダイ
オード２１を形成する。エピタキシャル・タブ３は抵抗
６を形成するＰ型領域５（その一端はＶCCより高い電位
を呈し得る）及びエピタキシャル・タブ３中に集積され
た他の抵抗２３を定める他のＰ型領域２２も有する。図
２の構体では、領域５及び２２並びにエピタキシャル・
タブ３は寄生ＰＮＰトランジスタ２４を形成し、そして
領域５、エピタキシャル・タブ３及び基板２は他の寄生
ＰＮＰトランジスタ２５を形成する。図２は、寄生トラ
ンジスタ２４，２５のベースと基板２の間に置かれ且つ
基板２及びエピタキシャル・タブ３によって形成された
２個のコンデンサ２７，２６も示す。
提供するかこれを電源へダイオードを介して接続するよ
うな種々の解決策が提案された。後者の解決策は、導電
性材料のチップ１８の一部を斜視図で示す図２に示され
ている。このチップ１８も基板２及びエピタキシャル・
タブ３を備える。このエピタキシャル・タブ３（又は図
示しないが、エピタキシャル・タブ３と電気的に接続さ
れた他のエピタキシャル・タブ）はＰ型領域１９を有
し、この領域１９はコンタクト２０によって電圧ＶCCの
電源に接続され且つエピタキシャル・タブ３と共にダイ
オード２１を形成する。エピタキシャル・タブ３は抵抗
６を形成するＰ型領域５（その一端はＶCCより高い電位
を呈し得る）及びエピタキシャル・タブ３中に集積され
た他の抵抗２３を定める他のＰ型領域２２も有する。図
２の構体では、領域５及び２２並びにエピタキシャル・
タブ３は寄生ＰＮＰトランジスタ２４を形成し、そして
領域５、エピタキシャル・タブ３及び基板２は他の寄生
ＰＮＰトランジスタ２５を形成する。図２は、寄生トラ
ンジスタ２４，２５のベースと基板２の間に置かれ且つ
基板２及びエピタキシャル・タブ３によって形成された
２個のコンデンサ２７，２６も示す。
【０００６】図２の構体において、且つまた浮動タブの
場合には、抵抗６の両方の端子（図示しない）のどちら
か一方での電圧の前縁がその端子とエピタキシャル・タ
ブ３の間の寄生ダイオード１３（図１に示したような）
をスイッチ・オンし、この寄生ダイオード１３によって
生じられた電流パルスはエピタキシャル・タブ３と基板
２の間の寄生コンデンサを充電し、そして電流パルスの
在る間、寄生トランジスタ２４と２５の少なくとも一方
がこれもまたスイッチ・オンされ得るように抵抗６の抵
抗値は急に減少する。そのため、図２の構体も問題を解
決しない。
場合には、抵抗６の両方の端子（図示しない）のどちら
か一方での電圧の前縁がその端子とエピタキシャル・タ
ブ３の間の寄生ダイオード１３（図１に示したような）
をスイッチ・オンし、この寄生ダイオード１３によって
生じられた電流パルスはエピタキシャル・タブ３と基板
２の間の寄生コンデンサを充電し、そして電流パルスの
在る間、寄生トランジスタ２４と２５の少なくとも一方
がこれもまたスイッチ・オンされ得るように抵抗６の抵
抗値は急に減少する。そのため、図２の構体も問題を解
決しない。
【０００７】他の解決策は、エピタキシャル・タブとＰ
型領域（その電位が電源電圧を超えるかもしれない）と
の間にショットキ・ダイオードを形成することから成
る。ショットキ・ダイオードは、事実、ＰＮ接合と比べ
て低い直流バイアス電圧によってスイッチ・オンされる
ので、上述したように接続されると、ショットキ・ダイ
オードはただちにスイッチ・オンされ従ってＰ型領域と
エピタキシャル・タブによって形成された接合を短絡し
そして寄生ダイオード及び寄生トランジスタがスイッチ
・オンされるのを防ぐ。しかし、このような解決策は、
ショットキ・ダイオードの形成を許すプロセスだけに適
用可能である。
型領域（その電位が電源電圧を超えるかもしれない）と
の間にショットキ・ダイオードを形成することから成
る。ショットキ・ダイオードは、事実、ＰＮ接合と比べ
て低い直流バイアス電圧によってスイッチ・オンされる
ので、上述したように接続されると、ショットキ・ダイ
オードはただちにスイッチ・オンされ従ってＰ型領域と
エピタキシャル・タブによって形成された接合を短絡し
そして寄生ダイオード及び寄生トランジスタがスイッチ
・オンされるのを防ぐ。しかし、このような解決策は、
ショットキ・ダイオードの形成を許すプロセスだけに適
用可能である。
【０００８】この発明の目的は、エピタキシャル・タブ
と領域（その電位がエピタキシャル・タブの電圧を超え
且つ集積技術と無関係に生産し得る）との間の寄生ダイ
オードのターンオンを防止するためのエピタキシャル・
タブ・バイアス構体を提供することである。
と領域（その電位がエピタキシャル・タブの電圧を超え
且つ集積技術と無関係に生産し得る）との間の寄生ダイ
オードのターンオンを防止するためのエピタキシャル・
タブ・バイアス構体を提供することである。
【０００９】
【課題を解決するための手段】この発明によれば、基準
電圧(VCC)にバイアスされ且つ少なくとも１つの領域(7)
を有する少なくとも１つのエピタキシャル・タブ(3)を
備え、前記領域の電位が或る動作モードでは前記基準電
圧を超える集積回路(15)用エピタキシャル・タブ・バイ
アス構体(30)において、第１トランジスタ(31)及び第２
トランジスタ(32)を備え、各トランジスタが第１端子及
び第２端子並びに制御端子を有し、前記第１トランジス
タの第１端子が前記基準電圧にバイアスされ、前記第２
トランジスタの第１端子が前記領域に接続され、両前記
制御端子が相互接続され、そして両前記第２端子が相互
接続されると共に前記エピタキシャル・タブ(3)に接続
されていることを特徴とするエピタキシャル・タブ・バ
イアス構体が提供される。
電圧(VCC)にバイアスされ且つ少なくとも１つの領域(7)
を有する少なくとも１つのエピタキシャル・タブ(3)を
備え、前記領域の電位が或る動作モードでは前記基準電
圧を超える集積回路(15)用エピタキシャル・タブ・バイ
アス構体(30)において、第１トランジスタ(31)及び第２
トランジスタ(32)を備え、各トランジスタが第１端子及
び第２端子並びに制御端子を有し、前記第１トランジス
タの第１端子が前記基準電圧にバイアスされ、前記第２
トランジスタの第１端子が前記領域に接続され、両前記
制御端子が相互接続され、そして両前記第２端子が相互
接続されると共に前記エピタキシャル・タブ(3)に接続
されていることを特徴とするエピタキシャル・タブ・バ
イアス構体が提供される。
【００１０】
【作用】この発明では、第１トランジスタは、電源とエ
ピタキシャル・タブの間に接続され、且つどの領域も電
源電圧より高い電位を呈さない正常動作状態下でスイッ
チ・オンされる。この状態では、第２トランジスタは使
用禁止にされる。なお、この第２トランジスタは前記エ
ピタキシャル・タブと領域（その電位が電源電圧を超え
得る）の間に接続され、そのベースが第１トランジスタ
のベースに接続されている。逆に、第２トランジスタの
エミッタ電位が電源電圧を超えると、第２トランジスタ
は飽和してタブ電位を前記領域の電位（電源電圧より高
い）近くに維持し、もって前記領域と前記エピタキシャ
ル・タブの間に形成された寄生ダイオードを短絡し且つ
この寄生ダイオードがどんな動作状態でもスイッチ・オ
ンされるのを防止する。
ピタキシャル・タブの間に接続され、且つどの領域も電
源電圧より高い電位を呈さない正常動作状態下でスイッ
チ・オンされる。この状態では、第２トランジスタは使
用禁止にされる。なお、この第２トランジスタは前記エ
ピタキシャル・タブと領域（その電位が電源電圧を超え
得る）の間に接続され、そのベースが第１トランジスタ
のベースに接続されている。逆に、第２トランジスタの
エミッタ電位が電源電圧を超えると、第２トランジスタ
は飽和してタブ電位を前記領域の電位（電源電圧より高
い）近くに維持し、もって前記領域と前記エピタキシャ
ル・タブの間に形成された寄生ダイオードを短絡し且つ
この寄生ダイオードがどんな動作状態でもスイッチ・オ
ンされるのを防止する。
【００１１】
【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。集積回路１５の抵抗６、寄生コンデンサ
１４、及びエピタキシャル・タブ３をバイアスするため
のコンタクト１２を示す図３において、この発明に係る
エピタキシャル・タブ・バイアス構体は符号３０で示さ
れ、一対のＰＮＰ型トランジスタ３１，３２及び抵抗３
３を備えている。詳しく云えば、トランジスタ３１は、
そのエミッタが電源ＶCCに接続され、そのベースがトラ
ンジスタ３２のベース及び電流Ｉを生じるバイアス電流
源３４に接続され、そしてそのコレクタが抵抗３３の一
端に接続されている。抵抗３３の他端は、トランジスタ
３２のコレクタ及びエピタキシャル・タブ３をバイアス
するためのコンタクト１２に接続されている。トランジ
スタ３２のエミッタは抵抗６の端子３５に接続され、こ
の端子３５での電位が電源電圧ＶCCを超え得る。
いて説明する。集積回路１５の抵抗６、寄生コンデンサ
１４、及びエピタキシャル・タブ３をバイアスするため
のコンタクト１２を示す図３において、この発明に係る
エピタキシャル・タブ・バイアス構体は符号３０で示さ
れ、一対のＰＮＰ型トランジスタ３１，３２及び抵抗３
３を備えている。詳しく云えば、トランジスタ３１は、
そのエミッタが電源ＶCCに接続され、そのベースがトラ
ンジスタ３２のベース及び電流Ｉを生じるバイアス電流
源３４に接続され、そしてそのコレクタが抵抗３３の一
端に接続されている。抵抗３３の他端は、トランジスタ
３２のコレクタ及びエピタキシャル・タブ３をバイアス
するためのコンタクト１２に接続されている。トランジ
スタ３２のエミッタは抵抗６の端子３５に接続され、こ
の端子３５での電位が電源電圧ＶCCを超え得る。
【００１２】図３の構体の一実施例が図４に示されてお
り、図４はシリコン・チップ３７を断面図で示すと共に
図１と共通の部品を同一の符号で表す。図４の基板２
は、多数のエピタキシャル・タブ例えば抵抗６が形成さ
れるエピタキシャル・タブ３、トランジスタ３２が形成
されるエピタキシャル・タブ３８、抵抗３３が形成され
るエピタキシャル・タブ３９、及びトランジスタ３１が
形成されるエピタキシャル・タブ４０を含む。これらエ
ピタキシャル・タブ３及び３８〜４０は分離領域４によ
って分離されている。
り、図４はシリコン・チップ３７を断面図で示すと共に
図１と共通の部品を同一の符号で表す。図４の基板２
は、多数のエピタキシャル・タブ例えば抵抗６が形成さ
れるエピタキシャル・タブ３、トランジスタ３２が形成
されるエピタキシャル・タブ３８、抵抗３３が形成され
るエピタキシャル・タブ３９、及びトランジスタ３１が
形成されるエピタキシャル・タブ４０を含む。これらエ
ピタキシャル・タブ３及び３８〜４０は分離領域４によ
って分離されている。
【００１３】図１におけるように、エピタキシャル・タ
ブ３は、抵抗６を形成するＰ型層５及びＰ+型領域７，
８と、エピタキシャル・タブ３をバイアスするためのＮ
+型領域１１と、これら領域７，８，１１上のそれぞれ
コンタクト９，１０，１２とを有する。
ブ３は、抵抗６を形成するＰ型層５及びＰ+型領域７，
８と、エピタキシャル・タブ３をバイアスするためのＮ
+型領域１１と、これら領域７，８，１１上のそれぞれ
コンタクト９，１０，１２とを有する。
【００１４】ラテラル・トランジスタの形態でトランジ
スタ３２を集積するエピタキシャル・タブ３８は、トラ
ンジスタ３２のエミッタを形成する中央のＰ型領域４１
と、この領域４１を離れて取り囲み且つトランジスタ３
２のコレクタを形成する環状Ｐ型領域４２と、エミッタ
・タブ３８をバイアスするためのＮ+型領域４３とを有
する。エピタキシャル・タブ３８の、領域４１と４２の
間の部分はトランジスタ３２のベースになり、そしてコ
ンタクト４４，４５，４６はエピタキシャル・タブ３８
上に設けられ且つそれぞれ領域４１，４２，４３に接続
されている。
スタ３２を集積するエピタキシャル・タブ３８は、トラ
ンジスタ３２のエミッタを形成する中央のＰ型領域４１
と、この領域４１を離れて取り囲み且つトランジスタ３
２のコレクタを形成する環状Ｐ型領域４２と、エミッタ
・タブ３８をバイアスするためのＮ+型領域４３とを有
する。エピタキシャル・タブ３８の、領域４１と４２の
間の部分はトランジスタ３２のベースになり、そしてコ
ンタクト４４，４５，４６はエピタキシャル・タブ３８
上に設けられ且つそれぞれ領域４１，４２，４３に接続
されている。
【００１５】抵抗３３を集積するエピタキシャル・タブ
３９は、細長いＰ型領域５０と、この領域５０の両端に
在る２つのＰ+型端領域５１及び５２と、エピタキシャ
ル・タブ３９をバイアスするためのＮ+型領域５３とを
有する。コンタクト５４，５５，５６はそれぞれ領域５
１，５２，５３に接続されている。
３９は、細長いＰ型領域５０と、この領域５０の両端に
在る２つのＰ+型端領域５１及び５２と、エピタキシャ
ル・タブ３９をバイアスするためのＮ+型領域５３とを
有する。コンタクト５４，５５，５６はそれぞれ領域５
１，５２，５３に接続されている。
【００１６】最後に、ラテラル・トランジスタの形態で
トランジスタ３１を集積するエピタキシャル・タブ４０
は、トランジスタ３１のエミッタを形成する中央のＰ型
領域６０と、この領域６０を離れて取り囲み且つトラン
ジスタ３１のコレクタを形成する環状のＰ型領域６１
と、エピタキシャル・タブ４０をバイアスするためのＮ
+型領域６２とを有する。エピタキシャル・タブ４０
の、領域６０と６１の間の部分はトランジスタ３１のベ
ースを形成し、そしてコンタクト６３，６４，６５はエ
ピタキシャル・タブ４０上に設けられてそれぞれ領域６
０，６１，６２に接続されている。
トランジスタ３１を集積するエピタキシャル・タブ４０
は、トランジスタ３１のエミッタを形成する中央のＰ型
領域６０と、この領域６０を離れて取り囲み且つトラン
ジスタ３１のコレクタを形成する環状のＰ型領域６１
と、エピタキシャル・タブ４０をバイアスするためのＮ
+型領域６２とを有する。エピタキシャル・タブ４０
の、領域６０と６１の間の部分はトランジスタ３１のベ
ースを形成し、そしてコンタクト６３，６４，６５はエ
ピタキシャル・タブ４０上に設けられてそれぞれ領域６
０，６１，６２に接続されている。
【００１７】図３の構成を作るために、チップ３７の諸
領域はそれぞれのコンタクトを介し金属ラインによって
電気的に接続されている。金属ラインは、図４に概略図
で示され、抵抗６の領域７をトランジスタ３２のエミッ
タ領域４１に接続するためのライン７０と、エピタキシ
ャル・タブ３のバイアス領域１１を、トランジスタ３２
の環状コレクタ領域４２、エピタキシャル・タブ３９の
バイアス領域５３及び抵抗３３の一端を形成する領域５
１に接続するためのライン７１と、エピタキシャル・タ
ブ３８のバイアス領域４３（トランジスタ３２のベース
領域）を、エピタキシャル・タブ４０のバイアス領域６
２（トランジスタ３１のベース領域）及び電流源３４に
接続するためのライン７２と、抵抗３３の他端を形成す
る領域５２をトランジスタ３１のコレクタ領域６１に接
続するためのライン７３とを含む。トランジスタ３１の
エミッタ領域６０には、ライン７４を通して電源電圧Ｖ
CCが供給される。
領域はそれぞれのコンタクトを介し金属ラインによって
電気的に接続されている。金属ラインは、図４に概略図
で示され、抵抗６の領域７をトランジスタ３２のエミッ
タ領域４１に接続するためのライン７０と、エピタキシ
ャル・タブ３のバイアス領域１１を、トランジスタ３２
の環状コレクタ領域４２、エピタキシャル・タブ３９の
バイアス領域５３及び抵抗３３の一端を形成する領域５
１に接続するためのライン７１と、エピタキシャル・タ
ブ３８のバイアス領域４３（トランジスタ３２のベース
領域）を、エピタキシャル・タブ４０のバイアス領域６
２（トランジスタ３１のベース領域）及び電流源３４に
接続するためのライン７２と、抵抗３３の他端を形成す
る領域５２をトランジスタ３１のコレクタ領域６１に接
続するためのライン７３とを含む。トランジスタ３１の
エミッタ領域６０には、ライン７４を通して電源電圧Ｖ
CCが供給される。
【００１８】エピタキシャル・タブ・バイアス構体３０
は下記のように作動する。抵抗６の端子３５での電位が
電源電圧ＶCCよりも低い時には、トランジスタ３１は飽
和され、トランジスタ３２は使用禁止にされ、そして電
源電圧ＶCCからトランジスタ３１のエミッタ・コレクタ
飽和電圧（VCEi,sat）によって生じられる電圧降下及び
抵抗３３の両端間の電圧を差し引いた電圧を供給するよ
うにエピタキシャル・タブ３はバイアスされる。すなわ
ち、
は下記のように作動する。抵抗６の端子３５での電位が
電源電圧ＶCCよりも低い時には、トランジスタ３１は飽
和され、トランジスタ３２は使用禁止にされ、そして電
源電圧ＶCCからトランジスタ３１のエミッタ・コレクタ
飽和電圧（VCEi,sat）によって生じられる電圧降下及び
抵抗３３の両端間の電圧を差し引いた電圧を供給するよ
うにエピタキシャル・タブ３はバイアスされる。すなわ
ち、
【００１９】Ｖepi＝ＶCC−ＶCE1，sat−ＶR
【００２０】この段階では、トランジスタ３１は、エピ
タキシャル・タブ３と基板２の間の寄生容量から成る等
価コンデンサ１４を駆動するだけなので、非常に小さい
コレクタ電流を呈し、そして抵抗３３は、その小さな電
圧降下がトランジスタ３２のベース・コレクタ接合の電
圧降下を下げるので、トランジスタ３２の逆動作を防止
し且つトランジスタ３２が抵抗６へ電流を供給するのを
防止する。抵抗３３が在るにもかかわらずトランジスタ
３２に流れる電流が少量である場合さえ、この電流は数
マイクロアンペアを超えないのでこの段階では全く無視
でき、その反面、誘導性負荷（抵抗６に接続された）を
駆動するのに要する電流は一般に数百ミリアンペア程度
である。
タキシャル・タブ３と基板２の間の寄生容量から成る等
価コンデンサ１４を駆動するだけなので、非常に小さい
コレクタ電流を呈し、そして抵抗３３は、その小さな電
圧降下がトランジスタ３２のベース・コレクタ接合の電
圧降下を下げるので、トランジスタ３２の逆動作を防止
し且つトランジスタ３２が抵抗６へ電流を供給するのを
防止する。抵抗３３が在るにもかかわらずトランジスタ
３２に流れる電流が少量である場合さえ、この電流は数
マイクロアンペアを超えないのでこの段階では全く無視
でき、その反面、誘導性負荷（抵抗６に接続された）を
駆動するのに要する電流は一般に数百ミリアンペア程度
である。
【００２１】逆に、集積回路１５の出力電位が上昇し、
従って端子３５での電圧がＶCCを超えると、トランジス
タ３１は使用禁止にされ且つトランジスタ３２は飽和さ
れる。エピタキシャル・タブ３の電位は抵抗６の端子３
５での電位と共に上昇するが、トランジスタ３２のエミ
ッタとコレクタの間の電圧降下ＶCE1，satが差し引かれ
る。そして端子３５とエピタキシャル・タブ３の間の電
位差が決して電圧降下ＶCE2，satを超えないで、領域７
とエピタキシャル・タブ３の間のＰＮ接合で形成された
寄生ダイオード、そしてその結果としてのどんな寄生ト
ランジスタ（図２の２４，２５のような）もスイッチ・
オンされるのが妨げられ、従って集積回路が誤動作した
り故障さえしたりすることになる。
従って端子３５での電圧がＶCCを超えると、トランジス
タ３１は使用禁止にされ且つトランジスタ３２は飽和さ
れる。エピタキシャル・タブ３の電位は抵抗６の端子３
５での電位と共に上昇するが、トランジスタ３２のエミ
ッタとコレクタの間の電圧降下ＶCE1，satが差し引かれ
る。そして端子３５とエピタキシャル・タブ３の間の電
位差が決して電圧降下ＶCE2，satを超えないで、領域７
とエピタキシャル・タブ３の間のＰＮ接合で形成された
寄生ダイオード、そしてその結果としてのどんな寄生ト
ランジスタ（図２の２４，２５のような）もスイッチ・
オンされるのが妨げられ、従って集積回路が誤動作した
り故障さえしたりすることになる。
【００２２】この場合もトランジスタ３２は飽和され、
抵抗３３は電流を制御し、これはトランジスタ３１に逆
動作をさせることになる。そしてトランジスタ３１につ
いて上述したように、トランジスタ３２のコレクタ電流
は、等価コンデンサ１４から成る容量性負荷を駆動する
ので実際にはゼロである。その結果、電流源３４のバイ
アス電流Ｉは極端に小さく、従ってどんな動作状態にお
いても全体として回路の消費電力を極端に低減できる。
抵抗３３は電流を制御し、これはトランジスタ３１に逆
動作をさせることになる。そしてトランジスタ３１につ
いて上述したように、トランジスタ３２のコレクタ電流
は、等価コンデンサ１４から成る容量性負荷を駆動する
ので実際にはゼロである。その結果、電流源３４のバイ
アス電流Ｉは極端に小さく、従ってどんな動作状態にお
いても全体として回路の消費電力を極端に低減できる。
【００２３】
【発明の効果】この発明に係るエピタキシャル・タブ・
バイアス構体の利点は以上の説明から明らかになろう。
まず第１に、この発明は、寄生ダイオードがスイッチ・
オンされるのを防止することの問題に対する簡単な解決
策を、設計と製造の両面について提供する。ここに提案
された構体は、どんな製造方法を使っても生産できるの
で、どんなタイプの集積回路にも適用可能である。
バイアス構体の利点は以上の説明から明らかになろう。
まず第１に、この発明は、寄生ダイオードがスイッチ・
オンされるのを防止することの問題に対する簡単な解決
策を、設計と製造の両面について提供する。ここに提案
された構体は、どんな製造方法を使っても生産できるの
で、どんなタイプの集積回路にも適用可能である。
【００２４】第２に、ここに述べた構体は、設計が簡単
で回路部品が少ないので、非常に小さい集積面積しか必
要とせず、また高度の信頼性及び低集積価格を呈する。
で回路部品が少ないので、非常に小さい集積面積しか必
要とせず、また高度の信頼性及び低集積価格を呈する。
【００２５】最後に、小電流しか必要としないので、そ
の電流値は全く重要でなく、電流源３４は特別に精密に
する必要がなく、そして消費電力についてのどんな問題
も、全ての動作状態において構体へ小電流しか供給しな
いので、解決される。
の電流値は全く重要でなく、電流源３４は特別に精密に
する必要がなく、そして消費電力についてのどんな問題
も、全ての動作状態において構体へ小電流しか供給しな
いので、解決される。
【００２６】当業者には明らかなように、この発明の範
囲から外れない限り、ここに図示して説明したような構
体に種々の変更を行うことができる。
囲から外れない限り、ここに図示して説明したような構
体に種々の変更を行うことができる。
【図１】上述したタイプの既知の集積回路の半導体材料
のチップを示す断面図である。
のチップを示す断面図である。
【図２】エピタキシャル・タブ・バイアス構体を含む既
知の集積回路の一部を示す斜視図である。
知の集積回路の一部を示す斜視図である。
【図３】この発明に係るエピタキシャル・タブ・バイア
ス構体を示す回路図である。
ス構体を示す回路図である。
【図４】この発明に係るエピタキシャル・タブ・バイア
ス構体を集積する半導体材料のチップを示す断面図であ
る。
ス構体を集積する半導体材料のチップを示す断面図であ
る。
２ 基板 ３，３８〜４０ エピタキシャル・タブ ７ 領域 １５ 集積回路 ３０ エピタキシャル・タブ・バイアス構体 ３１，３２ トランジスタ ３４ 電流源 ７１，７３ リード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト・ゴーラ イタリア国、27043 ブローニ、ヴィ ア・エセグイティ 22 ビス (56)参考文献 特開 昭63−265460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822,27/04
Claims (9)
- 【請求項１】 基準電圧(VCC)にバイアスされ且つ少な
くとも１つの領域(7)を有する少なくとも１つのエピタ
キシャル・タブ(3)を備え、前記領域の電位が或る動作
モードでは前記基準電圧を超える集積回路(15)用エピタ
キシャル・タブ・バイアス構体(30)において、第１トラ
ンジスタ(31)及び第２トランジスタ(32)を備え、各トラ
ンジスタが第１端子及び第２端子並びに制御端子を有
し、前記第１トランジスタの第１端子が前記基準電圧に
バイアスされ、前記第２トランジスタの第１端子が前記
領域に接続され、両前記制御端子が相互接続され、そし
て両前記第２端子が相互接続されると共に前記エピタキ
シャル・タブ(3)に接続されていることを特徴とするエ
ピタキシャル・タブ・バイアス構体。 - 【請求項２】 両前記トランジスタ(31,32)はバイポー
ラ・トランジスタであり、前記第１端子はエミッタであ
り、前記第２端子はコレクタであり、そして前記制御端
子はベースであることを特徴とする請求項１のエピタキ
シャル・タブ・バイアス構体。 - 【請求項３】 前記エピタキシャル・タブ(3)がＮ型で
あり、前記領域(7)がＰ型であり、Ｐ型基板(2)を有する
集積回路用の、請求項２のエピタキシャル・タブ・バイ
アス構体において、両前記トランジスタ(31,32)はＰＮ
Ｐ型トランジスタであることを特徴とするエピタキシャ
ル・タブ・バイアス構体。 - 【請求項４】 両前記トランジスタ(31,32)のベースに
接続された電流源(34)を備えることを特徴とする請求項
２又は３のエピタキシャル・タブ・バイアス構体。 - 【請求項５】 両前記トランジスタ(31,32)の第２端子
間に抵抗性素子(33)を備えることを特徴とする請求項１
ないし４のいずれか記載のエピタキシャル・タブ・バイ
アス構体。 - 【請求項６】 前記第１トランジスタ(31)、前記第２ト
ランジスタ(32)は、前記基準電圧(VCC)にバイアスされ
た前記エピタキシャル・タブ(3)から分離されたそれぞ
れエピタキシャル・タブ(40)，(38)中に集積され、そし
て両前記第２端子は、前記エピタキシャル・タブ(3,38,
40)上に延びる金属接続部(71,73)を介し、前記基準電圧
にバイアスされた前記エピタキシャル・タブ(3)に接続
されることを特徴とする請求項１ないし５のいずれかの
エピタキシャル・タブ・バイアス構体。 - 【請求項７】 基準電圧(VCC)にバイアスされ且つ少な
くとも１つの領域(7)を有する少なくとも１つのエピタ
キシャル・タブ(3)及びこのエピタキシャル・タブ(3)を
バイアスするためのバイアス構体(30)を備え、前記領域
の電位が或る動作モードでは前記基準電圧を超える集積
回路(15)において、前記バイアス構体(30)は第１トラン
ジスタ(31)及び第２トランジスタ(32)を備え、各トラン
ジスタが第１端子(63,44)及び第２端子(64,45)並びに制
御端子(65,46)を有し、前記第１トランジスタ(31)の第
１端子(63)が前記基準電圧にバイアスされ、前記第２ト
ランジスタ(32)の第１端子(44)が前記領域(7)に接続さ
れ、両前記制御端子(65,46)が相互接続され、そして両
前記第２端子(64,45)が相互接続されると共に前記エピ
タキシャル・タブ(3)に接続されていることを特徴とす
る集積回路。 - 【請求項８】 Ｐ型基板(2)と、多数のＰ型分離領域(4)
によって相互に分離された少なくとも第１、第２、第３
及び第４のＮ型エピタキシャル・タブ(3,40,38,39)とを
備え、前記第１のエピタキシャル・タブ(3)は前記領域
(7)を有し、前記第２のエピタキシャル・タブ(40)は前
記第１トランジスタ(31)を有し、前記第３のエピタキシ
ャル・タブ(38)は前記第２トランジスタ(32)を有し、そ
して前記第４のエピタキシャル・タブ(39)は両前記トラ
ンジスタの第２端子間に直列接続された抵抗性素子(33)
を有し、前記第２トランジスタ(32)の第２端子は前記エ
ピタキシャル・タブ上に延びる金属接続部(71)によって
前記第１のエピタキシャル・タブ(3)に接続されている
ことを特徴とする請求項７の集積回路。 - 【請求項９】 両前記トランジスタはラテラル・バイポ
ーラ・トランジスタであることを特徴とする請求項８の
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT92830338.7 | 1992-06-30 | ||
| EP92830338A EP0577906B1 (en) | 1992-06-30 | 1992-06-30 | Structure preventing a parasitic diode from being switched on in an epitaxial tub of integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163817A JPH06163817A (ja) | 1994-06-10 |
| JP3179630B2 true JP3179630B2 (ja) | 2001-06-25 |
Family
ID=8212130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15551293A Expired - Fee Related JP3179630B2 (ja) | 1992-06-30 | 1993-06-25 | エピタキシャル・タブ・バイアス構体及び集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5300805A (ja) |
| EP (1) | EP0577906B1 (ja) |
| JP (1) | JP3179630B2 (ja) |
| AT (1) | ATE171565T1 (ja) |
| DE (1) | DE69227106T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475340A (en) * | 1994-05-23 | 1995-12-12 | Delco Electronics Corporation | Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor |
| US5895960A (en) * | 1996-09-03 | 1999-04-20 | Lucent Technologies Inc. | Thin oxide mask level defined resistor |
| JP3372923B2 (ja) * | 2000-02-25 | 2003-02-04 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
| JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829709A (en) * | 1973-08-31 | 1974-08-13 | Micro Components Corp | Supply reversal protecton circuit |
| DE3276513D1 (en) * | 1982-11-26 | 1987-07-09 | Ibm | Self-biased resistor structure and application to interface circuits realization |
| IT1215402B (it) * | 1987-03-31 | 1990-02-08 | Sgs Microelettronica Spa | Circuito integrato di pilotaggio di carichi induttivi riferiti a terra. |
| FR2624655B1 (fr) * | 1987-12-14 | 1990-05-11 | Sgs Thomson Microelectronics | Structure de protection d'un acces a un circuit integre |
| US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
-
1992
- 1992-06-30 AT AT92830338T patent/ATE171565T1/de not_active IP Right Cessation
- 1992-06-30 DE DE69227106T patent/DE69227106T2/de not_active Expired - Fee Related
- 1992-06-30 EP EP92830338A patent/EP0577906B1/en not_active Expired - Lifetime
-
1993
- 1993-06-25 JP JP15551293A patent/JP3179630B2/ja not_active Expired - Fee Related
- 1993-06-29 US US08/085,314 patent/US5300805A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69227106T2 (de) | 1999-04-01 |
| EP0577906A1 (en) | 1994-01-12 |
| JPH06163817A (ja) | 1994-06-10 |
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| US5300805A (en) | 1994-04-05 |
| DE69227106D1 (de) | 1998-10-29 |
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