JP3372923B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にメモリの高電圧生成回路における分圧抵抗の寄
生容量を改善した半導体集積回路に関する。
【０００２】
【従来の技術】不揮発性メモリの開発において、デバイ
ス耐圧・書込み・消去時のレベル範囲等により高電圧出
力レベルの絶対精度が要求される。このような回路を実
現するものとして、図６に示す従来例１の回路がある。
【０００３】この従来例１は、昇圧用クロックＣＬＫと
制御信号Ｖｃとを入力し高電圧出力Ｖｏを出力する昇圧
回路１と、この昇圧回路１の出力を分圧する分圧抵抗Ｒ
１，Ｒ２と、これら分圧抵抗Ｒ１，Ｒ２のより分圧され
た電圧Ｖｉを基準電圧Ｖｒと比較して制御信号Ｖｃを出
力するコンパレータ２とからなる高電圧生成回路となっ
ている。
【０００４】しかしながら、ここで用いている分圧抵抗
Ｒ１，Ｒ２は、昇圧回路１の電流供給能力が低いため分
圧抵抗Ｒ１，Ｒ２に流れる電流をなるだけ小さくするよ
うに、高抵抗値に設定する必要があり、抵抗素子の相対
精度も要求されるため、拡散抵抗素子よりも、高い層抵
抗を実現でき、バイアス依存の少ないポリシリコン抵抗
素子が通常用いられている。
【０００５】しかし、これら分圧抵抗素子（Ｒ１，Ｒ
２）は、レイアウト構成・配置においても配慮する必要
があり、これら分圧抵抗素子は他の抵抗よりも多くの面
積を必要とする。その結果、これら分圧抵抗の対ＳＵＢ
寄生容量が増大し、分圧抵抗の時定数で決まる高電圧レ
ベル精度が悪化する。
【０００６】この従来例１では、図７のリップル波形図
で示すように、分圧抵抗素子Ｒ１と対ＳＵＢ容量Ｃ２の
時定数により分圧レベルＶｉの変化に遅延が生じること
で、高電圧出力Ｖｏからコンパレータ２の出力Ｖｃまで
の帰還経路の遅延時間が多くなり、この結果この遅延時
間分、昇圧回路の制御が不能となり、高電圧レベルのリ
ップル幅ｖが大きく精度の悪いレベルが得られる。
【０００７】この従来例１のリップル幅ｖは、次式
（１）のようになる。
【０００８】 ｖ＝｛分圧抵抗の遅延（Ｒ１×Ｃ２）ｓ＋コンパレータ遅延ｓ｝ ×昇圧能力ｖ／ｓ …………（１） 図８は従来例１の回路構成におけるシミュレーション実
行結果であり、高電圧レベルのリップル幅は７００ｍｖ
となる。
【０００９】このリップル幅の精度を改善する手段とし
て、図９の従来例２の回路図に示す回路がある。この回
路は、一般にスピードアップ容量と言う容量素子Ｃ１を
付加することが必要となる。この回路によると、スピー
ドアップ容量素子Ｃ１の面積分、高電圧生成回路の面積
が増加するという問題点があった。
【００１０】図１０は従来例２（図９）の回路構成にお
けるシミュレーション実行結果であり、スピードアップ
容量Ｃ１として０．３ＰＦを付加した時のリップル幅は
３００ｍｖに改善されている。
【００１１】
【発明が解決しようとする課題】上述した従来例２の場
合には、スピードアップ容量素子Ｃ１をを付加すること
により、リップル幅は改善されるが、スピードアップ容
量素子Ｃ１の面積分、高電圧生成回路の面積が増加する
という問題点があった。
【００１２】本発明の目的は、このような問題を解決
し、スピードアップ容量素子Ｃ１の面積増加を抑制する
と共に、リップル幅が改善された高電圧生成回路を含む
半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、昇圧用
クロックと制御信号とを入力し高電圧出力を出力する昇
圧回路と、この昇圧回路の出力を分圧する第１、第２の
分圧抵抗Ｒ１，Ｒ２と、これら分圧抵抗Ｒ１，Ｒ２によ
り分圧された分圧電圧を基準電圧と比較して前記制御信
号を出力するコンパレータとからなる高電圧生成回路を
有する半導体集積回路において、前記分圧抵抗Ｒ１の寄
生容量が、この第１の分圧抵抗の下層に寄生する基板容
量からなり、この基板容量領域に、高電圧出力ラインを
接続したウェルが形成されたことを特徴とする。
【００１４】本発明において、第１の分圧抵抗Ｒ１の寄
生容量が、コンパレータの入力となる分圧電圧の接続線
に前記第１の分圧抵抗Ｒ１を介して接続され、スピート
アップ容量として機能することができる。
【００１５】また本発明において、第１の分圧抵抗Ｒ１
の寄生容量が、半導体基板に設けられかつ高電圧出力ラ
インに接続されたウェルと第１の絶縁膜を介して設けら
れた前記第１の分圧抵抗となる第１のポリシリコン抵抗
素子との間に形成されることもできる。
【００１６】また本発明において、第１の分圧抵抗Ｒ１
の寄生容量が、半導体基板に設けられかつ高電圧出力ラ
インに接続されたウェルと、このウェル上に第１の絶縁
膜を介して設けられた第１のポリシリコン抵抗素子と、
この第１のポリシリコン抵抗素子上に第２の絶縁膜を介
して設けられた第２のポリシリコン抵抗素子とからなる
構造における、前記ウェルと前記第１のポリシリコン抵
抗素子との間、および前記第１のポリシリコン抵抗素子
と前記第２のポリシリコン抵抗素子との間に形成され、
また第１の分圧抵抗が、前記第１のポリシリコン抵抗素
子と前記第２のポリシリコン抵抗素子とにより形成され
ることもできる。
【００１７】本発明の構成によれば、分圧抵抗素子下に
寄生する対ＳＵＢ容量という構成に対し、本発明に従っ
て、対ＳＵＢ寄生容量領域に、高電圧出力ラインに接続
したウェルを形成することで、スピードアップ容量とし
ての役目を果たす。従って、スピードアップ容量素子を
新たな領域に設ける必要が無くなる。
【００１８】
【発明の実施の形態】図１は本発明の一実施形態の高電
圧生成回路の回路図を示す。この高電圧生成回路は、昇
圧用クロック信号ＣＬＫを入力とし、制御信号Ｖｃを入
力として高電圧出力Ｖｏを出力する昇圧回路１と、この
昇圧回路１の高電圧出力Ｖｏを接続する分圧抵抗Ｒ１
と、この分圧抵抗Ｒ１と接地ＧＮＤとの間に接続される
分圧抵抗Ｒ２と、この分圧抵抗Ｒ１，Ｒ２の分圧出力Ｖ
ｉと基準電圧Ｖｒとを入力し制御信号Ｖｃを出力するコ
ンパレータ２とから構成され、分圧抵抗素子Ｒ１の部分
に寄生容量Ｃ１があることを特徴とする。
【００１９】この分圧抵抗素子Ｒ１の部分は、図２
（ａ）（ｂ）の分圧抵抗Ｒ１，Ｒ２部分の平面図および
その断面図に示される。すなわち、Ｐ型基板１０にＮウ
ェル１１を有し、Ｎウェル１１上に第１の絶縁膜１２を
介して分圧抵抗素子Ｒ１となるポリシリコン層１３が形
成され、このポリシリコン層１３とその下部のＮウェル
１１との間に寄生容量Ｃ１があり、またこのＮウェル１
１は高電圧出力Ｖｏラインに接続されている。
【００２０】また、分圧抵抗素子Ｒ２となるのポリシリ
コン層１３がＮウェル１１に隣接したＰ型基板１０上に
設けられるので、分圧抵抗素子Ｒ２となるポリシリコン
層１３の部分に寄生容量Ｃ３があり、これが接地された
Ｐ型基板１０に接続されることになる。
【００２１】これら分圧抵抗素子Ｒ１，Ｒ２となるのポ
リシリコン層１３はそれぞれコンタクト１９を介して、
絶縁膜１２上に設けられたアルミ配線１８と接続され
る。すなわち、分圧抵抗Ｒ１の一端はコンタクト１９を
介して、出力端Ｖｏに接続されるアルミ配線１８と接続
され、分圧抵抗素子Ｒ１，Ｒ２の接続点となるポリシリ
コン層１３はコンタクト１９を介して、分圧端Ｖｉと接
続されるアルミ配線１８と接続され、分圧抵抗Ｒ２の他
端はコンタクト１９を介して、接地端ＧＮＤと接続され
るアルミ配線１８に接続される。
【００２２】本実施形態の図１によれば、図３のリップ
ル波形図で示すように、分圧抵抗素子Ｒ１と寄生容量Ｃ
１との時定数に関わりなく、直接分圧出力Ｖｉの接続ラ
インに容量Ｃ１を介して高電圧レベルの伝達を行うこと
ができ、帰還経路での遅延を大幅に短縮する事が出来、
従って高圧出力Ｖｏのリップル幅の低減をはかる事が出
来る。
【００２３】本実施形態によるリップル幅ｖは、次式
（２）に示される。
【００２４】 ｖ＝コンパレータ遅延ｓ×昇圧能力ｖ／ｓ …………（２） ここで本実施形態の効果を示すために、高電圧レベルの
絶対精度を決めているリップル幅に着目し、昇圧回路・
コンパレータ・分圧抵抗を同一とする高電圧生成回路の
シミュレーション結果を図４に示す。本実施形態の図１
の回路構成において、分圧抵抗Ｒ１の寄生容量成分Ｃ１
として１ＰＦを付加した場合、図４のようにリップル幅
が３５０ｍｖとなる。
【００２５】従って本実施形態により、対ＳＵＢ寄生容
量Ｃ１をスピードアップ容量と同等に、リップル幅低減
の効果が得られるのが明らかであり、スピードアップ容
量素子の面積削減もしくは削除が可能となる。
【００２６】図５は本発明の第２の実施形態の分圧抵抗
Ｒ１部分の断面図を示す。図４の第１の実施形態に対
し、分圧抵抗素子ポリシリコン層１３の下部にはＮウェ
ル１１を有し、その上部には第２の絶縁膜１５を介して
第２分圧抵抗素子ポリシリコン層１６を有し、このＮウ
ェル１１と第２ポリシリコン層１６とは高電圧出力ライ
ンに接続されている。
【００２７】図５で示す構造において、分圧抵抗素子ポ
リシリコンＲ１の下部に高電圧出力レベルに接続したＮ
ウェル１１を、上部に高電圧出力ラインに接続した第２
ポリシリコン層１６を形成し、層間容量Ｃ１を介して分
圧出力Ｖｉの接続ラインにフィードバックをかけてい
る。これは、スピードアップ容量と同じ効果をもたら
し、スピードアップ容量Ｃ１としての役目を果たしてい
る。
【００２８】図５の実施形態では、第１の実施形態と同
じ素子面積において、第１の実施形態より多くのスピー
ドアップ容量値を得ることが出来る特徴がある。
【００２９】
【発明の効果】以上説明したように本発明の構成によれ
ば、スピードアップ容量素子Ｃ１の面積を増加させるこ
となく、リップル幅が改善された高電圧生成回路が得ら
れるとうい効果がある。また、第２の実施形態では、同
じ素子面積において、第１の実施形態の場合より多くの
スピードアップ容量値を得ることが出来るという特徴が
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図。
【図２】（ａ）（ｂ）は図１の実施形態における分圧抵
抗Ｒ１，Ｒ２部分の平面図および断面図。
【図３】図１の回路の動作を説明するリップル波形図。
【図４】図１の回路構成におけるシミュレーション実行
時の波形図。
【図５】本発明の第２の実施形態における分圧抵抗Ｒ１
部分の断面図。
【図６】従来例１の回路構成を説明する回路図。
【図７】図６の回路構成の動作を説明するリップル波形
図。
【図８】図６の回路構成におけるシミュレーション実行
時の波形図。
【図９】従来例２の回路構成を説明する回路図。
【図１０】図９の回路構成におけるシミュレーション実
行時の波形図。
【符号の説明】
１ 昇圧回路 ２ コンパレータ １０ Ｐ型基板 １１ Ｎウェル １２，１５ 絶縁膜 １３，１６ ポリシリコン抵抗素子 １４，１７ 層間容量 １８ アルミ配線 １９ コンタクト Ｃ１ スピードアップ容量 Ｃ２，Ｃ３ ＳＵＢ容量 Ｒ１，Ｒ２ 分圧抵抗 Ｖｏ 高電圧出力 Ｖｃ 制御電圧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 昇圧用クロックと制御信号とを入力し高
    電圧出力を出力する昇圧回路と、この昇圧回路の出力を
    分圧する第１、第２の分圧抵抗Ｒ１、Ｒ２と、これら分
    圧抵抗Ｒ１、Ｒ２により分圧された分圧電圧を基準電圧
    と比較して前記制御信号を出力するコンパレータとから
    なる高電圧生成回路を有する半導体集積回路において、
    前記分圧抵抗Ｒ１の寄生容量が、この第１の分圧抵抗の
    下層に寄生する基板容量からなり、この基板容量領域
    に、高電圧出力ラインを接続したウェルが形成されたこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 第１の分圧抵抗Ｒ１の寄生容量が、コン
    パレータの入力となる分圧電圧の接続線に前記第１の分
    圧抵抗Ｒ１を介して接続され、スピードアップ容量とし
    て機能する請求項１記載の半導体集積回路。
  3. 【請求項３】 第１の分圧抵抗Ｒ１の寄生容量が、半導
    体基板に設けられかつ高電圧出力ラインに接続されたウ
    ェルと第１の絶縁膜を介して設けられた前記第１の分圧
    抵抗となる第１のポリシリコン抵抗素子との間に形成さ
    れた請求項１または２記載の半導体集積回路。
  4. 【請求項４】 第１の分圧抵抗Ｒ１の寄生容量が、半導
    体基板に設けられかつ高電圧出力ラインに接続されたウ
    ェルと、このウェル上に第１の絶縁膜を介して設けられ
    た第１のポリシリコン抵抗素子と、この第１のポリシリ
    コン抵抗素子上に第２の絶縁膜を介して設けられた第２
    のポリシリコン抵抗素子とからなる構造における、前記
    ウェルと前記第１のポリシリコン抵抗素子との間、およ
    び前記第１のポリシリコン抵抗素子と前記第２のポリシ
    リコン抵抗素子との間に形成され、また第１の分圧抵抗
    が、前記第１のポリシリコン抵抗素子と前記第２のポリ
    シリコン抵抗素子とにより形成された請求項１または２
    記載の半導体集積回路。
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