JP2812074B2 - 半導体装置 - Google Patents
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- JP2812074B2 JP2812074B2 JP4176340A JP17634092A JP2812074B2 JP 2812074 B2 JP2812074 B2 JP 2812074B2 JP 4176340 A JP4176340 A JP 4176340A JP 17634092 A JP17634092 A JP 17634092A JP 2812074 B2 JP2812074 B2 JP 2812074B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、電界効果型トランジスタを主な構成要素とし、高電
圧が入力されたことを検出するための回路的手段を有す
る半導体装置に関する。
に、電界効果型トランジスタを主な構成要素とし、高電
圧が入力されたことを検出するための回路的手段を有す
る半導体装置に関する。
【０００２】
【従来の技術】図４（ａ）に、この種の従来の半導体装
置における高電圧検出回路の一例を示す。なお、ここで
は、説明の簡単のために、一般的な電源電圧（５Ｖ）を
基準にし、５Ｖ以上の電圧を高電圧と称することとす
る。図４（ａ）において、Ｐ型ＭＯＳ電界効果型トラン
ジスタ（以後、ＰＭＯＳトランジスタと記す）Ｑ31は、
しきい値電圧が１Ｖに設定されておりまたゲートが接地
線に接続されているので、導通状態にある。又、Ｎ型Ｍ
ＯＳ電界効果型トランジスタ（以後、ＮＭＯＳトランジ
スタと記す）Ｑ32のしきい値電圧は、５Ｖに設定されて
いる。従ってＮＭＯＳトランジスタＱ32のゲート電圧Ｖ
INが５Ｖ未満であれば、このＮＭＯＳトランジスタＱ32
は非導通となり、出力電圧ＶSOは高レベルとなる。一
方、ＮＭＯＳトランジスタＱ32のゲート電圧ＶINが５Ｖ
以上であればこのＮＭＯＳトランジスタＱ32は導通し、
出力電圧ＶSOは低レベルとなる。
置における高電圧検出回路の一例を示す。なお、ここで
は、説明の簡単のために、一般的な電源電圧（５Ｖ）を
基準にし、５Ｖ以上の電圧を高電圧と称することとす
る。図４（ａ）において、Ｐ型ＭＯＳ電界効果型トラン
ジスタ（以後、ＰＭＯＳトランジスタと記す）Ｑ31は、
しきい値電圧が１Ｖに設定されておりまたゲートが接地
線に接続されているので、導通状態にある。又、Ｎ型Ｍ
ＯＳ電界効果型トランジスタ（以後、ＮＭＯＳトランジ
スタと記す）Ｑ32のしきい値電圧は、５Ｖに設定されて
いる。従ってＮＭＯＳトランジスタＱ32のゲート電圧Ｖ
INが５Ｖ未満であれば、このＮＭＯＳトランジスタＱ32
は非導通となり、出力電圧ＶSOは高レベルとなる。一
方、ＮＭＯＳトランジスタＱ32のゲート電圧ＶINが５Ｖ
以上であればこのＮＭＯＳトランジスタＱ32は導通し、
出力電圧ＶSOは低レベルとなる。
【０００３】つまり、図４（ａ）に示される高電圧検出
回路１Ａは、ＭＯＳトランジスタのしきい値電圧を検出
しようとする高電圧と同等の値（ここでは、５Ｖ）に設
定することにより、高電圧入力の検出を可能としてい
る。
回路１Ａは、ＭＯＳトランジスタのしきい値電圧を検出
しようとする高電圧と同等の値（ここでは、５Ｖ）に設
定することにより、高電圧入力の検出を可能としてい
る。
【０００４】次に、従来の半導体装置に用いられる高電
圧検出回路の他の例について、図４（ｂ）に示す回路図
を用いて説明する。この高電圧検出回路は、異なる電圧
の電源電圧ピンを２ピン以上もつ場合に有効である。図
４（ｂ）において、ＮＭＯＳトランジスタＱ33のゲート
電圧は、ＶCCレベル（＝５Ｖ）に設定されている。ここ
で、ＮＭＯＳトランジスタＱ33とＮＭＯＳトランジスタ
Ｑ34とはともに導通しており、節点Ｎ1 は、中間レベル
で平衡している。また、ＮＭＯＳトランジスタＱ35およ
びＮＭＯＳトランジスタＱ36は、それぞれ、ＮＭＯＳト
ランジスタＱ33およびＮＭＯＳトランジスタＱ34と同一
の構造にされている。従ってＮＭＯＳトランジスタＱ35
のゲート電圧ＶINがＮＭＯＳトランジスタＱ33のそれと
同一である場合には、出力電圧ＶSOは、節点Ｎ1 の電圧
レベルと同一レベルとなる。ところが、ＶIN〉ＶCCであ
る場合、例えば、ＶIN＝ＶPP＝１２．５Ｖ〉ＶCC＝５Ｖ
である場合には、ＮＭＯＳトランジスタＱ33およびＮＭ
ＯＳトランジスタＱ34、言いかえればＮＭＯＳトランジ
スタＱ36よりも、ＮＭＯＳトランジスタＱ35の電流能力
の方が高くなり、出力電圧ＶSOは高レベルとなる。
圧検出回路の他の例について、図４（ｂ）に示す回路図
を用いて説明する。この高電圧検出回路は、異なる電圧
の電源電圧ピンを２ピン以上もつ場合に有効である。図
４（ｂ）において、ＮＭＯＳトランジスタＱ33のゲート
電圧は、ＶCCレベル（＝５Ｖ）に設定されている。ここ
で、ＮＭＯＳトランジスタＱ33とＮＭＯＳトランジスタ
Ｑ34とはともに導通しており、節点Ｎ1 は、中間レベル
で平衡している。また、ＮＭＯＳトランジスタＱ35およ
びＮＭＯＳトランジスタＱ36は、それぞれ、ＮＭＯＳト
ランジスタＱ33およびＮＭＯＳトランジスタＱ34と同一
の構造にされている。従ってＮＭＯＳトランジスタＱ35
のゲート電圧ＶINがＮＭＯＳトランジスタＱ33のそれと
同一である場合には、出力電圧ＶSOは、節点Ｎ1 の電圧
レベルと同一レベルとなる。ところが、ＶIN〉ＶCCであ
る場合、例えば、ＶIN＝ＶPP＝１２．５Ｖ〉ＶCC＝５Ｖ
である場合には、ＮＭＯＳトランジスタＱ33およびＮＭ
ＯＳトランジスタＱ34、言いかえればＮＭＯＳトランジ
スタＱ36よりも、ＮＭＯＳトランジスタＱ35の電流能力
の方が高くなり、出力電圧ＶSOは高レベルとなる。
【０００５】逆に、ＶIN〈ＶCC、例えば、ＶIN＝ＶPP＝
０Ｖ〈ＶCC＝５Ｖである場合には、ＮＭＯＳトランジス
タＱ36よりもＮＭＯＳトランジスタＱ35の電流能力の方
が低くなり、出力電圧ＶSOは低レベルとなる。つまり、
図４（ｂ）に示される高電圧検出回路においては、入力
電圧ＶINを基準電圧となる電圧ＶCCと比較することによ
り、高電圧入力の検出を可能としている。
０Ｖ〈ＶCC＝５Ｖである場合には、ＮＭＯＳトランジス
タＱ36よりもＮＭＯＳトランジスタＱ35の電流能力の方
が低くなり、出力電圧ＶSOは低レベルとなる。つまり、
図４（ｂ）に示される高電圧検出回路においては、入力
電圧ＶINを基準電圧となる電圧ＶCCと比較することによ
り、高電圧入力の検出を可能としている。
【０００６】以上、従来の半導体装置に用いられている
高電圧検出回路について説明した。この高電圧検出機能
を有することにより、半導体装置は、入力レベルが２値
（低レベル，高レベル）から、少なくとも１値（高電圧
レベル）が増加する結果、その機能を拡張することがで
きる。
高電圧検出回路について説明した。この高電圧検出機能
を有することにより、半導体装置は、入力レベルが２値
（低レベル，高レベル）から、少なくとも１値（高電圧
レベル）が増加する結果、その機能を拡張することがで
きる。
【０００７】
【発明が解決しようとする課題】以上述べたような高電
圧検出回路を備えた従来の半導体装置では、製造工程が
複雑になったり、電源電圧の数に制限が加わるという不
都合が起る。以下にその説明をする。
圧検出回路を備えた従来の半導体装置では、製造工程が
複雑になったり、電源電圧の数に制限が加わるという不
都合が起る。以下にその説明をする。
【０００８】先ず、図４（ａ）に示した例においては、
高電圧検出回路の構成上、しきい値電圧の高い（ここで
は、５Ｖ以上）ＭＯＳトランジスタを必要とする。とこ
ろが通常、ＭＯＳトランジスタのしきい値電圧は、その
ゲート電圧の振幅（０Ｖ〜５Ｖ）の間に設定されてい
る。例えば、複数個のＮＭＯＳトランジスタは、そのし
きい値電圧を１Ｖに統一し、形成されている。
高電圧検出回路の構成上、しきい値電圧の高い（ここで
は、５Ｖ以上）ＭＯＳトランジスタを必要とする。とこ
ろが通常、ＭＯＳトランジスタのしきい値電圧は、その
ゲート電圧の振幅（０Ｖ〜５Ｖ）の間に設定されてい
る。例えば、複数個のＮＭＯＳトランジスタは、そのし
きい値電圧を１Ｖに統一し、形成されている。
【０００９】従って、この例の高電圧検出回路を構成す
るためには、形成すべきＭＯＳトランジスタの種類が、
１種類増える。言いかえれば、高電圧検出回路専用のし
きい値の高いトランジスタを形成しなくてはならず、そ
の為の製造工程数および製造コストが増える。
るためには、形成すべきＭＯＳトランジスタの種類が、
１種類増える。言いかえれば、高電圧検出回路専用のし
きい値の高いトランジスタを形成しなくてはならず、そ
の為の製造工程数および製造コストが増える。
【００１０】また、図４（ｂ）に示した例の場合には、
電源電圧ピンを２ピン必要とするので、単一電源の半導
体装置には適用できず、適用範囲の融通性に欠ける。
電源電圧ピンを２ピン必要とするので、単一電源の半導
体装置には適用できず、適用範囲の融通性に欠ける。
【００１１】本発明は上述のような従来の半導体装置に
おける高電圧検出回路の問題点に鑑みてなされたもので
あって、複数の電源電圧を必要とせず、しかも新らしい
製造工程を付け加える必要のない融通性に秀れた高電圧
検出回路を備えた半導体装置を提供することを目的とす
る。
おける高電圧検出回路の問題点に鑑みてなされたもので
あって、複数の電源電圧を必要とせず、しかも新らしい
製造工程を付け加える必要のない融通性に秀れた高電圧
検出回路を備えた半導体装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ電界効果型トランジスタを用いた半導体装置であ
って、高電圧検出回路を備える半導体集積回路におい
て、前記高電圧検出回路が、第１の入力端に入力される
第１の電流の値と第２の入力端に入力される第２の電流
の値とを比較し、その大小関係を二値状態の電圧に変換
して出力する電流センス回路と、電源電圧供給線と前記
第１の入力端との間に、電流経路が直列になるように設
けられ、電流電圧特性が比例関係の特性を示す抵抗素子
と、前記電源電圧供給線と前記第２の入力端との間に、
電流経路が直列になるように設けられ、ゲート電極に外
部から電圧が与えられるＭＯＳ電界効果型トランジスタ
とを有し、前記電源電圧供給線の電圧を入力とし、前記
電流センス回路の出力端から出力を取り出す構成である
ことを特徴している。
ＭＯＳ電界効果型トランジスタを用いた半導体装置であ
って、高電圧検出回路を備える半導体集積回路におい
て、前記高電圧検出回路が、第１の入力端に入力される
第１の電流の値と第２の入力端に入力される第２の電流
の値とを比較し、その大小関係を二値状態の電圧に変換
して出力する電流センス回路と、電源電圧供給線と前記
第１の入力端との間に、電流経路が直列になるように設
けられ、電流電圧特性が比例関係の特性を示す抵抗素子
と、前記電源電圧供給線と前記第２の入力端との間に、
電流経路が直列になるように設けられ、ゲート電極に外
部から電圧が与えられるＭＯＳ電界効果型トランジスタ
とを有し、前記電源電圧供給線の電圧を入力とし、前記
電流センス回路の出力端から出力を取り出す構成である
ことを特徴している。
【００１３】
【実施例】次に、本発明の好適な実施例について、図面
を用いて説明する。図１に、本発明の第１の実施例にお
ける高電圧検出回路の回路図を示す。図２（ａ）に、図
１中の抵抗素子Ｒ1 ，Ｒ2 の電流−電圧依存性を示す。
更に、図２（ｂ）に、図１中の電流センス回路２の電流
−出力電圧依存性を示す。
を用いて説明する。図１に、本発明の第１の実施例にお
ける高電圧検出回路の回路図を示す。図２（ａ）に、図
１中の抵抗素子Ｒ1 ，Ｒ2 の電流−電圧依存性を示す。
更に、図２（ｂ）に、図１中の電流センス回路２の電流
−出力電圧依存性を示す。
【００１４】まず、抵抗素子Ｒ1 ，Ｒ2 の機能について
説明する。図１において、抵抗素子Ｒ1 ，Ｒ2 はそれぞ
れ、電流センス回路２への電流Ｉ1 ，Ｉ2 を制御する
が、特徴的なことは抵抗素子Ｒ1 ，Ｒ2 には互いに、電
流−電圧依存性の異なるものが用いられていることであ
る。本実施例においては、抵抗素子Ｒ1 には拡散層抵抗
を用いており、抵抗素子Ｒ2 には、ゲートとソースとを
ダイオード接続したデプレッション型のＮＭＯＳトラン
ジスタを用いている。
説明する。図１において、抵抗素子Ｒ1 ，Ｒ2 はそれぞ
れ、電流センス回路２への電流Ｉ1 ，Ｉ2 を制御する
が、特徴的なことは抵抗素子Ｒ1 ，Ｒ2 には互いに、電
流−電圧依存性の異なるものが用いられていることであ
る。本実施例においては、抵抗素子Ｒ1 には拡散層抵抗
を用いており、抵抗素子Ｒ2 には、ゲートとソースとを
ダイオード接続したデプレッション型のＮＭＯＳトラン
ジスタを用いている。
【００１５】抵抗素子Ｒ1 の電流−電圧依存性は、オー
ムの法則より、電源電圧ＶCCが高くなる程、電流Ｉ1 が
比例して直線的に増加する特性を示す。一方、抵抗素子
Ｒ2については、ＭＯＳトランジスタの基本的特性によ
り、飽和領域で動作する場合には、ドレイン電圧、ここ
では電源電圧ＶCCが高くなっても、ドレイン電流ここで
は電流Ｉ2 が増加せず一定値を保つ。従って、図２
（ａ）に示されるように、電源電圧ＶCCが低い場合に
は、Ｉ1 〈Ｉ2 なる関係が得られ、逆に電源電圧ＶCCが
高い場合には、Ｉ1 〉Ｉ2 なる関係が得られる。図２
（ａ）では、Ｉ1 ＝Ｉ2となる電源電圧（以下、ＶS と
称する）を６Ｖに設定してあるが、このＶS の値は、抵
抗素子Ｒ1 の抵抗値あるいは、抵抗素子Ｒ2 の電流能力
の設定により任意に設定できる。
ムの法則より、電源電圧ＶCCが高くなる程、電流Ｉ1 が
比例して直線的に増加する特性を示す。一方、抵抗素子
Ｒ2については、ＭＯＳトランジスタの基本的特性によ
り、飽和領域で動作する場合には、ドレイン電圧、ここ
では電源電圧ＶCCが高くなっても、ドレイン電流ここで
は電流Ｉ2 が増加せず一定値を保つ。従って、図２
（ａ）に示されるように、電源電圧ＶCCが低い場合に
は、Ｉ1 〈Ｉ2 なる関係が得られ、逆に電源電圧ＶCCが
高い場合には、Ｉ1 〉Ｉ2 なる関係が得られる。図２
（ａ）では、Ｉ1 ＝Ｉ2となる電源電圧（以下、ＶS と
称する）を６Ｖに設定してあるが、このＶS の値は、抵
抗素子Ｒ1 の抵抗値あるいは、抵抗素子Ｒ2 の電流能力
の設定により任意に設定できる。
【００１６】次に、図１中の電流センス回路２の動作に
ついて説明する。ＮＭＯＳトランジスタＱ1 ，Ｑ2 およ
びＰＭＯＳトランジスタＱ3 はそれぞれ、ＮＭＯＳトラ
ンジスタＱ11，Ｑ12およびＰＭＯＳトランジスタＱ13と
同一構造である。尚、説明を容易にするために、電流Ｉ
2 を一定とする。
ついて説明する。ＮＭＯＳトランジスタＱ1 ，Ｑ2 およ
びＰＭＯＳトランジスタＱ3 はそれぞれ、ＮＭＯＳトラ
ンジスタＱ11，Ｑ12およびＰＭＯＳトランジスタＱ13と
同一構造である。尚、説明を容易にするために、電流Ｉ
2 を一定とする。
【００１７】今、抵抗素子Ｒ2 に電流Ｉ2 が流れると、
ＮＭＯＳトランジスタＱ11，Ｑ12さらには、ＰＭＯＳト
ランジスタＱ13，Ｑ3 にも同じく電流Ｉ2 が流れる。一
方、抵抗素子Ｒ1 に電流Ｉ1 が流れると、ＮＭＯＳトラ
ンジスタＱ1 ，Ｑ2 にも同じく電流Ｉ1 が流れる。ここ
で、ＮＭＯＳトランジスタＱ2 およびＰＭＯＳトランジ
スタＱ3 に流れる電流をそれぞれ、ＩS1，ＩS2と表す
と、出力電圧ＶSOは、電流ＩS1とＩS2、言いかえれば、
電流Ｉ1 とＩ2 の電流値により決定されることがわか
る。
ＮＭＯＳトランジスタＱ11，Ｑ12さらには、ＰＭＯＳト
ランジスタＱ13，Ｑ3 にも同じく電流Ｉ2 が流れる。一
方、抵抗素子Ｒ1 に電流Ｉ1 が流れると、ＮＭＯＳトラ
ンジスタＱ1 ，Ｑ2 にも同じく電流Ｉ1 が流れる。ここ
で、ＮＭＯＳトランジスタＱ2 およびＰＭＯＳトランジ
スタＱ3 に流れる電流をそれぞれ、ＩS1，ＩS2と表す
と、出力電圧ＶSOは、電流ＩS1とＩS2、言いかえれば、
電流Ｉ1 とＩ2 の電流値により決定されることがわか
る。
【００１８】図２（ｂ）に示すとおり、Ｉ1 〈Ｉ2 であ
る場合には、出力電圧ＶSOは電流ＩS1とＩS2とが交差す
るときの電圧ＶH で平衡し、これは高レベルである。一
方、Ｉ1 〉Ｉ2 である場合には、出力電圧ＶSOは電流Ｉ
S1とＩS2とが交差するときの電圧ＶL で平行し、低レベ
ルとなる。
る場合には、出力電圧ＶSOは電流ＩS1とＩS2とが交差す
るときの電圧ＶH で平衡し、これは高レベルである。一
方、Ｉ1 〉Ｉ2 である場合には、出力電圧ＶSOは電流Ｉ
S1とＩS2とが交差するときの電圧ＶL で平行し、低レベ
ルとなる。
【００１９】つまり、電流センス回路２は、入力された
２つの電流Ｉ1 ，Ｉ2 の差を比較，検出することによ
り、出力を得る機能を有する。
２つの電流Ｉ1 ，Ｉ2 の差を比較，検出することによ
り、出力を得る機能を有する。
【００２０】上述した、抵抗素子Ｒ1 ，Ｒ2 ならびに電
流センス回路２を組み合せた本実施例の高電圧検出回路
は、次のように動作する。
流センス回路２を組み合せた本実施例の高電圧検出回路
は、次のように動作する。
【００２１】ＶCC〈ＶS ＝６Ｖである場合には、Ｉ
1 〈Ｉ2 より、出力電圧ＶSOは高レベルとなる。
1 〈Ｉ2 より、出力電圧ＶSOは高レベルとなる。
【００２２】一方、ＶCC〉ＶS ＝６Ｖである場合には、
Ｉ1 〉Ｉ2 より、出力電圧ＶSOは低レベルとなる。
Ｉ1 〉Ｉ2 より、出力電圧ＶSOは低レベルとなる。
【００２３】つまり、本実施例においては、電源電圧Ｖ
CCが基準電圧ＶS を越えていることを検出することが可
能である。
CCが基準電圧ＶS を越えていることを検出することが可
能である。
【００２４】本実施例においては、抵抗素子Ｒ2 にデプ
レッション型のＮＭＯＳトランジスタを用いている。こ
のトランジスタは、そのしきい値電圧が、例えば、−３
Ｖと低く、しきい値電圧が１Ｖのエンハンスメント型の
ＮＭＯＳトランジスタとは、別の製造工程を設け、形成
しなければならない。しかしながら、このデプレッショ
ン型ＭＯＳトランジスタは、従来の半導体装置におい
て、例えば、定電流源としてよく用いられるものであ
り、従来の半導体装置に用いられる高電圧検出回路で
は、例えば５Ｖ以上のしきい値電圧をもつ専用のＭＯＳ
トランジスタを用いなければならないのに比べて、通常
の製造工程に何ら変更を加えるものではない。
レッション型のＮＭＯＳトランジスタを用いている。こ
のトランジスタは、そのしきい値電圧が、例えば、−３
Ｖと低く、しきい値電圧が１Ｖのエンハンスメント型の
ＮＭＯＳトランジスタとは、別の製造工程を設け、形成
しなければならない。しかしながら、このデプレッショ
ン型ＭＯＳトランジスタは、従来の半導体装置におい
て、例えば、定電流源としてよく用いられるものであ
り、従来の半導体装置に用いられる高電圧検出回路で
は、例えば５Ｖ以上のしきい値電圧をもつ専用のＭＯＳ
トランジスタを用いなければならないのに比べて、通常
の製造工程に何ら変更を加えるものではない。
【００２５】尚、本実施例では、図１に示す回路構成の
電流センス回路２を用いた例について説明したが、本発
明はこれらに限られるものではない。入力される２つの
電流の大小を比較し、その大小関係に応じた二値状態を
持つ電圧信号に変換して出力する回路は、例えば、記憶
装置中において、メモリセルからの電流をセンスして記
憶情報を検知し出力するためのセンスアンプとして、様
々な回路が考えられ実用化されている。このようなセン
スアンプの技術を本発明に適用することができることは
明らかである。又、抵抗素子Ｒ1 として拡散層抵抗を用
いて説明したが、電流−電圧特性が直線性を示すものと
しては、半導体集積回路において、信号配線やＭＯＳト
ランジスタのゲート電極としてよく用いられる多結晶シ
リコン層を用いても、本実施例と同様な効果を得ること
ができることは言うまでもない。更には、抵抗素子Ｒ2
として、ゲートとソースとを短絡してダイオード接続し
たデプレッション型のＮＭＯＳトランジスタを用いた
が、ゲートをソースから切り離し、独立のゲート電位を
与えれば、基準電圧ＶS を外部から制御することが可能
となる。
電流センス回路２を用いた例について説明したが、本発
明はこれらに限られるものではない。入力される２つの
電流の大小を比較し、その大小関係に応じた二値状態を
持つ電圧信号に変換して出力する回路は、例えば、記憶
装置中において、メモリセルからの電流をセンスして記
憶情報を検知し出力するためのセンスアンプとして、様
々な回路が考えられ実用化されている。このようなセン
スアンプの技術を本発明に適用することができることは
明らかである。又、抵抗素子Ｒ1 として拡散層抵抗を用
いて説明したが、電流−電圧特性が直線性を示すものと
しては、半導体集積回路において、信号配線やＭＯＳト
ランジスタのゲート電極としてよく用いられる多結晶シ
リコン層を用いても、本実施例と同様な効果を得ること
ができることは言うまでもない。更には、抵抗素子Ｒ2
として、ゲートとソースとを短絡してダイオード接続し
たデプレッション型のＮＭＯＳトランジスタを用いた
が、ゲートをソースから切り離し、独立のゲート電位を
与えれば、基準電圧ＶS を外部から制御することが可能
となる。
【００２６】次に、本発明の第２の実施例について説明
する。本実施例は、図１に示す高電圧検出回路を用いて
構成された、動作の安定性および高速性に秀れた出力バ
ッファ回路を備えている。図３は、本実施例における出
力バッファ回路の回路図である。図３において、高電圧
検出回路１Ｂ，ＮＡＮＤゲート，インバータおよびＮＭ
ＯＳトランジスタＱ23を備えていない従来の出力バッフ
ァ回路においては、一般的に、ＮＭＯＳトランジスタＱ
22が放電を行なう場合、その放電速度は電源電圧に大き
く依存する。すなわち、放電時にＮＭＯＳトランジスタ
Ｑ22のゲートには、電源電圧ＶCCレベルが印加されるの
で、このＮＭＯＳトランジスタＱ22の電流能力は、その
ゲート電圧である電源電圧ＶCCに大きく依存する。従っ
て、高電源電圧印加時には、放電速度は速いが、低電源
電圧印加時の放電速度を高速にするために、ＮＭＯＳト
ランジスタＱ22の電流能力を高く設定しておくと、高電
源電圧印加時の電流能力が著しく高くなり接地電位変動
を誘発するので、安定な動作を期待できない。
する。本実施例は、図１に示す高電圧検出回路を用いて
構成された、動作の安定性および高速性に秀れた出力バ
ッファ回路を備えている。図３は、本実施例における出
力バッファ回路の回路図である。図３において、高電圧
検出回路１Ｂ，ＮＡＮＤゲート，インバータおよびＮＭ
ＯＳトランジスタＱ23を備えていない従来の出力バッフ
ァ回路においては、一般的に、ＮＭＯＳトランジスタＱ
22が放電を行なう場合、その放電速度は電源電圧に大き
く依存する。すなわち、放電時にＮＭＯＳトランジスタ
Ｑ22のゲートには、電源電圧ＶCCレベルが印加されるの
で、このＮＭＯＳトランジスタＱ22の電流能力は、その
ゲート電圧である電源電圧ＶCCに大きく依存する。従っ
て、高電源電圧印加時には、放電速度は速いが、低電源
電圧印加時の放電速度を高速にするために、ＮＭＯＳト
ランジスタＱ22の電流能力を高く設定しておくと、高電
源電圧印加時の電流能力が著しく高くなり接地電位変動
を誘発するので、安定な動作を期待できない。
【００２７】これに対して本実施例においては、高電源
電圧検出回路１Ｂを設け、この回路により低電源電圧印
加時にはこれを検知し、ＮＭＯＳトランジスタＱ23が活
性化され、一方、高電源電圧印加時にはＮＭＯＳトラン
ジスタＱ23が活性化されないように構成している。従っ
て、本実施例における出力バッファ回路は、電源電圧Ｖ
CCの高さに応じてその電流能力が変わり、高速かつ安定
に動作する。
電圧検出回路１Ｂを設け、この回路により低電源電圧印
加時にはこれを検知し、ＮＭＯＳトランジスタＱ23が活
性化され、一方、高電源電圧印加時にはＮＭＯＳトラン
ジスタＱ23が活性化されないように構成している。従っ
て、本実施例における出力バッファ回路は、電源電圧Ｖ
CCの高さに応じてその電流能力が変わり、高速かつ安定
に動作する。
【００２８】
【発明の効果】以上説明したように本発明は、電流−電
圧依存性の異なる２つの抵抗素子に流れる電流を比較検
出することにより、高電圧が印加されたことを検出でき
る。
圧依存性の異なる２つの抵抗素子に流れる電流を比較検
出することにより、高電圧が印加されたことを検出でき
る。
【００２９】これにより本発明によれば、単一電源電圧
の半導体装置においても、高電圧検出回路専用のしきい
値の高い特異なＭＯＳトランジスタを形成する必要がな
い。従って、製造工程数および製造コストを増加させる
ことなく、高電圧検出が可能な半導体装置を提供でき
る。
の半導体装置においても、高電圧検出回路専用のしきい
値の高い特異なＭＯＳトランジスタを形成する必要がな
い。従って、製造工程数および製造コストを増加させる
ことなく、高電圧検出が可能な半導体装置を提供でき
る。
【図１】本発明の第１の実施例における高電圧検出回路
の回路図である。
の回路図である。
【図２】分図（ａ）は、図１中の抵抗素子Ｒ1 および抵
抗素子Ｒ2 の電流−電圧特性を示す図である。分図
（ｂ）は、図１中の電流センス回路の電流−電圧特性を
示す図である。
抗素子Ｒ2 の電流−電圧特性を示す図である。分図
（ｂ）は、図１中の電流センス回路の電流−電圧特性を
示す図である。
【図３】本発明の第２の実施例における出力バッファ回
路の回路図である。
路の回路図である。
【図４】分図（ａ）は、従来の半導体装置における高電
圧検出回路の一例の回路図である。分図（ｂ）は、従来
の半導体装置における高電圧検出回路の他の例の回路図
である。
圧検出回路の一例の回路図である。分図（ｂ）は、従来
の半導体装置における高電圧検出回路の他の例の回路図
である。
１Ａ，１Ｂ 高電圧検出回路 ２ 電流センス回路
Claims (2)
- 【請求項１】 ＭＯＳ電界効果型トランジスタを用いた
半導体装置であって、高電圧検出回路を備える半導体集
積回路において、前記高電圧検出回路が、 第１の入力端に入力される第１の電流の値と第２の入力
端に入力される第２の電流の値とを比較し、その大小関
係を二値状態の電圧に変換して出力する電流センス回路
と、 電源電圧供給線と前記第１の入力端との間に、電流経路
が直列になるように設けられ、電流電圧特性が比例関係
の特性を示す抵抗素子と、 前記電源電圧供給線と前記第２の入力端との間に、電流
経路が直列になるように設けられ、ゲート電極に外部か
ら電圧が与えられるＭＯＳ電界効果型トランジスタとを
有し、 前記電源電圧供給線の電圧を入力とし、前記電流センス
回路の出力端から出力を取り出す構成であることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記高電圧検出回路のＭＯＳ電界効果型トランジスタは
デプレッション型の特性を示し、ゲート電極に外部から
の電圧が与えられるのに替えて、ゲート電極とソース電
極とが短絡されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176340A JP2812074B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176340A JP2812074B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621787A JPH0621787A (ja) | 1994-01-28 |
| JP2812074B2 true JP2812074B2 (ja) | 1998-10-15 |
Family
ID=16011876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176340A Expired - Fee Related JP2812074B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812074B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6321411B2 (ja) | 2014-03-13 | 2018-05-09 | エイブリック株式会社 | 電圧検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741428U (ja) * | 1980-08-15 | 1982-03-06 |
-
1992
- 1992-07-03 JP JP4176340A patent/JP2812074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621787A (ja) | 1994-01-28 |
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