JPH0578211B2 - - Google Patents
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- JPH0578211B2 JPH0578211B2 JP58212083A JP21208383A JPH0578211B2 JP H0578211 B2 JPH0578211 B2 JP H0578211B2 JP 58212083 A JP58212083 A JP 58212083A JP 21208383 A JP21208383 A JP 21208383A JP H0578211 B2 JPH0578211 B2 JP H0578211B2
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- JP
- Japan
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- voltage
- load
- impedance means
- mis transistors
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- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Engineering & Computer Science (AREA)
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- Nonlinear Science (AREA)
- Electromagnetism (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電源電圧の中間レベルを出力する電
圧変換回路に関する。
圧変換回路に関する。
従来技術と問題点
ダイナミツクRAMのメモリセルの一部を構成
するキヤパシタ電極へは電源電圧（5V）の中間
レベル例えば2.5Vを与えたりするが、集積回路
で電源電圧の中間レベルを必要とするケースは
まゝある。中間レベルは簡単には第１図に示すよ
うに抵抗分圧回路を使用して得られる。この図で
Ｒ１，Ｒ２は電源電圧Vccを分圧して中間レベル
の電圧Vcc′を得、これを負荷回路Ｌへ与える抵
抗である。R1＝R2ならVcc′＝Vcc／２であるが、
負荷回路Ｌが電流をとるものであるとこの関係は
くずれる。また本例では＋5Vの電源Vccと0Vの
電源Vssの間に抵抗Ｒ１，Ｒ２が直列になつて接
続され、常時VccからVssへ向う電流を流し、電
力消費を伴なう点もこの回路の欠点である。該電
力消費を小にするには抵抗Ｒ１，Ｒ２の値を大に
すればよいが、抵抗値が大であると負荷電流によ
るノードＮの電圧Vcc′の上記変動が大きくなる。
するキヤパシタ電極へは電源電圧（5V）の中間
レベル例えば2.5Vを与えたりするが、集積回路
で電源電圧の中間レベルを必要とするケースは
まゝある。中間レベルは簡単には第１図に示すよ
うに抵抗分圧回路を使用して得られる。この図で
Ｒ１，Ｒ２は電源電圧Vccを分圧して中間レベル
の電圧Vcc′を得、これを負荷回路Ｌへ与える抵
抗である。R1＝R2ならVcc′＝Vcc／２であるが、
負荷回路Ｌが電流をとるものであるとこの関係は
くずれる。また本例では＋5Vの電源Vccと0Vの
電源Vssの間に抵抗Ｒ１，Ｒ２が直列になつて接
続され、常時VccからVssへ向う電流を流し、電
力消費を伴なう点もこの回路の欠点である。該電
力消費を小にするには抵抗Ｒ１，Ｒ２の値を大に
すればよいが、抵抗値が大であると負荷電流によ
るノードＮの電圧Vcc′の上記変動が大きくなる。
常時消費電力を少なくしかつ負荷電流による負
荷電圧Vcc′の変動を少なくするには第２図の回
路が有効である。この回路では抵抗Ｒ１，Ｒ２に
よる電源Vccの分圧電圧をMISトランジスタＱ１
のゲートに与え、負荷回路Ｌは該トランジスタＱ
１を通して電源Vccへ接続する。従つて負荷電流
はトランジスタＱ１のドレイン、ソースを流れ、
分圧回路Ｒ１，Ｒ２には流れないので負荷電流に
よる負荷電圧Vcc′の変動はなく、しかも分圧回
路はMISトランジスタＱ１のゲートに電圧を与え
るだけなので高抵抗にしてよく、消費電力は少な
い。ノードＮ１の電圧VNと負荷電圧Vcc′との間
にはVN−Vth＝Vcc′の関係があるので、Vcc′＝
Vcc／２が要求されるならVN＝Vth＋Vcc／２に
選定する。しかしこの回路ではトランジスタＱ１
のしきい値電圧Vthが負荷電圧Vcc′に直接影響
し、Vthは集積回路製造プロセスで変るので製品
毎に負荷電圧Vcc′のバラつきがあるという問題
を有する。
荷電圧Vcc′の変動を少なくするには第２図の回
路が有効である。この回路では抵抗Ｒ１，Ｒ２に
よる電源Vccの分圧電圧をMISトランジスタＱ１
のゲートに与え、負荷回路Ｌは該トランジスタＱ
１を通して電源Vccへ接続する。従つて負荷電流
はトランジスタＱ１のドレイン、ソースを流れ、
分圧回路Ｒ１，Ｒ２には流れないので負荷電流に
よる負荷電圧Vcc′の変動はなく、しかも分圧回
路はMISトランジスタＱ１のゲートに電圧を与え
るだけなので高抵抗にしてよく、消費電力は少な
い。ノードＮ１の電圧VNと負荷電圧Vcc′との間
にはVN−Vth＝Vcc′の関係があるので、Vcc′＝
Vcc／２が要求されるならVN＝Vth＋Vcc／２に
選定する。しかしこの回路ではトランジスタＱ１
のしきい値電圧Vthが負荷電圧Vcc′に直接影響
し、Vthは集積回路製造プロセスで変るので製品
毎に負荷電圧Vcc′のバラつきがあるという問題
を有する。
発明の目的
本発明はかゝる点を改善し、負荷電圧Vcc′が
ドライバトランジスタＱ１のVthの影響を受けな
いようにしようとするものである。
ドライバトランジスタＱ１のVthの影響を受けな
いようにしようとするものである。
発明の構成
本発明の電圧変換回路は、ｎ，ｍをｎ＞ｍなる
整数として電源電圧と出力電圧の比をｍ／ｎと
し、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数ｎ−ｍの第２のMISトランジスタ
Ｑ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とするが、次に実施例を参照し
ながらこれを説明する。
整数として電源電圧と出力電圧の比をｍ／ｎと
し、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数ｎ−ｍの第２のMISトランジスタ
Ｑ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とするが、次に実施例を参照し
ながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、全図を通して
そうであるが第１図、第２図などと同じ部分には
同じ符号が付してある。第２図と比較すれば明ら
かなように第３図では分圧回路（ゲート電圧制御
回路）にMOSトランジスタＱ２，Ｑ３を挿入し
た点が異なる。第３図の回路ではノードＮ２の電
位はVth、ノードＮ３の電位は2Vthであり、R1
＝R2とするとノードＮ１の電位は（Vcc−
2Vth）／２＋2Vth＝Vcc／２＋Vthである。な
おトランジスタＱ１〜Ｑ３は同じ半導体基板上に
同じ工程で作られるので、同じしきい値電圧を持
つとしてよい。ノードＮ１が上記電位をもつなら
負荷電圧Vcc′はそれよりVthだけ低い電圧、従つ
てVcc／２である。こうしてトランジスタのしき
い値に無関係な電圧Vcc′を負荷Ｌに供給するこ
とができる。
そうであるが第１図、第２図などと同じ部分には
同じ符号が付してある。第２図と比較すれば明ら
かなように第３図では分圧回路（ゲート電圧制御
回路）にMOSトランジスタＱ２，Ｑ３を挿入し
た点が異なる。第３図の回路ではノードＮ２の電
位はVth、ノードＮ３の電位は2Vthであり、R1
＝R2とするとノードＮ１の電位は（Vcc−
2Vth）／２＋2Vth＝Vcc／２＋Vthである。な
おトランジスタＱ１〜Ｑ３は同じ半導体基板上に
同じ工程で作られるので、同じしきい値電圧を持
つとしてよい。ノードＮ１が上記電位をもつなら
負荷電圧Vcc′はそれよりVthだけ低い電圧、従つ
てVcc／２である。こうしてトランジスタのしき
い値に無関係な電圧Vcc′を負荷Ｌに供給するこ
とができる。
第４図は本発明の第２の実施例を示す。第３図
の回路は負荷Ｌが電流を取込む（Vcc−Ｑ１−Ｌ
−Vssの経路で電流が流れる）ことを前提として
おり、負荷Ｌから電流が流出することは想定して
いない。第４図は負荷Ｌが電流を流出させる場合
にも対処するものである。この第４図の回路でＲ
１，Ｒ２，Ｑ２，Ｑ３，Ｑ１の経路は第３図と同
じであり、負荷電圧Vcc′をVthに無関係にVcc／
２に保持する。MISトランジスタＱ４，Ｑ５，Ｑ
６、抵抗Ｒ３，Ｒ４は、負荷Ｌからトランジスタ
Ｑ４を通つて電源Vssへ電流が流れる場合に負荷
電圧Vcc′をVcc／２に保持する回路である。ここ
でQ4，Q5，Q6はＰチヤンネルトランジスタであ
る。即ち、ノードＮ６の電位はVcc−Vth、ノー
ドＮ５の電位はVcc−2Vthであり、ノードＮ４
の電位はR3＝R4なら（Vcc−2Vth）／２＝
Vcc／２−Vthである。トランジスタＱ４はＰチ
ヤンネルトランジスタとするとノードＮ４の電位
はVcc′よりＱ４のVthだけ低いから、結果Vcc′は
Vcc／２になる。こうして第４図の回路では、負
荷へ電流が流入する場合でもまた負荷から電流が
流出する場合でも、負荷電圧をVthに無関係に一
定にできる。
の回路は負荷Ｌが電流を取込む（Vcc−Ｑ１−Ｌ
−Vssの経路で電流が流れる）ことを前提として
おり、負荷Ｌから電流が流出することは想定して
いない。第４図は負荷Ｌが電流を流出させる場合
にも対処するものである。この第４図の回路でＲ
１，Ｒ２，Ｑ２，Ｑ３，Ｑ１の経路は第３図と同
じであり、負荷電圧Vcc′をVthに無関係にVcc／
２に保持する。MISトランジスタＱ４，Ｑ５，Ｑ
６、抵抗Ｒ３，Ｒ４は、負荷Ｌからトランジスタ
Ｑ４を通つて電源Vssへ電流が流れる場合に負荷
電圧Vcc′をVcc／２に保持する回路である。ここ
でQ4，Q5，Q6はＰチヤンネルトランジスタであ
る。即ち、ノードＮ６の電位はVcc−Vth、ノー
ドＮ５の電位はVcc−2Vthであり、ノードＮ４
の電位はR3＝R4なら（Vcc−2Vth）／２＝
Vcc／２−Vthである。トランジスタＱ４はＰチ
ヤンネルトランジスタとするとノードＮ４の電位
はVcc′よりＱ４のVthだけ低いから、結果Vcc′は
Vcc／２になる。こうして第４図の回路では、負
荷へ電流が流入する場合でもまた負荷から電流が
流出する場合でも、負荷電圧をVthに無関係に一
定にできる。
第５図および第６図は本発明の第３、第４の実
施例を示し、前者は負荷電圧Vcc′をVcc／３に、
後者は負荷電圧Vcc′を2Vcc／３に保つ。即ち第
５図でノードＮ７の電位は3Vth、抵抗Ｒ１，Ｒ
２はR1＝2R2に選ぶのでノードＮ１の電位は
（Vcc−3Vth）／３＋3Vth＝Vcc／３＋2Vth、負
荷電圧Vcc′はこれよりVth2段落ちであるから
Vcc／３である。また第６図ではノードＮ７の電
位は3Vth、2R1＝R2としてノードＮ１の電位は
２（Vcc−3Vth）／３＋3Vth＝2Vcc／３＋Vth、
負荷電圧Vcc′はそれよりVth1段落ちであるから
2Vcc／３である。
施例を示し、前者は負荷電圧Vcc′をVcc／３に、
後者は負荷電圧Vcc′を2Vcc／３に保つ。即ち第
５図でノードＮ７の電位は3Vth、抵抗Ｒ１，Ｒ
２はR1＝2R2に選ぶのでノードＮ１の電位は
（Vcc−3Vth）／３＋3Vth＝Vcc／３＋2Vth、負
荷電圧Vcc′はこれよりVth2段落ちであるから
Vcc／３である。また第６図ではノードＮ７の電
位は3Vth、2R1＝R2としてノードＮ１の電位は
２（Vcc−3Vth）／３＋3Vth＝2Vcc／３＋Vth、
負荷電圧Vcc′はそれよりVth1段落ちであるから
2Vcc／３である。
一般化すると、Vcc′＝mVcc／ｎなる負荷電圧
を得るにはゲート電圧制御回路の抵抗分圧回路に
挿入されるトランジスタＱ２，Ｑ３，……として
ｎ個のトランジスタを用い、負荷回路に挿入され
るトランジスタＱ１のゲート回路に挿入されるト
ランジスタＱ８……としてｎ−ｍ−１個のトラン
ジスタを用い抵抗比R2／（R1＋R2）をｍ／ｎに
すればよい。こうしてVthの影響を受けない種々
の負荷電圧Vcc′を得ることができる。但しｍ，
ｎは共に整数で、ｍ＜ｎである。
を得るにはゲート電圧制御回路の抵抗分圧回路に
挿入されるトランジスタＱ２，Ｑ３，……として
ｎ個のトランジスタを用い、負荷回路に挿入され
るトランジスタＱ１のゲート回路に挿入されるト
ランジスタＱ８……としてｎ−ｍ−１個のトラン
ジスタを用い抵抗比R2／（R1＋R2）をｍ／ｎに
すればよい。こうしてVthの影響を受けない種々
の負荷電圧Vcc′を得ることができる。但しｍ，
ｎは共に整数で、ｍ＜ｎである。
第１図のような抵抗分圧回路で消費電力を小に
するため抵抗値を大にすると、時定数が大になる
から負荷電圧の立上りは第７図ａに示すように緩
やかになる。第３図などのようにトランジスタＱ
１等を使用すると負荷電圧Vcc′の立上りは第７
図ｂの如く迅速になり、電源投入で直ちに動作状
態に入ることができる。
するため抵抗値を大にすると、時定数が大になる
から負荷電圧の立上りは第７図ａに示すように緩
やかになる。第３図などのようにトランジスタＱ
１等を使用すると負荷電圧Vcc′の立上りは第７
図ｂの如く迅速になり、電源投入で直ちに動作状
態に入ることができる。
第３図などの回路で抵抗Ｒ２は図示位置ではな
く、例えばＱ３とVss間に移してもよく、結果は
同じである。なおこの方が、トランジスタのVth
はバツクバイアス効果を受けるので、Ｑ２，Ｑ３
のソース電位が上つてＱ１のそれに近ずき、等し
いVthにするという点で有利である。
く、例えばＱ３とVss間に移してもよく、結果は
同じである。なおこの方が、トランジスタのVth
はバツクバイアス効果を受けるので、Ｑ２，Ｑ３
のソース電位が上つてＱ１のそれに近ずき、等し
いVthにするという点で有利である。
更に第７図は第３図における抵抗R1，R2をデ
プレシヨントランジスタT1〜To，T1′〜To′で置
換えた実施例である。同一トランジスタ、同一ノ
ードは同じ記号で示してある。一般にMISダイナ
ミツクメモリで使用されるポリシリコン層、拡散
層の抵抗は数10Ω／□程度と低い。これら抵抗層
を使用しここで必要とされる数100KΩの抵抗を
得るためには、数10万μ2の面積が必要とされる。
これを避けるために抵抗のかわりに１個又は複数
個のデプレシヨントランジスタを直列に接続して
使用すると良い。これにより少ない面積でかつ電
流を少なく押える事ができる。
プレシヨントランジスタT1〜To，T1′〜To′で置
換えた実施例である。同一トランジスタ、同一ノ
ードは同じ記号で示してある。一般にMISダイナ
ミツクメモリで使用されるポリシリコン層、拡散
層の抵抗は数10Ω／□程度と低い。これら抵抗層
を使用しここで必要とされる数100KΩの抵抗を
得るためには、数10万μ2の面積が必要とされる。
これを避けるために抵抗のかわりに１個又は複数
個のデプレシヨントランジスタを直列に接続して
使用すると良い。これにより少ない面積でかつ電
流を少なく押える事ができる。
発明の効果
以上説明したように本発明によれば消費電力が
少なく、負荷電流による電圧降下が少なく、負荷
トランジスタのVthの影響を受けない高安定度の
電圧変換回路が得られる。
少なく、負荷電流による電圧降下が少なく、負荷
トランジスタのVthの影響を受けない高安定度の
電圧変換回路が得られる。
第１図および第２図は従来回路の例を示す回路
図、第３図〜第７図は本発明の実施例を示す回路
図、第８図はトランジスタ使用効果を示すグラフ
である。 図面でVcc，Vssは電源電圧、Ｌは負荷、Ｑ１
は負荷と直列なMISトランジスタ、Ｒ１，Ｒ２，
Ｑ２，Ｑ３，Ｑ８は制御電圧回路である。
図、第３図〜第７図は本発明の実施例を示す回路
図、第８図はトランジスタ使用効果を示すグラフ
である。 図面でVcc，Vssは電源電圧、Ｌは負荷、Ｑ１
は負荷と直列なMISトランジスタ、Ｒ１，Ｒ２，
Ｑ２，Ｑ３，Ｑ８は制御電圧回路である。
Claims (1)
- 【特許請求の範囲】 １ ｎ，ｍをｎ＞ｍなる整数として電源電圧と出
力電圧の比をｍ／ｎとし、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とする電圧変換回路。 ２ 前記インピーダンス手段が抵抗から成ること
を特徴とする特許請求の範囲第１項記載の電圧変
換回路。 ３ 前記インピーダンス手段がデプレツシヨント
ランジスタから成ることを特徴とする特許請求の
範囲第１項記載の電圧変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
| KR1019840006602A KR890003032B1 (ko) | 1983-11-11 | 1984-10-24 | 전압 변환 회로 |
| DE8484307636T DE3468794D1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| EP84307636A EP0145254B1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| US07/015,529 US4692689A (en) | 1983-11-11 | 1987-02-12 | FET voltage reference circuit with threshold voltage compensation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103827A JPS60103827A (ja) | 1985-06-08 |
| JPH0578211B2 true JPH0578211B2 (ja) | 1993-10-28 |
Family
ID=16616584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212083A Granted JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4692689A (ja) |
| EP (1) | EP0145254B1 (ja) |
| JP (1) | JPS60103827A (ja) |
| KR (1) | KR890003032B1 (ja) |
| DE (1) | DE3468794D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| US4622476A (en) * | 1985-03-29 | 1986-11-11 | Advanced Micro Devices, Inc. | Temperature compensated active resistor |
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