JPH0578211B2 - - Google Patents
Info
- Publication number
- JPH0578211B2 JPH0578211B2 JP58212083A JP21208383A JPH0578211B2 JP H0578211 B2 JPH0578211 B2 JP H0578211B2 JP 58212083 A JP58212083 A JP 58212083A JP 21208383 A JP21208383 A JP 21208383A JP H0578211 B2 JPH0578211 B2 JP H0578211B2
- Authority
- JP
- Japan
- Prior art keywords
- vcc
- voltage
- load
- impedance means
- mis transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電源電圧の中間レベルを出力する電
圧変換回路に関する。
圧変換回路に関する。
従来技術と問題点
ダイナミツクRAMのメモリセルの一部を構成
するキヤパシタ電極へは電源電圧（5V）の中間
レベル例えば2.5Vを与えたりするが、集積回路
で電源電圧の中間レベルを必要とするケースは
まゝある。中間レベルは簡単には第１図に示すよ
うに抵抗分圧回路を使用して得られる。この図で
Ｒ１，Ｒ２は電源電圧Vccを分圧して中間レベル
の電圧Vcc′を得、これを負荷回路Ｌへ与える抵
抗である。R1＝R2ならVcc′＝Vcc／２であるが、
負荷回路Ｌが電流をとるものであるとこの関係は
くずれる。また本例では＋5Vの電源Vccと0Vの
電源Vssの間に抵抗Ｒ１，Ｒ２が直列になつて接
続され、常時VccからVssへ向う電流を流し、電
力消費を伴なう点もこの回路の欠点である。該電
力消費を小にするには抵抗Ｒ１，Ｒ２の値を大に
すればよいが、抵抗値が大であると負荷電流によ
るノードＮの電圧Vcc′の上記変動が大きくなる。
するキヤパシタ電極へは電源電圧（5V）の中間
レベル例えば2.5Vを与えたりするが、集積回路
で電源電圧の中間レベルを必要とするケースは
まゝある。中間レベルは簡単には第１図に示すよ
うに抵抗分圧回路を使用して得られる。この図で
Ｒ１，Ｒ２は電源電圧Vccを分圧して中間レベル
の電圧Vcc′を得、これを負荷回路Ｌへ与える抵
抗である。R1＝R2ならVcc′＝Vcc／２であるが、
負荷回路Ｌが電流をとるものであるとこの関係は
くずれる。また本例では＋5Vの電源Vccと0Vの
電源Vssの間に抵抗Ｒ１，Ｒ２が直列になつて接
続され、常時VccからVssへ向う電流を流し、電
力消費を伴なう点もこの回路の欠点である。該電
力消費を小にするには抵抗Ｒ１，Ｒ２の値を大に
すればよいが、抵抗値が大であると負荷電流によ
るノードＮの電圧Vcc′の上記変動が大きくなる。
常時消費電力を少なくしかつ負荷電流による負
荷電圧Vcc′の変動を少なくするには第２図の回
路が有効である。この回路では抵抗Ｒ１，Ｒ２に
よる電源Vccの分圧電圧をMISトランジスタＱ１
のゲートに与え、負荷回路Ｌは該トランジスタＱ
１を通して電源Vccへ接続する。従つて負荷電流
はトランジスタＱ１のドレイン、ソースを流れ、
分圧回路Ｒ１，Ｒ２には流れないので負荷電流に
よる負荷電圧Vcc′の変動はなく、しかも分圧回
路はMISトランジスタＱ１のゲートに電圧を与え
るだけなので高抵抗にしてよく、消費電力は少な
い。ノードＮ１の電圧VNと負荷電圧Vcc′との間
にはVN−Vth＝Vcc′の関係があるので、Vcc′＝
Vcc／２が要求されるならVN＝Vth＋Vcc／２に
選定する。しかしこの回路ではトランジスタＱ１
のしきい値電圧Vthが負荷電圧Vcc′に直接影響
し、Vthは集積回路製造プロセスで変るので製品
毎に負荷電圧Vcc′のバラつきがあるという問題
を有する。
荷電圧Vcc′の変動を少なくするには第２図の回
路が有効である。この回路では抵抗Ｒ１，Ｒ２に
よる電源Vccの分圧電圧をMISトランジスタＱ１
のゲートに与え、負荷回路Ｌは該トランジスタＱ
１を通して電源Vccへ接続する。従つて負荷電流
はトランジスタＱ１のドレイン、ソースを流れ、
分圧回路Ｒ１，Ｒ２には流れないので負荷電流に
よる負荷電圧Vcc′の変動はなく、しかも分圧回
路はMISトランジスタＱ１のゲートに電圧を与え
るだけなので高抵抗にしてよく、消費電力は少な
い。ノードＮ１の電圧VNと負荷電圧Vcc′との間
にはVN−Vth＝Vcc′の関係があるので、Vcc′＝
Vcc／２が要求されるならVN＝Vth＋Vcc／２に
選定する。しかしこの回路ではトランジスタＱ１
のしきい値電圧Vthが負荷電圧Vcc′に直接影響
し、Vthは集積回路製造プロセスで変るので製品
毎に負荷電圧Vcc′のバラつきがあるという問題
を有する。
発明の目的
本発明はかゝる点を改善し、負荷電圧Vcc′が
ドライバトランジスタＱ１のVthの影響を受けな
いようにしようとするものである。
ドライバトランジスタＱ１のVthの影響を受けな
いようにしようとするものである。
発明の構成
本発明の電圧変換回路は、ｎ，ｍをｎ＞ｍなる
整数として電源電圧と出力電圧の比をｍ／ｎと
し、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数ｎ−ｍの第２のMISトランジスタ
Ｑ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とするが、次に実施例を参照し
ながらこれを説明する。
整数として電源電圧と出力電圧の比をｍ／ｎと
し、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数ｎ−ｍの第２のMISトランジスタ
Ｑ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とするが、次に実施例を参照し
ながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、全図を通して
そうであるが第１図、第２図などと同じ部分には
同じ符号が付してある。第２図と比較すれば明ら
かなように第３図では分圧回路（ゲート電圧制御
回路）にMOSトランジスタＱ２，Ｑ３を挿入し
た点が異なる。第３図の回路ではノードＮ２の電
位はVth、ノードＮ３の電位は2Vthであり、R1
＝R2とするとノードＮ１の電位は（Vcc−
2Vth）／２＋2Vth＝Vcc／２＋Vthである。な
おトランジスタＱ１〜Ｑ３は同じ半導体基板上に
同じ工程で作られるので、同じしきい値電圧を持
つとしてよい。ノードＮ１が上記電位をもつなら
負荷電圧Vcc′はそれよりVthだけ低い電圧、従つ
てVcc／２である。こうしてトランジスタのしき
い値に無関係な電圧Vcc′を負荷Ｌに供給するこ
とができる。
そうであるが第１図、第２図などと同じ部分には
同じ符号が付してある。第２図と比較すれば明ら
かなように第３図では分圧回路（ゲート電圧制御
回路）にMOSトランジスタＱ２，Ｑ３を挿入し
た点が異なる。第３図の回路ではノードＮ２の電
位はVth、ノードＮ３の電位は2Vthであり、R1
＝R2とするとノードＮ１の電位は（Vcc−
2Vth）／２＋2Vth＝Vcc／２＋Vthである。な
おトランジスタＱ１〜Ｑ３は同じ半導体基板上に
同じ工程で作られるので、同じしきい値電圧を持
つとしてよい。ノードＮ１が上記電位をもつなら
負荷電圧Vcc′はそれよりVthだけ低い電圧、従つ
てVcc／２である。こうしてトランジスタのしき
い値に無関係な電圧Vcc′を負荷Ｌに供給するこ
とができる。
第４図は本発明の第２の実施例を示す。第３図
の回路は負荷Ｌが電流を取込む（Vcc−Ｑ１−Ｌ
−Vssの経路で電流が流れる）ことを前提として
おり、負荷Ｌから電流が流出することは想定して
いない。第４図は負荷Ｌが電流を流出させる場合
にも対処するものである。この第４図の回路でＲ
１，Ｒ２，Ｑ２，Ｑ３，Ｑ１の経路は第３図と同
じであり、負荷電圧Vcc′をVthに無関係にVcc／
２に保持する。MISトランジスタＱ４，Ｑ５，Ｑ
６、抵抗Ｒ３，Ｒ４は、負荷Ｌからトランジスタ
Ｑ４を通つて電源Vssへ電流が流れる場合に負荷
電圧Vcc′をVcc／２に保持する回路である。ここ
でQ4，Q5，Q6はＰチヤンネルトランジスタであ
る。即ち、ノードＮ６の電位はVcc−Vth、ノー
ドＮ５の電位はVcc−2Vthであり、ノードＮ４
の電位はR3＝R4なら（Vcc−2Vth）／２＝
Vcc／２−Vthである。トランジスタＱ４はＰチ
ヤンネルトランジスタとするとノードＮ４の電位
はVcc′よりＱ４のVthだけ低いから、結果Vcc′は
Vcc／２になる。こうして第４図の回路では、負
荷へ電流が流入する場合でもまた負荷から電流が
流出する場合でも、負荷電圧をVthに無関係に一
定にできる。
の回路は負荷Ｌが電流を取込む（Vcc−Ｑ１−Ｌ
−Vssの経路で電流が流れる）ことを前提として
おり、負荷Ｌから電流が流出することは想定して
いない。第４図は負荷Ｌが電流を流出させる場合
にも対処するものである。この第４図の回路でＲ
１，Ｒ２，Ｑ２，Ｑ３，Ｑ１の経路は第３図と同
じであり、負荷電圧Vcc′をVthに無関係にVcc／
２に保持する。MISトランジスタＱ４，Ｑ５，Ｑ
６、抵抗Ｒ３，Ｒ４は、負荷Ｌからトランジスタ
Ｑ４を通つて電源Vssへ電流が流れる場合に負荷
電圧Vcc′をVcc／２に保持する回路である。ここ
でQ4，Q5，Q6はＰチヤンネルトランジスタであ
る。即ち、ノードＮ６の電位はVcc−Vth、ノー
ドＮ５の電位はVcc−2Vthであり、ノードＮ４
の電位はR3＝R4なら（Vcc−2Vth）／２＝
Vcc／２−Vthである。トランジスタＱ４はＰチ
ヤンネルトランジスタとするとノードＮ４の電位
はVcc′よりＱ４のVthだけ低いから、結果Vcc′は
Vcc／２になる。こうして第４図の回路では、負
荷へ電流が流入する場合でもまた負荷から電流が
流出する場合でも、負荷電圧をVthに無関係に一
定にできる。
第５図および第６図は本発明の第３、第４の実
施例を示し、前者は負荷電圧Vcc′をVcc／３に、
後者は負荷電圧Vcc′を2Vcc／３に保つ。即ち第
５図でノードＮ７の電位は3Vth、抵抗Ｒ１，Ｒ
２はR1＝2R2に選ぶのでノードＮ１の電位は
（Vcc−3Vth）／３＋3Vth＝Vcc／３＋2Vth、負
荷電圧Vcc′はこれよりVth2段落ちであるから
Vcc／３である。また第６図ではノードＮ７の電
位は3Vth、2R1＝R2としてノードＮ１の電位は
２（Vcc−3Vth）／３＋3Vth＝2Vcc／３＋Vth、
負荷電圧Vcc′はそれよりVth1段落ちであるから
2Vcc／３である。
施例を示し、前者は負荷電圧Vcc′をVcc／３に、
後者は負荷電圧Vcc′を2Vcc／３に保つ。即ち第
５図でノードＮ７の電位は3Vth、抵抗Ｒ１，Ｒ
２はR1＝2R2に選ぶのでノードＮ１の電位は
（Vcc−3Vth）／３＋3Vth＝Vcc／３＋2Vth、負
荷電圧Vcc′はこれよりVth2段落ちであるから
Vcc／３である。また第６図ではノードＮ７の電
位は3Vth、2R1＝R2としてノードＮ１の電位は
２（Vcc−3Vth）／３＋3Vth＝2Vcc／３＋Vth、
負荷電圧Vcc′はそれよりVth1段落ちであるから
2Vcc／３である。
一般化すると、Vcc′＝mVcc／ｎなる負荷電圧
を得るにはゲート電圧制御回路の抵抗分圧回路に
挿入されるトランジスタＱ２，Ｑ３，……として
ｎ個のトランジスタを用い、負荷回路に挿入され
るトランジスタＱ１のゲート回路に挿入されるト
ランジスタＱ８……としてｎ−ｍ−１個のトラン
ジスタを用い抵抗比R2／（R1＋R2）をｍ／ｎに
すればよい。こうしてVthの影響を受けない種々
の負荷電圧Vcc′を得ることができる。但しｍ，
ｎは共に整数で、ｍ＜ｎである。
を得るにはゲート電圧制御回路の抵抗分圧回路に
挿入されるトランジスタＱ２，Ｑ３，……として
ｎ個のトランジスタを用い、負荷回路に挿入され
るトランジスタＱ１のゲート回路に挿入されるト
ランジスタＱ８……としてｎ−ｍ−１個のトラン
ジスタを用い抵抗比R2／（R1＋R2）をｍ／ｎに
すればよい。こうしてVthの影響を受けない種々
の負荷電圧Vcc′を得ることができる。但しｍ，
ｎは共に整数で、ｍ＜ｎである。
第１図のような抵抗分圧回路で消費電力を小に
するため抵抗値を大にすると、時定数が大になる
から負荷電圧の立上りは第７図ａに示すように緩
やかになる。第３図などのようにトランジスタＱ
１等を使用すると負荷電圧Vcc′の立上りは第７
図ｂの如く迅速になり、電源投入で直ちに動作状
態に入ることができる。
するため抵抗値を大にすると、時定数が大になる
から負荷電圧の立上りは第７図ａに示すように緩
やかになる。第３図などのようにトランジスタＱ
１等を使用すると負荷電圧Vcc′の立上りは第７
図ｂの如く迅速になり、電源投入で直ちに動作状
態に入ることができる。
第３図などの回路で抵抗Ｒ２は図示位置ではな
く、例えばＱ３とVss間に移してもよく、結果は
同じである。なおこの方が、トランジスタのVth
はバツクバイアス効果を受けるので、Ｑ２，Ｑ３
のソース電位が上つてＱ１のそれに近ずき、等し
いVthにするという点で有利である。
く、例えばＱ３とVss間に移してもよく、結果は
同じである。なおこの方が、トランジスタのVth
はバツクバイアス効果を受けるので、Ｑ２，Ｑ３
のソース電位が上つてＱ１のそれに近ずき、等し
いVthにするという点で有利である。
更に第７図は第３図における抵抗R1，R2をデ
プレシヨントランジスタT1〜To，T1′〜To′で置
換えた実施例である。同一トランジスタ、同一ノ
ードは同じ記号で示してある。一般にMISダイナ
ミツクメモリで使用されるポリシリコン層、拡散
層の抵抗は数10Ω／□程度と低い。これら抵抗層
を使用しここで必要とされる数100KΩの抵抗を
得るためには、数10万μ2の面積が必要とされる。
これを避けるために抵抗のかわりに１個又は複数
個のデプレシヨントランジスタを直列に接続して
使用すると良い。これにより少ない面積でかつ電
流を少なく押える事ができる。
プレシヨントランジスタT1〜To，T1′〜To′で置
換えた実施例である。同一トランジスタ、同一ノ
ードは同じ記号で示してある。一般にMISダイナ
ミツクメモリで使用されるポリシリコン層、拡散
層の抵抗は数10Ω／□程度と低い。これら抵抗層
を使用しここで必要とされる数100KΩの抵抗を
得るためには、数10万μ2の面積が必要とされる。
これを避けるために抵抗のかわりに１個又は複数
個のデプレシヨントランジスタを直列に接続して
使用すると良い。これにより少ない面積でかつ電
流を少なく押える事ができる。
発明の効果
以上説明したように本発明によれば消費電力が
少なく、負荷電流による電圧降下が少なく、負荷
トランジスタのVthの影響を受けない高安定度の
電圧変換回路が得られる。
少なく、負荷電流による電圧降下が少なく、負荷
トランジスタのVthの影響を受けない高安定度の
電圧変換回路が得られる。
第１図および第２図は従来回路の例を示す回路
図、第３図〜第７図は本発明の実施例を示す回路
図、第８図はトランジスタ使用効果を示すグラフ
である。 図面でVcc，Vssは電源電圧、Ｌは負荷、Ｑ１
は負荷と直列なMISトランジスタ、Ｒ１，Ｒ２，
Ｑ２，Ｑ３，Ｑ８は制御電圧回路である。
図、第３図〜第７図は本発明の実施例を示す回路
図、第８図はトランジスタ使用効果を示すグラフ
である。 図面でVcc，Vssは電源電圧、Ｌは負荷、Ｑ１
は負荷と直列なMISトランジスタ、Ｒ１，Ｒ２，
Ｑ２，Ｑ３，Ｑ８は制御電圧回路である。
Claims (1)
- 【特許請求の範囲】 １ ｎ，ｍをｎ＞ｍなる整数として電源電圧と出
力電圧の比をｍ／ｎとし、 電源間に互いに直列に接続されてなる第１のイ
ンピーダンス手段Ｒ１、第２のインピーダンス手
段Ｒ２、複数ｎの第１のMISトランジスタＱ２，
Ｑ３と、 負荷と直列になつて電源間に接続され、１以上
の数（ｎ−ｍ）のMISトランジスタであつて、該
第１のインピーダンス手段Ｒ１と該第２のインピ
ーダンス手段Ｒ２の接続点Ｎ１の電圧から該１以
上の数（ｎ−ｍ）のMISトランジスタのしきい値
の合計を差引いた結果の出力電圧を負荷に供給す
る該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８とを備え、 該複数ｎの第１のMISトランジスタＱ２，Ｑ３
は、各々該１以上の数（ｎ−ｍ）の第２のMISト
ランジスタＱ１，Ｑ８の各々と略同じしきい値を
有し、かつ各々のゲート・ドレイン間が共通接続
され、 該１以上の数（ｎ−ｍ）の第２のMISトランジ
スタＱ１，Ｑ８はダーリントン接続されており、 第１のインピーダンス手段の抵抗値をＲ１、第
２のインピーダンス手段の抵抗値をＲ２としたと
き、抵抗比〔R2／R1＋R2〕をｍ／ｎに等しく
し、上記出力電圧を上記しきい値とは無関係な値
としたことを特徴とする電圧変換回路。 ２ 前記インピーダンス手段が抵抗から成ること
を特徴とする特許請求の範囲第１項記載の電圧変
換回路。 ３ 前記インピーダンス手段がデプレツシヨント
ランジスタから成ることを特徴とする特許請求の
範囲第１項記載の電圧変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
| KR1019840006602A KR890003032B1 (ko) | 1983-11-11 | 1984-10-24 | 전압 변환 회로 |
| EP84307636A EP0145254B1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| DE8484307636T DE3468794D1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| US07/015,529 US4692689A (en) | 1983-11-11 | 1987-02-12 | FET voltage reference circuit with threshold voltage compensation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103827A JPS60103827A (ja) | 1985-06-08 |
| JPH0578211B2 true JPH0578211B2 (ja) | 1993-10-28 |
Family
ID=16616584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212083A Granted JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4692689A (ja) |
| EP (1) | EP0145254B1 (ja) |
| JP (1) | JPS60103827A (ja) |
| KR (1) | KR890003032B1 (ja) |
| DE (1) | DE3468794D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| US4622476A (en) * | 1985-03-29 | 1986-11-11 | Advanced Micro Devices, Inc. | Temperature compensated active resistor |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4868416A (en) * | 1987-12-15 | 1989-09-19 | Gazelle Microcircuits, Inc. | FET constant reference voltage generator |
| US4888498A (en) * | 1988-03-24 | 1989-12-19 | Texas Instruments Incorporated | Integrated-circuit power-up pulse generator circuit |
| JPH0673092B2 (ja) * | 1988-04-12 | 1994-09-14 | 日本電気株式会社 | 定電圧発生回路 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| US4918334A (en) * | 1988-08-15 | 1990-04-17 | International Business Machines Corporation | Bias voltage generator for static CMOS circuits |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JP2652061B2 (ja) * | 1989-06-06 | 1997-09-10 | 三菱電機株式会社 | 中間電位発生回路 |
| US4994891A (en) * | 1989-06-20 | 1991-02-19 | Advanced Micro Devices | Shielded transistor device |
| JPH043513A (ja) * | 1990-04-20 | 1992-01-08 | Nec Corp | パワーオンリセット回路 |
| JPH06223568A (ja) * | 1993-01-29 | 1994-08-12 | Mitsubishi Electric Corp | 中間電位発生装置 |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| DE69325278T2 (de) * | 1993-12-31 | 1999-11-11 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtige, elektrisch programmierbare Halbleiterspeicheranordnung mit einem Spannungsregler |
| DE69325714T2 (de) * | 1993-12-31 | 2000-03-02 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungsregler für nichtflüchtige Halbleiterspeicheranordnungen |
| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5614815A (en) * | 1994-03-10 | 1997-03-25 | Fujitsu Limited | Constant voltage supplying circuit |
| JP3123337B2 (ja) * | 1994-03-31 | 2001-01-09 | 富士電機株式会社 | 電圧駆動型半導体素子用のゲート駆動用回路装置 |
| US5786720A (en) * | 1994-09-22 | 1998-07-28 | Lsi Logic Corporation | 5 volt CMOS driver circuit for driving 3.3 volt line |
| JP3586502B2 (ja) * | 1995-09-04 | 2004-11-10 | 株式会社ルネサステクノロジ | 電圧発生回路 |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6670845B1 (en) * | 2002-07-16 | 2003-12-30 | Silicon Storage Technology, Inc. | High D.C. voltage to low D.C. voltage circuit converter |
| JP4927356B2 (ja) * | 2005-07-11 | 2012-05-09 | エルピーダメモリ株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116817A (ja) * | 1981-12-21 | 1983-07-12 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌ−ｃｍｏｓ入力バツフア |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823332A (en) * | 1970-01-30 | 1974-07-09 | Rca Corp | Mos fet reference voltage supply |
| SU571800A1 (ru) * | 1976-04-19 | 1977-09-05 | Предприятие П/Я Х-5737 | Стабилизатор посто нного напр жени |
| US4197511A (en) * | 1978-12-18 | 1980-04-08 | Bell Telephone Laboratories, Incorporated | Linear load MOS transistor circuit |
| JPS5672530A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Semiconductor circuit |
| JPS5693037U (ja) * | 1979-12-19 | 1981-07-24 | ||
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| US4453121A (en) * | 1981-12-21 | 1984-06-05 | Motorola, Inc. | Reference voltage generator |
| JPS59218042A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体集積回路 |
| JPH0679262B2 (ja) * | 1984-02-28 | 1994-10-05 | シャープ株式会社 | 参照電圧回路 |
-
1983
- 1983-11-11 JP JP58212083A patent/JPS60103827A/ja active Granted
-
1984
- 1984-10-24 KR KR1019840006602A patent/KR890003032B1/ko not_active IP Right Cessation
- 1984-11-06 EP EP84307636A patent/EP0145254B1/en not_active Expired
- 1984-11-06 DE DE8484307636T patent/DE3468794D1/de not_active Expired
-
1987
- 1987-02-12 US US07/015,529 patent/US4692689A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116817A (ja) * | 1981-12-21 | 1983-07-12 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌ−ｃｍｏｓ入力バツフア |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692689A (en) | 1987-09-08 |
| EP0145254A3 (en) | 1985-07-24 |
| EP0145254B1 (en) | 1988-01-13 |
| KR890003032B1 (ko) | 1989-08-19 |
| EP0145254A2 (en) | 1985-06-19 |
| JPS60103827A (ja) | 1985-06-08 |
| KR850003637A (ko) | 1985-06-20 |
| DE3468794D1 (en) | 1988-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0578211B2 (ja) | ||
| US6329871B2 (en) | Reference voltage generation circuit using source followers | |
| US6545525B2 (en) | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages | |
| US4868483A (en) | Power voltage regulator circuit | |
| US4812735A (en) | Intermediate potential generating circuit | |
| US6744305B2 (en) | Power supply circuit having value of output voltage adjusted | |
| JP2000058761A (ja) | 半導体集積回路 | |
| EP0573240A2 (en) | Reference voltage generator | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JP3963990B2 (ja) | 内部電源電圧発生回路 | |
| JPH0778471A (ja) | 半導体集積回路 | |
| JPH07176187A (ja) | 基板電位検知回路 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| US6885232B2 (en) | Semiconductor integrated circuit having a function determination circuit | |
| JPH04352467A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JP2000163970A (ja) | バックバイアス回路 | |
| EP0638905A2 (en) | Semiconductor memory integrated circuit | |
| JPS62189695A (ja) | 半導体装置 | |
| JPH0358182B2 (ja) | ||
| JPH025058B2 (ja) | ||
| JPS63316114A (ja) | 基準電圧発生回路 | |
| JPH086656A (ja) | 基準電圧回路の誤動作防止回路 | |
| JPS58217023A (ja) | Ｉｃ用電源回路 | |
| JPH0142142B2 (ja) | ||
| JPH0355613A (ja) | 中間電位生成回路 |