JPH0355613A - 中間電位生成回路 - Google Patents
中間電位生成回路Info
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- JPH0355613A JPH0355613A JP1190527A JP19052789A JPH0355613A JP H0355613 A JPH0355613 A JP H0355613A JP 1190527 A JP1190527 A JP 1190527A JP 19052789 A JP19052789 A JP 19052789A JP H0355613 A JPH0355613 A JP H0355613A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路装置内に形成され、この装置
に印加される電源電圧からその中間の電位を生成する中
間電位生成回路に関する。 （従来の技術） 以下第４図を参照して、従来技術による中間電位生成回
路について説明する。第４図は、従来技術による中間電
位生成回路を示した回路図である。 従来技術による中間電位生成回路は、電源ＶａａとＶｓ
ｓ間には、抵抗Ｒｌ−，Ｎチャネル型ＭＯＳトランジス
タＱｌ” Ｐチャネル型ＭＯＳトランジスタＱ２′，
および抵抗Ｒｌ”が直列接続される。ＭＯＳトランジス
タＱｌ−のゲートには、このＭＯＳトランジスタＱｌ−
と抵抗Ｒｌ−との接続点Ｎ１＝が、ＭＯＳトランジスタ
Ｑ２”のゲートには、このＭＯＳトランジスタＱ２−と
抵抗Ｒ２−との接続点Ｎ２−がそれぞれ接続される。 接続点Ｎｌ”には一端が電源Ｖｃｃに接続されたＮチャ
ネル型のＭＯＳトランジスタＱ３”のゲートが接続され
、接続点Ｎ２”にはＭＯＳトランジスタＱ３”の他端と
電源ＶＳＳ間に接続されたＰチャネル型のＭＯＳトラン
ジスタＱ４−のゲートが接続される。そして、ＭＯＳト
ランジスタＱ３−とＱ４−との接続点Ｎ３−には出力端
子１１″が接続され、この出力端子１ビから電源Ｖｃｅ
とＶｓｓとの間の電位ＶＲを得るようにして成る。 この様な中間電位生成回路によれば、接続点Ｎｌ”，Ｎ
２”にはそれぞれ、抵抗ＲＩＲ２”とＭＯＳトランジス
タＱ１″．Ｑ２゛とによって電流駆動能力の小さい２種
類の中間電位Ｖ ｎｌ． Ｖ ｎ２が生成される。そし
て、この２種類の中間電位Ｖ ｎｌ， Ｖ ｎ２によっ
て駆動能力の大きいＭＯＳトランジスタＱ３″，Ｑ４゛
が各々導通制御され、これらＭＯＳトランジスタＱ３−
Ｑ４−の接続点から中間電位ＶＲを得ることができる。 （発明が解決しようとする課８） 上記の様な中間電位生成回路においては、設定電圧分割
比Ｋ （＝Ｖｃｅ／ＶＲ）を設定する際、抵抗Ｒ３−，
Ｒ４−の値を調整して行う。しかし、ある電源電圧で設
定電圧分割比Ｋを設定してしまうと、ＭＯＳトランジス
タＱｌ−．Ｑ２−の持つ非線形性により、電源電圧Ｖｃ
ｃが変動した時に設定電圧分割比Ｋが設定値からずれて
しまうという問題点がある。 例えば、Ｖｃｃ−５Ｖ（７）時ニＫ − ０．４ １：
：設定すると、Ｖｃｃが５ｖより高くなった時にはＫは
０．４よりも小さくなり、Ｖｃｃが５ｖより低くなった
時にはＫは０．４よりも大きくなってしまう。 本発明は上記の様な問題点を緩和し、電源電圧Ｖｃｃの
変動に対し、設定電圧分割比Ｋの変動が小さい中間電位
生成回路を提供することを目的とする。 【発明の構或〕 （課題を解決するための手段） 上記目的を達成するために本発明においては、一端が第
１の電位供給源に接続される第１の負荷素子と、この第
１の負荷素子の他端に一端およびゲートが接続される第
１導電型の第１ＭＯＳトランジスタと、この第１ＭＯＳ
トランジスタの他端に一端が接続される第２導電型の第
２ＭＯＳトランジスタと、このｉ２ＭＯＳトランジスタ
の他端およびゲートと第２の電位供給源間に接続される
第２の負荷素子と、一端が第１の電位供給源に接続され
、ゲートが第１の負荷素子と第１ＭＯＳトランジスタと
の接続点に接続される第１導電型の第３ＭＯＳトランジ
スタと、この第３ＭＯＳトランジスタの他端と第２の電
位供給源間に接続され、ゲートが第２ＭＯＳトランジス
タと第２の負荷素子との接続点に接続される第２導電型
の第４ＭＯＳトランジスタと、第１ＭＯＳトランジスタ
と第２ＭＯＳトランジスタの接続点に、出力端子が接続
される基準電圧発生回路とを備えた中間電位生戒回路を
提供する。 （作 用） この様な中間電位生成回路によれば、まず基準電圧発生
回路により、電流駆動能力の小さい中間電位を発生させ
る。続いて、第１，第２の負荷素子と第１，第２ＭＯＳ
トランジスタとによって電流駆動能力の小さい２Ｆ！類
の中間電位を発生させ、この２種類の中間電位を第１の
電位供給源と第２の電位供給源間に直列接続した電流駆
動能力の大きい第３．第４のゲートに各々供給して導通
制御する。そして、これら第３，第４のＭＯＳトランジ
スタの接続点から中間電位を得るようにしている。 （実施例） 以下第１図乃至第３図を参照して、本発明の実施例に係
る中間電位生成回路について説明する。 第ｌ図は、本発明の実施例に係る中間電位生成回路を示
した回路図である。 本発明による中間電位生成回路は、電源Ｖｃｃ（第１の
電位供給源）とＶｓｓ（第２の電位供給源）間には、抵
抗Ｒｌ，Ｎチャネル型（第１導電型）のＭＯＳトランジ
スタＱｌ，Ｐチャネル型（第２導電型）のＭＯＳトラン
ジスタＱ２，および抵抗Ｒ２が直列接続される。ＭＯＳ
トランジスタＱ１のゲートには、このＭＯＳトランジス
タＱ１と抵抗Ｒ１との接続点Ｎ１が、ＭＯＳトランジス
タＱ２のゲートには、このＭＯＳトランジスタＱ２と抵
抗Ｒ２との接続点Ｎ２がそれぞれ接続される。 ＭＯＳトランジスタＱ１・とＭＯＳトランジスタＱ２の
接続点には、基準電圧発生回路ｌ２の出力端子が接続さ
れている。接続点Ｎ１には一端が電源Ｖｃｃに接続され
たＮチャネル型のＭＯＳトランジスタＱ３のゲートが接
続され、接続点Ｎ２にはＭＯＳトランジスタＱ３の他端
と電源Ｖｓｓ間に接続されたＰチャネル型のＭＯＳトラ
ンジスタＱ４のゲートが接続される。そして、上記ＭＯ
ＳトランジスタＱ３とＱ４との接続点Ｎ４には出力喘子
１１が接続され、この出力端子１１から電源ＶＣＣとＶ
ｓｓとの間の電位ＶＲを得るようにして或る。 又、上記のような構成において、ＭＯＳトランジスタＱ
１のしきい値電圧をＶｔｎｌ 、ＭＯ Ｓトランジスタ
Ｑ２のしきい値電圧をＶｔｐｌ，ＭＯＳトランジスタＱ
３のしきい値電圧をＶ ｔｎ２、およびＭＯＳトランジ
スタＱ４のしきい値電圧をＶｔｐ２とすると、ＭＯＳト
ランジスタＱ１〜Ｑ４の各しきい値電圧Ｖｔｎｌ ，
ｖｔｐｔ ， Ｖｔｎ２ ．Ｖｔｐ２ハソｔＬぞれ、”
Ｖ ｔｎｌ ＜ Ｖ ｔｎ２ ” 、オＪ：び“Ｉ
Ｖｚｐｌ ｌ ＜ Ｉ Ｖｔｐ２ １”なる関係に設
定する。 このようにＭＯＳトランジスタＱ１〜Ｑ４の各しきい値
電圧Ｖｔｎｌ ， Ｖｔｐｌ ， Ｖｔｎ２ ， Ｖｔ
ｐ２を設定するのは、出力段のＭＯＳトランジスタＱ３
．Ｑ４が同時にオン状態となって貫通電流が流れないよ
うにするためである。 又、ＭＯＳトランジスタＱ３．Ｑ４のチャネル幅Ｗ３，
Ｗ４は、ＭＯＳトランジスタＱｌ．Ｑ２のチャネル幅Ｗ
ｌ，Ｗ２よりも大きく設定する。 これは、大きな電流駆動能力を得るとともに、出力レベ
ルが低下したり上昇したりしてもすぐに安定したレベル
に戻すためである。 更に又、抵抗Ｒｌ．Ｒ２，基準電圧発生回路ｌ２は、設
定電圧分割比Ｋ （ − Ｖ Ｒ ／ Ｖ ｃｃ）に応
じて設定する。この場合、設定電圧分割比Ｋ−０．５と
して設定したとする。すると、抵抗Ｒ１とＲ２は等しく
なり、基準電圧発生回路ｌ２の出力端子にはＶｃｃ／２
の電位が出力される。 次に、上記第１図に示した中間電位生成回路の動作を説
明する。接続点Ｎｌ，Ｎ２にはそれぞれ、抵抗Ｒｌ，Ｒ
２とＭＯＳトランジスタＱｌ．Ｑ２とによって電流駆動
能力の小さい２種類の中間電位Ｖ ｎｌ， Ｖ ｎ２が
生成される。今、抵抗Ｒ１とＲ２の抵抗値が等しいもの
とすると、ＭＯＳトランジスタＱ１とＱ２との接続点Ｎ
３の電位Ｖｎ８は、電源ｖｃｃとＶｓｓとの中間の電位
（Ｖｓｓ■Ｏｖであれば、Ｖｃｃ／２）となる。又、基
準電圧発生回路１２（７３出力端子の電位Ｖ ｎ５ （
Ｖ ｃｅ／ ２ ） ハ、接続点Ｎ３に供給される。 従って、接続点Ｎ１の電位ＶｎｌはＶｃｃ／２よりＭＯ
ＳトランジスタＱ１のしきい値電圧Ｖ ｔｎｌだけ上昇
した電位（Ｖｃｃ／２＋Ｖｔｎｌ ） 、接続点Ｎ２の
電位Ｖｎ２はＶｃｃ／２よりＭＯＳトランジスタＱ２の
しきい値電圧Ｖ ｔｐｌの絶対値だけ低下した電位ＣＶ
ｃｃ／ ２ − Ｉ Ｖｉｐｌ ｌ ）となる。そし
て、この２種類の中間電位Ｖ ｎｌ．Ｖｎ２によって駆
動能力の大きいＭＯＳトランジスタＱ３．Ｑ４が各々導
通制御される。接続点Ｎ３の電位Ｖｎ８が、接続点Ｎ２
の電位Ｖｎ２にＭＯＳトランジスタＱ４のしきい値電圧
Ｖ ｔｐ２の絶対値を足Ｌた値（Ｖｃｃ／２−ｌＶｔｐ
ｌ Ｉ＋Ｉｖｔｐｚ Ｉ）より高いと、ＭＯＳトラ
ンジスタＱ４がオン状態（この時ＭＯＳトランジスタＱ
３はオフ状態）となって出力電位ＶＲを低くする方向に
動作する。 一方、接続点Ｎ３の電位Ｖｎ３が、接続点Ｎ１の電位Ｖ
ｎｌからＭＯＳトランジスタＱ３のしきい値電圧Ｖ ｔ
ｎ２を引いた値（Ｖｃｃ／ ２ ＋Ｖｔｎｌ −Ｖｔｎ
２ ）より低下すると、ＭＯＳトランジスタＱ３がオン
状態（この時ＭＯＳトランジスタＱ４はオフ状Ｂ）と鵠
って出力電位ＶＲを上昇させる方向に動作する。このよ
うな動作を繰り返すことにより、出力電位ＶＲはＶｃｃ
／２電位に設定される。 尚、出力電位ＶＲには、ＭＯＳトランジスタＱ３のしき
い値電圧Ｖ ｔｎ２とＭＯＳトランジスタＱ４のしきい
値電圧Ｖ ｔｐ２の絶対値のオーバーラップ部分ΔＶだ
けの不安定性がある。このオーバーラップ部分ΔＶは、
接続点Ｎ３の電位Ｖｎ３（Ｖｃｅ／２）を中心として、
ＭＯＳトランジスタＱ１のしきい値電圧Ｖ ｔｎｌとＭ
ＯＳトランジスタＱ３のしきい値電圧Ｖ ｔｎ２の差、
ＭＯＳトランジスタＱ２のしきい値電圧Ｖ ｔｐｌとＭ
ＯＳトランジスタＱ４のしきい値電圧Ｖ ｔｐ２の差の
幅を・もっている。 次にここで電源Ｖｃｃの値を変化させる。すると、接続
点Ｎ３の電位Ｖｎ３は、ＭＯＳトランジスタＱ１及びＱ
２の非線形特性によりＶｃｃ／２±α，になる。但し、
ａはＭＯＳトランジスタの非線形特性によるずれである
。しかし、基準電圧発生回路ｌ２の出力端子にはＶｃｃ
／２が出力される。この為、接続点Ｎ３の電位Ｖｎ｛に
は、Ｖｃｃ／２の電位が供給され、接続点Ｎ３の電位Ｖ
ｎ３は、強制的にＶｃｃ／２になる。 続いて、前述した動作をくり返すことにより、出力電圧
ＶＲを得ている。この時、接続点Ｎ３の電位Ｖｎ３はＶ
ｃｃ／２であるので、出力電圧ＶＲはＶｃｃ／２を中心
として設定される。つまり、電源Ｖｃｅの値を、設定電
圧分割比Ｋを設定した値から変動させても、Ｖｃｃ／２
を中心とした出力電圧ＶＲを得ることができる。 第２図は、本発明と従来技術による電源Ｖｃｃを変動さ
せた時の設定電圧分割比Ｋの変化を示したグラフである
。このグラフからも、従来技術に比べて本発明の方が、
設定電圧分割比Ｋの変化が緩やかになっていることがわ
かる。 尚、トランジスタＱ１及びＱ２を抵抗で構成すれば、電
源ＶＣＣを変化させても接続点Ｎ３の電位Ｖｎ３は、抵
抗の線形特性によりＶｃｃ／２を得ることができる。し
かし、抵抗はしきい値電圧が０であるので、出力電圧Ｖ
Ｒのオーバーラップ部分ΔＶが大きくなってしまう。 この様な中間電位生成回路によれば、出力段の駆動能力
の大きいＭＯＳトランジスタＱ３とＱ４は同時にオン状
態とならないので、電源ＶＣＣからＭＯＳトランジスタ
Ｑ３．Ｑ４を介して電源Ｖ８Ｓへの大きな貫通電流が全
く流れない。また、電源Ｖｅｃから抵抗Ｒｌ，ＭＯＳト
ランジスタＱｌ，Ｑ２および抵抗Ｒ２を介して電源Ｖｓ
ｓへ流れる貫通電流は、抵抗Ｒｌ，Ｒ２の抵抗値を高く
設定することにより充分低く抑えることができる。更に
、基準電圧発生回路ｌ２の出力端子の電位Ｖｎ５を接続
点Ｎ３に供給することにより、電源ＶＣＣの変動に対し
、設定電圧分割比Ｋの変動を小さくすることができる。 第３図は、第１図に示した中間電位生成回路の基準電圧
発生回路部を、抵抗で構成した実施例である。第３図に
示した番号は第１図に対応している。 本実施例の基準電圧発生回路は、電源ｖｃｃとＶｓｓ間
に抵抗Ｒ３，Ｒ４が直列接続されており、この抵抗Ｒ３
とＲ４とによって電源電圧を抵抗分割する。そして、抵
抗Ｒ３とＲ４との接続点から基準電位を得ている。 この様な基準電圧発生回路は、前述と同様に、設定電圧
分割比Ｋを０．５に設定する場合には、抵抗Ｒ８とＲ４
の値を等しくすることにより、出力端子にはＶ ｃｃ／
２の電位を出力することができる。 この様にして、抵抗Ｒ３及び抵抗Ｒ４の値を変えること
により、所望の設定電圧分割比Ｋを設定することができ
る。 これらのことにより、前記実施例と同．様な効果を得る
ことができる。 尚、本実施例では基準電圧発生回路を抵抗で構威してい
るが、ＭＯＳトランジスタで置き換えても同様な効果を
得ることができる。 ［発明の効果】 以上説明したように本発明によれば、電源電圧Ｖｃｃの
変動に対し、設定電圧分割比Ｋの変動が小さい中間電位
生成回路を提供することができる。
に印加される電源電圧からその中間の電位を生成する中
間電位生成回路に関する。 （従来の技術） 以下第４図を参照して、従来技術による中間電位生成回
路について説明する。第４図は、従来技術による中間電
位生成回路を示した回路図である。 従来技術による中間電位生成回路は、電源ＶａａとＶｓ
ｓ間には、抵抗Ｒｌ−，Ｎチャネル型ＭＯＳトランジス
タＱｌ” Ｐチャネル型ＭＯＳトランジスタＱ２′，
および抵抗Ｒｌ”が直列接続される。ＭＯＳトランジス
タＱｌ−のゲートには、このＭＯＳトランジスタＱｌ−
と抵抗Ｒｌ−との接続点Ｎ１＝が、ＭＯＳトランジスタ
Ｑ２”のゲートには、このＭＯＳトランジスタＱ２−と
抵抗Ｒ２−との接続点Ｎ２−がそれぞれ接続される。 接続点Ｎｌ”には一端が電源Ｖｃｃに接続されたＮチャ
ネル型のＭＯＳトランジスタＱ３”のゲートが接続され
、接続点Ｎ２”にはＭＯＳトランジスタＱ３”の他端と
電源ＶＳＳ間に接続されたＰチャネル型のＭＯＳトラン
ジスタＱ４−のゲートが接続される。そして、ＭＯＳト
ランジスタＱ３−とＱ４−との接続点Ｎ３−には出力端
子１１″が接続され、この出力端子１ビから電源Ｖｃｅ
とＶｓｓとの間の電位ＶＲを得るようにして成る。 この様な中間電位生成回路によれば、接続点Ｎｌ”，Ｎ
２”にはそれぞれ、抵抗ＲＩＲ２”とＭＯＳトランジス
タＱ１″．Ｑ２゛とによって電流駆動能力の小さい２種
類の中間電位Ｖ ｎｌ． Ｖ ｎ２が生成される。そし
て、この２種類の中間電位Ｖ ｎｌ， Ｖ ｎ２によっ
て駆動能力の大きいＭＯＳトランジスタＱ３″，Ｑ４゛
が各々導通制御され、これらＭＯＳトランジスタＱ３−
Ｑ４−の接続点から中間電位ＶＲを得ることができる。 （発明が解決しようとする課８） 上記の様な中間電位生成回路においては、設定電圧分割
比Ｋ （＝Ｖｃｅ／ＶＲ）を設定する際、抵抗Ｒ３−，
Ｒ４−の値を調整して行う。しかし、ある電源電圧で設
定電圧分割比Ｋを設定してしまうと、ＭＯＳトランジス
タＱｌ−．Ｑ２−の持つ非線形性により、電源電圧Ｖｃ
ｃが変動した時に設定電圧分割比Ｋが設定値からずれて
しまうという問題点がある。 例えば、Ｖｃｃ−５Ｖ（７）時ニＫ − ０．４ １：
：設定すると、Ｖｃｃが５ｖより高くなった時にはＫは
０．４よりも小さくなり、Ｖｃｃが５ｖより低くなった
時にはＫは０．４よりも大きくなってしまう。 本発明は上記の様な問題点を緩和し、電源電圧Ｖｃｃの
変動に対し、設定電圧分割比Ｋの変動が小さい中間電位
生成回路を提供することを目的とする。 【発明の構或〕 （課題を解決するための手段） 上記目的を達成するために本発明においては、一端が第
１の電位供給源に接続される第１の負荷素子と、この第
１の負荷素子の他端に一端およびゲートが接続される第
１導電型の第１ＭＯＳトランジスタと、この第１ＭＯＳ
トランジスタの他端に一端が接続される第２導電型の第
２ＭＯＳトランジスタと、このｉ２ＭＯＳトランジスタ
の他端およびゲートと第２の電位供給源間に接続される
第２の負荷素子と、一端が第１の電位供給源に接続され
、ゲートが第１の負荷素子と第１ＭＯＳトランジスタと
の接続点に接続される第１導電型の第３ＭＯＳトランジ
スタと、この第３ＭＯＳトランジスタの他端と第２の電
位供給源間に接続され、ゲートが第２ＭＯＳトランジス
タと第２の負荷素子との接続点に接続される第２導電型
の第４ＭＯＳトランジスタと、第１ＭＯＳトランジスタ
と第２ＭＯＳトランジスタの接続点に、出力端子が接続
される基準電圧発生回路とを備えた中間電位生戒回路を
提供する。 （作 用） この様な中間電位生成回路によれば、まず基準電圧発生
回路により、電流駆動能力の小さい中間電位を発生させ
る。続いて、第１，第２の負荷素子と第１，第２ＭＯＳ
トランジスタとによって電流駆動能力の小さい２Ｆ！類
の中間電位を発生させ、この２種類の中間電位を第１の
電位供給源と第２の電位供給源間に直列接続した電流駆
動能力の大きい第３．第４のゲートに各々供給して導通
制御する。そして、これら第３，第４のＭＯＳトランジ
スタの接続点から中間電位を得るようにしている。 （実施例） 以下第１図乃至第３図を参照して、本発明の実施例に係
る中間電位生成回路について説明する。 第ｌ図は、本発明の実施例に係る中間電位生成回路を示
した回路図である。 本発明による中間電位生成回路は、電源Ｖｃｃ（第１の
電位供給源）とＶｓｓ（第２の電位供給源）間には、抵
抗Ｒｌ，Ｎチャネル型（第１導電型）のＭＯＳトランジ
スタＱｌ，Ｐチャネル型（第２導電型）のＭＯＳトラン
ジスタＱ２，および抵抗Ｒ２が直列接続される。ＭＯＳ
トランジスタＱ１のゲートには、このＭＯＳトランジス
タＱ１と抵抗Ｒ１との接続点Ｎ１が、ＭＯＳトランジス
タＱ２のゲートには、このＭＯＳトランジスタＱ２と抵
抗Ｒ２との接続点Ｎ２がそれぞれ接続される。 ＭＯＳトランジスタＱ１・とＭＯＳトランジスタＱ２の
接続点には、基準電圧発生回路ｌ２の出力端子が接続さ
れている。接続点Ｎ１には一端が電源Ｖｃｃに接続され
たＮチャネル型のＭＯＳトランジスタＱ３のゲートが接
続され、接続点Ｎ２にはＭＯＳトランジスタＱ３の他端
と電源Ｖｓｓ間に接続されたＰチャネル型のＭＯＳトラ
ンジスタＱ４のゲートが接続される。そして、上記ＭＯ
ＳトランジスタＱ３とＱ４との接続点Ｎ４には出力喘子
１１が接続され、この出力端子１１から電源ＶＣＣとＶ
ｓｓとの間の電位ＶＲを得るようにして或る。 又、上記のような構成において、ＭＯＳトランジスタＱ
１のしきい値電圧をＶｔｎｌ 、ＭＯ Ｓトランジスタ
Ｑ２のしきい値電圧をＶｔｐｌ，ＭＯＳトランジスタＱ
３のしきい値電圧をＶ ｔｎ２、およびＭＯＳトランジ
スタＱ４のしきい値電圧をＶｔｐ２とすると、ＭＯＳト
ランジスタＱ１〜Ｑ４の各しきい値電圧Ｖｔｎｌ ，
ｖｔｐｔ ， Ｖｔｎ２ ．Ｖｔｐ２ハソｔＬぞれ、”
Ｖ ｔｎｌ ＜ Ｖ ｔｎ２ ” 、オＪ：び“Ｉ
Ｖｚｐｌ ｌ ＜ Ｉ Ｖｔｐ２ １”なる関係に設
定する。 このようにＭＯＳトランジスタＱ１〜Ｑ４の各しきい値
電圧Ｖｔｎｌ ， Ｖｔｐｌ ， Ｖｔｎ２ ， Ｖｔ
ｐ２を設定するのは、出力段のＭＯＳトランジスタＱ３
．Ｑ４が同時にオン状態となって貫通電流が流れないよ
うにするためである。 又、ＭＯＳトランジスタＱ３．Ｑ４のチャネル幅Ｗ３，
Ｗ４は、ＭＯＳトランジスタＱｌ．Ｑ２のチャネル幅Ｗ
ｌ，Ｗ２よりも大きく設定する。 これは、大きな電流駆動能力を得るとともに、出力レベ
ルが低下したり上昇したりしてもすぐに安定したレベル
に戻すためである。 更に又、抵抗Ｒｌ．Ｒ２，基準電圧発生回路ｌ２は、設
定電圧分割比Ｋ （ − Ｖ Ｒ ／ Ｖ ｃｃ）に応
じて設定する。この場合、設定電圧分割比Ｋ−０．５と
して設定したとする。すると、抵抗Ｒ１とＲ２は等しく
なり、基準電圧発生回路ｌ２の出力端子にはＶｃｃ／２
の電位が出力される。 次に、上記第１図に示した中間電位生成回路の動作を説
明する。接続点Ｎｌ，Ｎ２にはそれぞれ、抵抗Ｒｌ，Ｒ
２とＭＯＳトランジスタＱｌ．Ｑ２とによって電流駆動
能力の小さい２種類の中間電位Ｖ ｎｌ， Ｖ ｎ２が
生成される。今、抵抗Ｒ１とＲ２の抵抗値が等しいもの
とすると、ＭＯＳトランジスタＱ１とＱ２との接続点Ｎ
３の電位Ｖｎ８は、電源ｖｃｃとＶｓｓとの中間の電位
（Ｖｓｓ■Ｏｖであれば、Ｖｃｃ／２）となる。又、基
準電圧発生回路１２（７３出力端子の電位Ｖ ｎ５ （
Ｖ ｃｅ／ ２ ） ハ、接続点Ｎ３に供給される。 従って、接続点Ｎ１の電位ＶｎｌはＶｃｃ／２よりＭＯ
ＳトランジスタＱ１のしきい値電圧Ｖ ｔｎｌだけ上昇
した電位（Ｖｃｃ／２＋Ｖｔｎｌ ） 、接続点Ｎ２の
電位Ｖｎ２はＶｃｃ／２よりＭＯＳトランジスタＱ２の
しきい値電圧Ｖ ｔｐｌの絶対値だけ低下した電位ＣＶ
ｃｃ／ ２ − Ｉ Ｖｉｐｌ ｌ ）となる。そし
て、この２種類の中間電位Ｖ ｎｌ．Ｖｎ２によって駆
動能力の大きいＭＯＳトランジスタＱ３．Ｑ４が各々導
通制御される。接続点Ｎ３の電位Ｖｎ８が、接続点Ｎ２
の電位Ｖｎ２にＭＯＳトランジスタＱ４のしきい値電圧
Ｖ ｔｐ２の絶対値を足Ｌた値（Ｖｃｃ／２−ｌＶｔｐ
ｌ Ｉ＋Ｉｖｔｐｚ Ｉ）より高いと、ＭＯＳトラ
ンジスタＱ４がオン状態（この時ＭＯＳトランジスタＱ
３はオフ状態）となって出力電位ＶＲを低くする方向に
動作する。 一方、接続点Ｎ３の電位Ｖｎ３が、接続点Ｎ１の電位Ｖ
ｎｌからＭＯＳトランジスタＱ３のしきい値電圧Ｖ ｔ
ｎ２を引いた値（Ｖｃｃ／ ２ ＋Ｖｔｎｌ −Ｖｔｎ
２ ）より低下すると、ＭＯＳトランジスタＱ３がオン
状態（この時ＭＯＳトランジスタＱ４はオフ状Ｂ）と鵠
って出力電位ＶＲを上昇させる方向に動作する。このよ
うな動作を繰り返すことにより、出力電位ＶＲはＶｃｃ
／２電位に設定される。 尚、出力電位ＶＲには、ＭＯＳトランジスタＱ３のしき
い値電圧Ｖ ｔｎ２とＭＯＳトランジスタＱ４のしきい
値電圧Ｖ ｔｐ２の絶対値のオーバーラップ部分ΔＶだ
けの不安定性がある。このオーバーラップ部分ΔＶは、
接続点Ｎ３の電位Ｖｎ３（Ｖｃｅ／２）を中心として、
ＭＯＳトランジスタＱ１のしきい値電圧Ｖ ｔｎｌとＭ
ＯＳトランジスタＱ３のしきい値電圧Ｖ ｔｎ２の差、
ＭＯＳトランジスタＱ２のしきい値電圧Ｖ ｔｐｌとＭ
ＯＳトランジスタＱ４のしきい値電圧Ｖ ｔｐ２の差の
幅を・もっている。 次にここで電源Ｖｃｃの値を変化させる。すると、接続
点Ｎ３の電位Ｖｎ３は、ＭＯＳトランジスタＱ１及びＱ
２の非線形特性によりＶｃｃ／２±α，になる。但し、
ａはＭＯＳトランジスタの非線形特性によるずれである
。しかし、基準電圧発生回路ｌ２の出力端子にはＶｃｃ
／２が出力される。この為、接続点Ｎ３の電位Ｖｎ｛に
は、Ｖｃｃ／２の電位が供給され、接続点Ｎ３の電位Ｖ
ｎ３は、強制的にＶｃｃ／２になる。 続いて、前述した動作をくり返すことにより、出力電圧
ＶＲを得ている。この時、接続点Ｎ３の電位Ｖｎ３はＶ
ｃｃ／２であるので、出力電圧ＶＲはＶｃｃ／２を中心
として設定される。つまり、電源Ｖｃｅの値を、設定電
圧分割比Ｋを設定した値から変動させても、Ｖｃｃ／２
を中心とした出力電圧ＶＲを得ることができる。 第２図は、本発明と従来技術による電源Ｖｃｃを変動さ
せた時の設定電圧分割比Ｋの変化を示したグラフである
。このグラフからも、従来技術に比べて本発明の方が、
設定電圧分割比Ｋの変化が緩やかになっていることがわ
かる。 尚、トランジスタＱ１及びＱ２を抵抗で構成すれば、電
源ＶＣＣを変化させても接続点Ｎ３の電位Ｖｎ３は、抵
抗の線形特性によりＶｃｃ／２を得ることができる。し
かし、抵抗はしきい値電圧が０であるので、出力電圧Ｖ
Ｒのオーバーラップ部分ΔＶが大きくなってしまう。 この様な中間電位生成回路によれば、出力段の駆動能力
の大きいＭＯＳトランジスタＱ３とＱ４は同時にオン状
態とならないので、電源ＶＣＣからＭＯＳトランジスタ
Ｑ３．Ｑ４を介して電源Ｖ８Ｓへの大きな貫通電流が全
く流れない。また、電源Ｖｅｃから抵抗Ｒｌ，ＭＯＳト
ランジスタＱｌ，Ｑ２および抵抗Ｒ２を介して電源Ｖｓ
ｓへ流れる貫通電流は、抵抗Ｒｌ，Ｒ２の抵抗値を高く
設定することにより充分低く抑えることができる。更に
、基準電圧発生回路ｌ２の出力端子の電位Ｖｎ５を接続
点Ｎ３に供給することにより、電源ＶＣＣの変動に対し
、設定電圧分割比Ｋの変動を小さくすることができる。 第３図は、第１図に示した中間電位生成回路の基準電圧
発生回路部を、抵抗で構成した実施例である。第３図に
示した番号は第１図に対応している。 本実施例の基準電圧発生回路は、電源ｖｃｃとＶｓｓ間
に抵抗Ｒ３，Ｒ４が直列接続されており、この抵抗Ｒ３
とＲ４とによって電源電圧を抵抗分割する。そして、抵
抗Ｒ３とＲ４との接続点から基準電位を得ている。 この様な基準電圧発生回路は、前述と同様に、設定電圧
分割比Ｋを０．５に設定する場合には、抵抗Ｒ８とＲ４
の値を等しくすることにより、出力端子にはＶ ｃｃ／
２の電位を出力することができる。 この様にして、抵抗Ｒ３及び抵抗Ｒ４の値を変えること
により、所望の設定電圧分割比Ｋを設定することができ
る。 これらのことにより、前記実施例と同．様な効果を得る
ことができる。 尚、本実施例では基準電圧発生回路を抵抗で構威してい
るが、ＭＯＳトランジスタで置き換えても同様な効果を
得ることができる。 ［発明の効果】 以上説明したように本発明によれば、電源電圧Ｖｃｃの
変動に対し、設定電圧分割比Ｋの変動が小さい中間電位
生成回路を提供することができる。
第１図及び第３図は本発明の実施例に係る中間電位生成
回路を示した回路図、第２図は本発明と従来技術による
中間電位生成回路の設定電圧分割比Ｋの変化を示したグ
ラフ、第４図は従来技術による中間電位生成回路を示し
た回路図である。 Ｒｌ．Ｒ２，Ｒ３，Ｒ４・・・抵抗、 Ｑｌ．Ｑ２．Ｑ３，Ｑ４・・・ＭＯＳトランジスタ、ｌ
２・・・基準電圧発生回路。
回路を示した回路図、第２図は本発明と従来技術による
中間電位生成回路の設定電圧分割比Ｋの変化を示したグ
ラフ、第４図は従来技術による中間電位生成回路を示し
た回路図である。 Ｒｌ．Ｒ２，Ｒ３，Ｒ４・・・抵抗、 Ｑｌ．Ｑ２．Ｑ３，Ｑ４・・・ＭＯＳトランジスタ、ｌ
２・・・基準電圧発生回路。
Claims (2)
- （１）一端が第１の電位供給源に接続される第１の負荷
素子と、 この第１の負荷素子の他端に一端およびゲートが接続さ
れる第１導電型の第１ＭＯＳトランジスタと、 この第１ＭＯＳトランジスタの他端に一端が接続される
第２導電型の第２ＭＯＳトランジスタと、この第２ＭＯ
Ｓトランジスタの他端およびゲートと第２の電位供給源
間に接続される第２の負荷素子と、 一端が前記第１の電位供給源に接続され、ゲートが前記
第１の負荷素子と前記第１ＭＯＳトランジスタとの接続
点に接続される第１導電型の第３ＭＯＳトランジスタと
、 この第３ＭＯＳトランジスタの他端と前記第２の電位供
給源間に接続され、ゲートが前記第２ＭＯＳトランジス
タと前記第２の負荷素子との接続点に接続される第２導
電型の第４ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
スタの接続点に、出力端子が接続される基準電圧発生回
路と を具備し、前記第３ＭＯＳトランジスタと前記第４ＭＯ
Ｓトランジスタとの接続点から、前記第１の電位供給源
と前記第２の電位供給源との間の電位を得ることを特徴
とする中間電位生成回路。 - （２）前記基準電圧発生回路は、一端が前記第１の電位
供給源に接続される第１の負荷素子と、この第１の負荷
素子の他端と前記第２の電位供給源間に接続される第２
の負荷素子と を具備し、前記第１の負荷素子と前記第２の負荷素子の
接続点から出力を得ることを特徴とする請求項１記載の
中間電位生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190527A JPH0355613A (ja) | 1989-07-25 | 1989-07-25 | 中間電位生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190527A JPH0355613A (ja) | 1989-07-25 | 1989-07-25 | 中間電位生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355613A true JPH0355613A (ja) | 1991-03-11 |
Family
ID=16259575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190527A Pending JPH0355613A (ja) | 1989-07-25 | 1989-07-25 | 中間電位生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270002B1 (ko) * | 1995-12-11 | 2000-10-16 | 다니구찌 이찌로오, 기타오카 다카시 | 중간 전위 발생회로 |
-
1989
- 1989-07-25 JP JP1190527A patent/JPH0355613A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270002B1 (ko) * | 1995-12-11 | 2000-10-16 | 다니구찌 이찌로오, 기타오카 다카시 | 중간 전위 발생회로 |
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