KR0132976B1 - 3치 입력 버퍼 회로 - Google Patents

3치 입력 버퍼 회로

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KR0132976B1
KR0132976B1 KR1019940029848A KR19940029848A KR0132976B1 KR 0132976 B1 KR0132976 B1 KR 0132976B1 KR 1019940029848 A KR1019940029848 A KR 1019940029848A KR 19940029848 A KR19940029848 A KR 19940029848A KR 0132976 B1 KR0132976 B1 KR 0132976B1
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다다히꼬 미우라
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

3치 입력 버퍼회로는 소오스가 입력단자에 연결되는 제1N채널 MOS 트랜지스터(7)와, 제1N채널 MOS 트랜지스터에 연결되는 제1P채널 MOS 트랜지스터(6)와, 입력이 제1P채널 MOS 트랜지스터(6)의 드레인에 연결되는 제1 인버터(12)와, 소오스가 입력단자에 연결되는 제2P채널 MOS 트랜지스터(8)와, 제2P채널 MOS 트랜지스터(8)에 연결되는 제2N채널 MOS 트랜지스터(9), 제2N채널 MOS 트랜지스터(9)의 드레인에 연결되는 제2 인버터(13) 및 P채널 MOS 트랜지스터(10,11)로 구성되는 전압공급회로로 이루어지며 이 전압공급회로는 제1N채널 MOS 트랜지스터(7)와 제2P채널 MOS 트랜지스터(8)의 각각의 게이트에 정전압을 공급한다.
제1N채널 MOS 트랜지스터(7)와 제2P채널 MOS 트랜지스터(8)는 입력단자가 오픈된 상태일 때 차단된다. 이 회로는 전력소모를 충분히 억제할 수 있다.

Description

3치 입력 버퍼회로
제1도는 종래의 3치 입력 버퍼회로의 일 실시예를 나타낸 회로 블록도.
제2도는 종래의 3치 입력 버퍼회로의 다른 실시예를 나타낸 회로 블록도.
제3도는 본 발명에 따른 3치 입력 버퍼회로의 제1실시예를 나타낸 회로 블록도.
제4도는 본 발명에 따른 3치 입력 버퍼회로의 제2실시예를 나타낸 회로 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : 제1출력단자
3 : 제 2 출력단자 4 : 전원공급단자
5 : 접지단자 6 : 제 1 P채널MOS트랜지스터
7 : 제 1 N채널MOS트랜지스터 8 : 제 2 P채널MOS트랜지스터
9 : 제 2 N채널MOS트랜지스터 10,11 : P채널MOS트랜지스터
12 : 저항 16 : 제 3 P채널MOS트랜지스터
17 : 제 3 N채널MOS트랜지스터 18 : 제 4 P채널MOS트랜지스터
19 : 제 4 N채널MOS트랜지스터 20 : 바이어스저항
본 발명은 3치(値) 입력 버퍼회로에 관한 것으로 특히 상보형 MOS(METAL OXIDE SEMICONDUCTOR) 집적회로에 적용되는 3치 입력 버퍼회로에 관한 것이다.
종래에 본 발명과 관련되는 종류의 3치 입력 버퍼회로로서 상보형 MOS 버퍼회로가 사용되었다.
종래의 3치 입력 버퍼회로는 제 1 도에 나타났다. 제1에서와 같이 상기 3치 입력 버퍼회로는 입력단자(1)에 연결되는 저항(14,15)과, 각기 회로의 스레시홀드(threshold) 전압이 다른 두 개의 인버터를 구비하는 전압 분배 회로로 구성된다.
즉 두 개의 인버터중 첫 번째 것은 P 채널 MOS 트랜지스터(이하PMOS라 한다)(21) 및 N 채널 MOS 트랜지스터(이하NMOS라 한다)(22)로 구성되며 입력단자(1)와 제1출력단자(2) 사이에 연결된다.
마찬가지로 두 개의 인버터중 두 번째 것은 PMOS(23) 및 NMOS(24)로 구성되며 입력단자(1) 와 제2출력단자(3) 사이에 연결된다.
이 버퍼호로에서 공통 입력단자(1)의 3레벨 예컨데, 하이레벨, 로우레벨, 오픈 레벨이 검출되고 입력단자(1)의 레벨은 제1출력단자(2)와 제2출력단자(3)를 통해 내부회로에 입력된다.
상기 설명한 상보형 MOS 인버터 회로의 회로 스레시홀드전압은 다음 식①로 주어진다.
상기 식 ① 에서 VTP, KP, WP, 및 LP는 각각 PMOS의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트 길이를 나타낸다.
마찬가지로 VTN, KN, WN, 및 LN는 각각 NMOS의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트 길이를 나타낸다.
상기 3치 입력 버퍼회로에서 제1인버터 회로의 스레시홀드전압이 2.5V로 설정되면 그값(스레시호드전압, 상호 컨덕턴스, 게이트폭 및 게이트) WP=11.2㎛, LP=2㎛ WN=5㎛ 및 LN= 2㎛가 된다.
마찬가지로 제2 인버터회로의 스레시홀드전압이 1.5V로 설정되면 상기 치 WP= 5 ㎛, LP= 2㎛, WN= 8.5㎛ 및 LN= 2㎛가 된다.
그러나 이는 VTP= -0.8V, VTN= 0.7V, KP= 20μ 및 KN= 40μ일때를 가정한 것이다.
제2도는 종래의 3치 입력 버퍼회로의 또다른 실시예를 나타낸 회로 블럭도이다.
제2도에 나타낸바와 같이 이 버퍼회로는 PMOS (25)와 (26)으로 형성되어 높은 회로 스레시홀드전압을 갖는 제1 인버터와 NMOS(27)와 (28)로 형성되어 낮은 회로 스레시홀드전압을 갖는 제2 인버터로 구성된다.
전압 분배회로는 저항(14)와 저항(15)로 구성되며 상기 저항의 중간점을 제1 인버터와 제2 인버터의 공통 입력단자(1)에 연결된다.
상술한 상기예에서와 마찬가지로 PMOS(25)와 (26)으로 구성되는 제1 인버터의 회로 스레시홀드전압은 다음의 식②로 주어진다.
상기 식②에서 VTP1, KP1, WP1및 LP1은 각각 PMOS(25)의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트길이를 나타낸다.
마찬가지로 VTP2, KP2, WP2및 LP2는 각각 PMOS(26)의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트길이를 나타낸다.
반면 NMOS(27)와 (28)로 구성되는 제2 인버터 회로의 스레시홀드전압은 다음의 식③으로 주어진다.
상기 식③에서 VTN1, KN1, WN1및 LN1은 각각 NMOS(28)의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트길이를 나타내며 VTN2, KN2, WN2및 LN2는 각각 NMOS(27)의 스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트길이를 나타낸다.
상기 3치 입력 버퍼회로에서 제1인버터 회로의 스레시홀드전압이 2.5V로 설정되면 그치(스레시홀드전압, 상호 컨덕턴스, 게이트폭 및 게이트) WP1=7.3㎛, LP1=2㎛, WP2= 5㎛ 및 LP2= 2㎛가 된다.
마찬가지로 제2 인버터의 회로 스레시홀드전압이 1.5V로 설정된 경우에 그 치 WN1= 34.5 ㎛, LN1= 2㎛, WN2= 5㎛ 및 LN2= 2㎛가 된다.
그러나 이는 VTP1= -0.8V, VTP2= 1.5V, VTN1= 0.7V 및 VTN2= 1.4V라는 가정에서이며 여기에서 VTP2와 VTN2값이 큰 것은 기판 바이어스 효과때문이다.
상술한 종래에 두 개의 3치 입력 버퍼회로의 실시예에서는 요구되는 회로의 스레시홀드전압을 얻기위해 각각의 트랜지스터의 영역이 커야하는 문제점이 있고 두 개의 상보형 MOS 트랜지스터를 사용함으로서 그 회로는 MOS 트랜지스터의 스레시홀드전압에 의해 영향을 받게되어 회로를 설계하는 것이 어렵게 된다.
상기 문제점은 후자의 실시예에서 전자의 실시에서 보다 줄어든다. 그러나 인버터는 동일한 극성을 갖는 MOS 트랜지스터로 구성되므로 입력단자가 오픈된 상태일 때에도 관통전류가 흐르는 문제전이 발생한다. 예컨대, 상술한 실시예에서 대략 100㎂의 관통전류가 흐른다.
일반적으로 3치 입력 버퍼회로의 경우 입력단자는 흔히 정상상태에서 오픈상태로 바뀐다.
상기 관통전류의 흐름은 전류의 소모를 효과적으로 억제할 수 없음을 나타낸다.
본 발명의 목적은 종래 기술의 문제점을 해결하며 각 트랜시스터가 차지하는 면적이 크지않고 스레시홀드전압의 변화로부터 영향을 적게 받는 동시에 관통전류에 의해 발생하는 전력소모를 억제할 수 있는 3치 입력 버퍼회로를 제공하는데 있다.
본 발명의 일실시예에 따르면 전원단자 및 접지단자와, 입력상태를 오픈레벨, 하이레벨 및 로우레벨을 취하는 입력단자와, 상기 입력단자에 소오스가 연결되는 제1N채널 MOS 트랜지스터와, 상기 제1N채널 MOS 트랜지스터의 드레인에 게이트와 드레인이 연결되고 상기 전원단자에 소오스가 연결되는 제1P채널 MOS 트랜지스터와, 상기 제1P채널 MOS 트랜지스터의 드레인에 연결되는 입력노드 및 제1출력단자에 연결되는 출력노드를 구비하는 제1출력회로와, 상기 입력단자에 소오스가 연결되는 제2P채널 MOS 트랜지스터와, 제2P채널 MOS 트랜지스터의 드레인에 게이트 및 드레인이 연결되고 접지단자에 소오스가 연결되는 제2N채널 MOS 트랜지스터와, 제2N채널 MOS 트랜지스터의 드레인에 연결되는 입력노드 및 제2출력단자에 연결되는 출력노드를 구비하는 제2출력회로 및 상기 제1N채널 MOS 트랜지스터와 제2P채널 MOS 트랜지스터의 각각의 게이트에 일정한 전압을 인가하는 전압공급수단을 포함하는 것을 특징으로 한다.
본 발명의 3치 입력 버퍼회로에 따르면 제1,2출력 단자에서 공통 입력단자의 하이, 로우 및 오픈상태에 대응하는 출력을 얻을 수 있으며 더욱이 제1N채널 MOS 트랜지스터와 제2P채널 MOS 트랜지스터는 입력단자가 오픈상태일 때 차단상태 이므로 전력소모가 극히 작도록 억제하는 것이 가능하다.
본 발명의 상기 목적 및 다른 목적과 구성 및 장점은 첨부된 도면을 참조하여 설명하는 이하 본 발명의 바람직한 실시예에서 명백해질 것이다. 이하 본 발명의 바람직한 실시예를 도면을 참조하여 상세히 설명한다. 제3도는 본 발명에 따른 제1실시예의 3치 입력 버퍼회로의 회로 블록도를 나타낸다.
제3도에서와 같이 제1실시예의 회로는 입력단자(1)와 전력공급단자(4) 사이에 연결되는 제1NMOS(7), 제1PMOS(6) 및 저항(14)과, 입력단자(1)와 접지단자(5) 사이에 연결되는 제2PMOS(8), 제2NMOS(9) 및 저항(15)과, 제1출력단자(2)와 제2출력단자(3)에 각각 연결되는 제1출력 인버터(또는 제1출력회로)(12) 및 제2출력 인버터(또는 제2출력회로)(13)로 구성된다.
이회로의 전원 공급단자(4)와 접지단자(5) 사이에 연결되어 전압인가수단으로서 전압 분배회로가 부가된다.
전압 분배회로는 PMOS(10,11)로 구성된다. 직렬로 연결된 PMOS(10)와 PMOS(11)의 중간점에서의 전위는 2.5V로 설정되고 이 전압은 제1NMOS(7)와 제2PMOS(8)의 게이트에 각기 인가된다.
더욱이 상기 설명에서 제1NMOS(8)의 각각의 전원은 입력단자(1)에 공통으로 연결된다.
상술한 3치 입력버퍼회로에서 입력단자(1)의 전위가 2.5V - VTN이하의 레벨로 하강할 때 제1NMOS(7)는 도통상태가 되고 상기 전위이상의 전압에서 제1 NMOS(7)는 차단상태가 된다.
반면 제2PMOS(8)는 입력단자(1)의 전위가 2.5V + VTP이상으로 상승할 때 도통되고, 상기 전위이하의 전압에서 제2PMOS(8)는 차단상태로 된다.
여기에서 VTN과 VTP은 상기 종래의 실시예에서 설명한 것과 같이 제작된 각각의 트랜지스터의 스레시홀드전압을 나타낸다.
이 실시예에서 입력단자(1)에 바이어스 전압을 인가하기 위해 저항(14)과 저항(15)이 전원 공급단자(4)와 접지단자(5)사이에 직렬로 연결되고 이 저항(14,15) 사이의 중간점은 입력단자(1)에 연결된다. 이 실시예에서 상기 중간점의 전위는 2.5V로 설정된다.
이하 입력단자(1)에 3치레벨이 인가되는 회로동작을 설명한다.
먼저, 입력단자(1)가 오픈상태일 때 바이어스 전압은 저항(14)과 저항(15)로 구성된 전압 분배회로에서 공급되고 입력단자(1)에서의 전위는 2.5V가 된다.
이에따라 제1NMOS(7)와 제2PMOS(8)가 모두 차단상태가 된다. 즉 전류는 제1NMOS(7)에 연결된 제1PMOS(6)로 흐르지 않으므로 제1PMOS(6)의 드레인 전위가 상승한다.
따라서 제1출력 인버터(12)의 출력은 로우레벨로 바뀌어 제1출력단자(2)에서 로우레벨이 출력된다.
반면 전류는 제2PMOS(8)에 연결된 제2NMOS(9)로 흐르지 않으므로 제2NMOS(9)의 드레인전압은 하강한다.
이 제2NMOS(9)의 드레인에 연결된 제2출력이버터(13)의 출력은 하이레벨로 바뀌고 제2출력단자(3)는 하이레벨전압을 출력한다.
입력단자(1)가 오픈상태일 때 효과적으로 제2출력단자(3)는 로우 레벨이되고 제2출력단자(3)는 하이레벨이 된다.
또한 입력단자(1)가 오픈상태일 때 제1NMOS(7)와 제2PMOS(8)는 둘다 차단상태가 되어 전류흐름 통로가 없기 때문에 전력소모가 극히 작다.
그리고 로우레벨 전압이 입력단자(1)에 인가될 때 제1NMOS(7)는 도통되고 전류는 제1PMOS(6)와 제1NMOS(7)를 통해 전원(VDD)에서 입력단자(1)로 흐른다.
이때 제1PMOS(6)에서 중간연결점의 전위는 하강하고 제1 출력인버터(12)는 하이레벨이 된다.
반면 제2NMOS(8)는 차단되므로 제2NMOS(9)로 전류가 흐르지 않는다. 따라서 제2NMOS(9)의 드레인 전위는 하강하고 제2 출력인버터(13)의 출력은 하이레벨이 된다.
따라서 로우레벨 전압이 입력단자(1)에 인가될 때 제2 출력단자(2)와 제2 출력단자(3)는 하이레벨이 된다.
하이레벨 전압이 입력단자(1)에 인가될 때 제2PMOS(8)는 도통되고 전류는 제2PMOS(8)와 제2NMOS(9)를 통해 입력단자(1)에서 접지단자(GND)로 흐른다. 즉 제2NMOS(9)의 중간연결점의 전위는 하강하고 제2 출력인버터(13)의 출력은 로우레벨이 된다.
반면에 제1PMOS(7)는 차단되므로 제1PMOS(6)으로의 전류의 흐름이 없다. 따라서 제1PMOS(6)의 드레인 전위는 상승하고 제1 출력인버터(12)의 출력은 로우레벨이 된다.
즉 하이레벨전압이 입력단자(1)에 인가될 때 제2 출력단자(2)와 제2 출력단자(3)는 로우레벨이 된다.
제4도는 본 발명에 따른 제2실시예의 3치 입력 버퍼회로의 회로 블럭도를 나타낸다.
제4도에서 나타낸 바와같이 여기에서 제3,4 PMOS(16)(18)를 구비한 것 이외에 제1실시예와의 차이는 제3도의 제1실시예에서 제3NMOS(17), 제4NMOS(19) 및 바이어스저항을 저항(14,15)로 바꾼 것이다.
이 실시예에서 또한 두 개의 PMOS(10)(11)가 전압공급 수단으로서 전압분배회로를 구성하고 전압분배회로의 중간연결점에서의 전위는 2.5V로 설정된다.
이 전압은 제1NMOS(7)와 제2PMOS(8)에 인가된다. 또한 제1NMOS(7)와 제2PMOS(8)의 소오스는 입력단자(1)에 공통으로 연결된다. 따라서 입력단자(1)의 전위가 2.5V-VTN보다 낮을 때 제1NMOS(7)는 도통상태가 되고 그 전위보다 높은 전압에서 제1NMOS(7)는 차단 상태가 된다.
이에 반해 입력단자(1)의 전위가 2.5V+VTP보다 높을 때 제2PMOS(8)는 도통상태가 되고 그 전위보다 낮은 전압에서 제2PMOS(8)는 차단상태로 된다. 여기에서 VTN과 VTP는 각 트랜지스터의 스레시홀드전압을 나타낸다.
제1실시예에서와 마찬가지로 3치 레벨의 회로 동작이 설명되었다.
먼저, 입력단자(1)가 오픈상태일 때 바이어스 전압이 두 개의 PMOS(10)(11)로 구성되는 전압분배회로로부터 인가되어 입력단자(1)에서 전위는 2.5V가 된다.
이에따라 제1NMOS(7)와 제2PMOS(8)가 차단상태가 된다. 결과적으로는 전류는 제1NMOS(7)에 연결된 제1PMOS(6)로 흐르지 않거나 전류는 제1PMOS(6)에 대해 전류미러를 형성하는 제3PMOS(16)로 흐르지 않는다. 이 제3NMOS(17)는 부하저항(능동부하)으로서 동작하는 제3PMOS(16)에 연결되지만 이를 통해 전류가 흐르지 않으므로 제3PMOS(16)와 제3NMOS(17) 사이의 중간연결점은 하강한다.
따라서 제3PMOS(16)의 드레인에 연결되는 제11 출력인버터(2)의 출력은 하이레벨이 되고 제1 출력단자(2)에서 하이레벨이 출력된다.
반면에 제2PMOS(8)에 연결된 제2NMOS(9)로 전류가 흐르지 않거나 제2NMOS(9)에 대해 전류미러를 형성하는 제4NMOS(19)로 전류가 흐르지 않는다.
제4NMOS(19)의 드레인에 연결된 제4PMOS(18)는 부하저항(능동부하)으로서 동작하지만 전류가 흐르지 않으므로 제4NMOS(19)와 제4PMOS(18) 사이의 중간연결점에서 전위가 상승한다.
따라서 제4NMOS(19)의 드레인에 연결된 제2 출력인버터(13)의 출력은 로우레벨로 바뀌고 제2 출력단자(3)의 출력은 로우레벨이 된다.
그리고 입력단자(1)가 오픈상태일 때 제2 출력단자(2)는 하이레벨이 되고 제2 출력단자(3)는 로우레벨이 된다.
또한 입력단자(1)가 오픈 상태일 때 제1NMOS(7)와 제2PMOS(8)는 둘다 차단상태이며 이때 두 트랜지스터 사이에 전류통로가 없으므로 전력소모가 극히 적게 된다.
이어 로우레벨전압이 입력단자(1)에 인가될 때 제1NMOS(7)는 도통되고 전류는 제1PMOS(6)와 제1NMOS(7)을 통해 전원(VDD)에서 입력단자(1)로 흐른다.
그러나 제1PMOS(6)와 제3PMOS(16)가 전류미러회로를 형성하므로 상기 전류는 제1PMOS(6)와 제3PMOS(16)로 흐르는 전류에 비례한다. 즉 상기 제3PMOS(16)에서 제3NMOS(17)로 전류가 흐르므로 상기 두 트랜지스터 중간연결점에서 전위가 상승한다.
따라서 상기 중간연결점에 연결된 제1 출력인버터(12)의 출력은 로우레벨로 바뀐다.
반면 제2PMOS(8)는 차단되고 제2NMOS(9)로 전류가 흐르지 않는다. 따라서 제2NMOS(9)에 대해 전류미러를 형성하는 제4NMOS(19)로 전류가 흐르지 않거나 제4NMOS(19)의 드레인으로 전류가 흐르지 않는다.
즉 상기 제4NMOS의 드레인에 연결된 제2 출력인버터(13)의 출력은 상승한다.
로우레벨 전압이 입력단자(1)에 인가될 때 제2 출력단자(2)와 제2 출력단자(3)는 모두 로우레벨이 된다.
그리고 하이레벨전압이 입력단자(1)에 인가될 때 제2PMOS(8)은 도통상태가 되고 전류는 제2PMOS(8)와 제2NMOS(9)를 통해 접지단자(GND)로 흐른다. 마찬가지로 제2NMOS(9)와 제4NMOS(19)는 전류미러회로를 형성하므로 전류는 제2NMOS(9)와 제4NMOS(19)로 흐르는 전류에 비례한다.
따라서 제4NMOS(19)에서 제4PMOS(18)로 전류가 흐르므로 두 트랜지스터의 중간 연결점에서의 전위는 하강한다.
즉 이 중간연결점에 연결된 제2 출력인버터(13)의 출력은 하이레벨이 된다.
반면 제1NMOS(7)는 차단되므로 제1PMOS(8)로 전류가 흐르지 않는다. 또한 제1PMOS(6)에 대해 전류미러를 형성하는 제3PMOS(16)로 전류가 흐르지 않아 드레인 전위는 하강한다.
따라서 드레인에 연결된 제1 출력인버터(12)의 출력은 하이레벨이 된다. 즉 로우레벨 전압이 입력단자(1)에 인가될 때 그 출력단자(2,3)는 하이레벨로 바뀐다. 이 실시예에서 제3PMOS(16)와 제3NMOS(17), 제4NMOS(19)와 제4PMOS(18)가 함께 증폭기로서 효과적으로 동작하므로 입력단자(1)의 상태가 변화될 때 통과전류의 감소가 가능하게 된다.
더욱이 PMOS(10)(11)의 중간점이 바이어스저항(20)을 거쳐 입력단자(1)에 연결되므로 회로면적을 줄여 회로를 구성함으로서 저항부품의 수를 출여 회로를 최소화할 수 있다.
한편 상술한 본 발명은 바람직한 실시예로서 설명되었으며 본 발명의 설명에서 사용되어진 용어는 그 용어의 의미만으로 한정되지 않으며 보다 폭넓은 범주에서 본 발명의 범위와 사상을 벗어나지 않고도 첨부된 청구범위의 한계내에서 변형이 가능함을 이해할 수 있다.

Claims (8)

  1. 전원단자(4) 및 접지단자(5)와, 입력상태를 오픈레벨, 하이레벨 및 로우레벨로 취하는 입력단자(1)와, 상기 입력단자에 소오스가 연결되는 제1N채널 MOS 트랜지스터(7)와, 상기 제1N채널 MOS 트랜지스터의 드레인에 게이트와 드레인이 연결되고 상기 전원단자(4)에 소오스가 연결되는 제1P채널 MOS 트랜지스터(6)와, 제1P채널 MOS 트랜지스터(6)의 드레인에 연결되는 입력노드 및 제1출력단자(2)에 연결되는 출력노드를 구비하는 제1출력회로(12)와, 상기 입력단자에 소오스가 연결되는 제2P채널 MOS 트랜지스터(8)와, 상기 제2P채널 MOS 트랜지스터의 드레인에 게이트 및 드레인이 연결되고 접지단자(5)에 소오스가 연결되는 제2N채널 MOS 트랜지스터(9)와, 상기 제2N채널 MOS 트랜지스터(9)의 드레인에 연결되는 입력노드 및 제2출력단자(3)에 연결되는 출력노드를 구비하는 제2출력회로(13) 및 상기 제1N채널 MOS 트랜지스터(7)와 상기 제2P채널MOS트랜지스터(8)의 각각의 게이트에 일정한 전압을 인가하는 전압공급수단(10,11)을 포함하는 3치 입력 버퍼회로.
  2. 제1항에 있어서, 상기 제1P채널MOS트랜지스터(6)의 드레인과 상기 제1 출력회로(12)의 상기 입력노드 사이에 연결된 제1증폭기 회로와 상기 제2N채널MOS트랜지스터의 드레인과 상기 제2출력회로(13)의 상기 입력노드 사이에 연결된 제2증폭기회로를 추가로 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  3. 제2항에 있어서, 상기 제1증폭기 회로는 상기 제1채널PMOS트랜지스터(6)의 드레인에 연결되는 게이트, 상기 전원단자에 연결되는 소오스, 상기 제1 출력인버터(12)의 입력노드에 연결되는 드레인를 구비하며 상기 제1P채널MOS트랜지스터(6)와 함께 제1전류미러회로를 구성하는 제3P채널MOS트랜지스터(16)와, 상기 제3P채널MOS트랜지스터(16)의 드레인에 게이트 및 드레인이 연결되고, 상기 접지단자에 소오스가 연결되며 제3P채널MOS트랜지스터(16)에 대해 능동부하로서 동작하는 제3N채널MOS트랜지스터(17)를 구비하며, 상기 제2증폭기회로는 상기 제2N채널MOS트랜지스터(9)의 드레인에 연결되는 게이트와, 상기 접지단자(5)에 연결되는 소오스와, 상기 제2 출력인버터(13)의 입력노드에 연결되는 드레인을 구비하며, 상기 제2N채널MOS트랜지스터(9)와 함께 제2전류미러회로를 구성하는 제4N채널MOS트랜지스터(19)와, 상기 제4N채널MOS트랜지스터(19)의 드레인에 연결되는 게이트 및 드레인과, 상기 전원공급단자(4)에 연결되는 소오스를 구비하고, 상기 제4N채널MOS트랜지스터(19)에 대해 능동부하로서 동작하는 제4P채널MOS트랜지스터(18)를 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  4. 제1항에 있어서, 상기 제1출력회로와 상기 제2출력회로는 각각 제1 출력인버터(12)와 제2 출력인버터(13)로 형성됨을 특징으로 하는 3치 입력 버퍼회로.
  5. 제1항에 있어서, 상기 전압공급수단은 상기 전원공급단자(4)와 상기 접지단자(5) 사이에 직렬로 연결되는 두 개의 P채널MOS트랜지스터(10,11)로 구성되는 전압분배회로이며, 상기 제1N채널MOS트랜지스터(7)와 상기 제2P채널MOS트랜지스터(8)의 게이트에 인가된 상기 일정전압은 상기 두 P채널MOS트랜지스터의 상호 연결점으로부터 도출됨을 특징으로 하는 3치 입력 버퍼회로.
  6. 제1항에 있어서, 상기 입력단자(1)에 바이어스 전압을 공급하기 위한 바이어스 회로(14,15;20)를 추가로 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  7. 제6항에 있어서, 상기 바이어스회로는 상기 전원단자(4)와 상기 접지단자(5) 사이에 연결된 두 개의 저항(14,15)으로 형성된 전압분배회로이며, 상기 바이어스전압은 상기 두 저항의 상호 연결점으로부터 도출되는 것을 특징으로 하는 3치 입력 버퍼회로.
  8. 제6항에 있어서, 상기 바이어스 회로는 상기 입력단자(1)와 상기 제1N채널MOS트랜지스터(7)와 상기 제2P채널MOS트랜지스터(8)의 게이트 사이에 연결되는 바이어스저항으로 형성됨을 특징으로 하는 3치 입력 버퍼회로.
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