JPH07135464A - ３値入力バッファ回路 - Google Patents
３値入力バッファ回路Info
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- JPH07135464A JPH07135464A JP5280990A JP28099093A JPH07135464A JP H07135464 A JPH07135464 A JP H07135464A JP 5280990 A JP5280990 A JP 5280990A JP 28099093 A JP28099093 A JP 28099093A JP H07135464 A JPH07135464 A JP H07135464A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】
【目的】３値入力バッファの入力端子がオープン状態の
時の消費電流を抑えることにある。 【構成】入力端子１にソースが接続された第１のＮ・Ｔ
ｒ７と、このＮ・Ｔｒ７に接続された第１のＰ・Ｔｒ６
と、このＰ・Ｔｒ６のドレインに入力が接続された第１
のインバータ１２と、入力端子１にソースが接続された
第２のＰ・Ｔｒ８と、このＰ・Ｔｒ８に接続された第２
のＮ・Ｔｒ９と、このＮ・Ｔｒ９のドレインに接続され
た第２のインバータ１３と、第１のＮ・Ｔｒ７および第
２のＰ・Ｔｒ８のゲートに一定電圧を印加するためのＰ
・Ｔｒ１０，１１からなる電圧印加回路とで構成され
る。これらＮ・Ｔｒ７，Ｐ・Ｔｒ８は入力端子１がオー
プンの時カットオフされる。
時の消費電流を抑えることにある。 【構成】入力端子１にソースが接続された第１のＮ・Ｔ
ｒ７と、このＮ・Ｔｒ７に接続された第１のＰ・Ｔｒ６
と、このＰ・Ｔｒ６のドレインに入力が接続された第１
のインバータ１２と、入力端子１にソースが接続された
第２のＰ・Ｔｒ８と、このＰ・Ｔｒ８に接続された第２
のＮ・Ｔｒ９と、このＮ・Ｔｒ９のドレインに接続され
た第２のインバータ１３と、第１のＮ・Ｔｒ７および第
２のＰ・Ｔｒ８のゲートに一定電圧を印加するためのＰ
・Ｔｒ１０，１１からなる電圧印加回路とで構成され
る。これらＮ・Ｔｒ７，Ｐ・Ｔｒ８は入力端子１がオー
プンの時カットオフされる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は３値入力バッファ回路に
関し、特に相補型ＭＯＳ構造の集積回路に適する３値入
力バッファ回路に関する。
関し、特に相補型ＭＯＳ構造の集積回路に適する３値入
力バッファ回路に関する。
【０００２】
【従来の技術】従来、かかる３値入力バッファ回路は、
相補型ＭＯＳ集積回路等に用いられている。
相補型ＭＯＳ集積回路等に用いられている。
【０００３】図３は従来の一例を示す３値入力バッファ
回路図である。図３に示すように、この３値入力バッフ
ァ回路は入力端子１に接続された抵抗１４，１５からな
る電圧分割回路と、回路スレッショルド電圧の異なる２
つのインバータとによって構成される。すなわち、第１
のインバータはＰチャネルＭＯＳトランジスタ（以下、
Ｐ・Ｔｒと略す）２１，ＮチャネルＭＯＳトランジスタ
（以下、Ｎ・Ｔｒと略す）２２よりなり、入力端子１と
第１の出力端子２間に接続される。同様に、第２のイン
バータはＰ・Ｔｒ２３およびＮ・Ｔｒ２４よりなり、入
力端子１と第２の出力端子３間に接続される。かかるバ
ッファ回路において、共通入力端子１のＨＩＧＨ（ハ
イ）レベル，ＬＯＷ（ロウ）レベル及びＯＰＥＮ（オー
プン）の３つの状態を検出し、第１の出力端子２および
第２の出力端子３によって内部回路へ入力端子１のレベ
ル状態を伝えるものである。
回路図である。図３に示すように、この３値入力バッフ
ァ回路は入力端子１に接続された抵抗１４，１５からな
る電圧分割回路と、回路スレッショルド電圧の異なる２
つのインバータとによって構成される。すなわち、第１
のインバータはＰチャネルＭＯＳトランジスタ（以下、
Ｐ・Ｔｒと略す）２１，ＮチャネルＭＯＳトランジスタ
（以下、Ｎ・Ｔｒと略す）２２よりなり、入力端子１と
第１の出力端子２間に接続される。同様に、第２のイン
バータはＰ・Ｔｒ２３およびＮ・Ｔｒ２４よりなり、入
力端子１と第２の出力端子３間に接続される。かかるバ
ッファ回路において、共通入力端子１のＨＩＧＨ（ハ
イ）レベル，ＬＯＷ（ロウ）レベル及びＯＰＥＮ（オー
プン）の３つの状態を検出し、第１の出力端子２および
第２の出力端子３によって内部回路へ入力端子１のレベ
ル状態を伝えるものである。
【０００４】上述した相補ＭＯＳ型インバータの回路ス
レッショルド電圧は、次の（１）式で与えられる。
レッショルド電圧は、次の（１）式で与えられる。
【０００５】
【０００６】また、上述の式におけるＶTP，ＫP ，
ＷP ，ＬP はそれぞれＰ・Ｔｒのスレッショルド電圧，
相互コンダクタンス，ゲート幅，ゲート長である。同様
に、ＶTN，ＫN ，ＷN ，ＬN はそれぞれＮ・Ｔｒのスレ
ッショルド電圧，相互コンダクタンス，ゲート幅，ゲー
ト長である。
ＷP ，ＬP はそれぞれＰ・Ｔｒのスレッショルド電圧，
相互コンダクタンス，ゲート幅，ゲート長である。同様
に、ＶTN，ＫN ，ＷN ，ＬN はそれぞれＮ・Ｔｒのスレ
ッショルド電圧，相互コンダクタンス，ゲート幅，ゲー
ト長である。
【０００７】かかる３値入力バッファ回路において、第
１のイバータの回路スレッショルド電圧を２．５Ｖに設
定しようとする場合は、ＷP ＝１１．２μｍ，ＬP ＝２
μｍ，ＷN ＝５μｍ，ＬN ＝２μｍとなる。また、同様
にして第２のインバータの回路スレッショルド電圧を
１．５Ｖに設定しようとする場合は、ＷP ＝５μｍ，Ｌ
P ＝２μｍ，ＷN ＝８．５μｍ，ＬN ＝２μｍとなる。
但し、ＶTP＝−０．８Ｖ，ＶTN＝０．７Ｖ，ＫP ＝２０
μ，ＫN ＝４０μと仮定している。
１のイバータの回路スレッショルド電圧を２．５Ｖに設
定しようとする場合は、ＷP ＝１１．２μｍ，ＬP ＝２
μｍ，ＷN ＝５μｍ，ＬN ＝２μｍとなる。また、同様
にして第２のインバータの回路スレッショルド電圧を
１．５Ｖに設定しようとする場合は、ＷP ＝５μｍ，Ｌ
P ＝２μｍ，ＷN ＝８．５μｍ，ＬN ＝２μｍとなる。
但し、ＶTP＝−０．８Ｖ，ＶTN＝０．７Ｖ，ＫP ＝２０
μ，ＫN ＝４０μと仮定している。
【０００８】図４は従来の他の例を示す３値入力バッフ
ァ回路図である。図４に示すように、このバッファ回路
は、Ｐ・Ｔｒ２５，２６で形成された回路スレショルド
電圧の高い第１のインバータと、Ｎ・Ｔｒ２７，２８で
形成された回路スレッショルド電圧の低い第２のインバ
ータとを備え、これら第１，第２のインバータの共通入
力端子１に抵抗１４，１５からなる電圧分割回路の中間
点が接続される。
ァ回路図である。図４に示すように、このバッファ回路
は、Ｐ・Ｔｒ２５，２６で形成された回路スレショルド
電圧の高い第１のインバータと、Ｎ・Ｔｒ２７，２８で
形成された回路スレッショルド電圧の低い第２のインバ
ータとを備え、これら第１，第２のインバータの共通入
力端子１に抵抗１４，１５からなる電圧分割回路の中間
点が接続される。
【０００９】前述の例と同様に、かかるバッファ回路も
Ｐ・Ｔｒ２５，２６で構成された第１のインバータの回
路スレッショルド電圧は、次の（２）式で与えられる。
Ｐ・Ｔｒ２５，２６で構成された第１のインバータの回
路スレッショルド電圧は、次の（２）式で与えられる。
【００１０】
【００１１】また、ＶTP1 ，ＫP1，ＷP1，ＬP1はそれぞ
れＰ・Ｔｒ２５のスレッショルド電圧，相互コンダクタ
ンス，ゲート幅，ゲート長である。同様に、ＶTP2 ，Ｋ
P2，ＷP2，ＬP2はそれぞれＰ・Ｔｒ２６のスレッショル
ド電圧，相互コンダクタンス，ゲート幅，ゲート長であ
る。
れＰ・Ｔｒ２５のスレッショルド電圧，相互コンダクタ
ンス，ゲート幅，ゲート長である。同様に、ＶTP2 ，Ｋ
P2，ＷP2，ＬP2はそれぞれＰ・Ｔｒ２６のスレッショル
ド電圧，相互コンダクタンス，ゲート幅，ゲート長であ
る。
【００１２】一方、Ｎ・Ｔｒ２７，２８で構成された第
２のインバータの回路スレッショルド電圧は、次の
（３）式で与えられる。
２のインバータの回路スレッショルド電圧は、次の
（３）式で与えられる。
【００１３】
【００１４】また、ＶTN1 ，ＫN1，ＷN1，ＬN1はそれぞ
れＮ・Ｔｒ２８のスレッショルド電圧，相互コンダクタ
ンス，ゲート幅，ゲート長であり、ＶTN2 ，ＫN2，
ＷN2，ＬN2はそれぞれＮ・Ｔｒ２７のスレッショルド電
圧，相互コンダクタンス，ゲート幅，ゲート長である。
れＮ・Ｔｒ２８のスレッショルド電圧，相互コンダクタ
ンス，ゲート幅，ゲート長であり、ＶTN2 ，ＫN2，
ＷN2，ＬN2はそれぞれＮ・Ｔｒ２７のスレッショルド電
圧，相互コンダクタンス，ゲート幅，ゲート長である。
【００１５】このバッファ回路において、第１のインバ
ータの回路スレッショルド電圧を２．５Ｖに設定しよう
とする場合、ＷP1＝７．３μｍ，ＬP1＝２μｍ，ＷP2＝
５μｍ，ＬP2＝２μｍとなる。また、第２のインバータ
の回路スレッショルド電圧を１．５Ｖに設定しようとす
る場合は、ＷN1＝３４．５μｍ，ＬN1＝２μｍ，ＷN2＝
５μｍ，ＬN2＝２μｍとなる。但し、ＶTP1 ＝−０．８
Ｖ，ＶTP2 ＝−１．５Ｖ，ＶTN1 ＝０．７，ＶTN2 ＝
１．４Ｖと仮定している。ここで、ＶTP2 ，ＶTN2 の値
が大きいのは基板バイアス効果によるものである。
ータの回路スレッショルド電圧を２．５Ｖに設定しよう
とする場合、ＷP1＝７．３μｍ，ＬP1＝２μｍ，ＷP2＝
５μｍ，ＬP2＝２μｍとなる。また、第２のインバータ
の回路スレッショルド電圧を１．５Ｖに設定しようとす
る場合は、ＷN1＝３４．５μｍ，ＬN1＝２μｍ，ＷN2＝
５μｍ，ＬN2＝２μｍとなる。但し、ＶTP1 ＝−０．８
Ｖ，ＶTP2 ＝−１．５Ｖ，ＶTN1 ＝０．７，ＶTN2 ＝
１．４Ｖと仮定している。ここで、ＶTP2 ，ＶTN2 の値
が大きいのは基板バイアス効果によるものである。
【００１６】
【発明が解決しようとする課題】上述した従来の３値入
力バッファ回路のうち、前者の例においては、希望する
回路スレッショルド電圧を得るために各トランジスタの
面積が大きくなるという欠点があり、また２つの相補Ｍ
ＯＳ型インバータを用いるため、ＭＯＳトランジスタの
スレッショルド電圧のばらつきの影響を受け易く設計が
困難になるという欠点がある。
力バッファ回路のうち、前者の例においては、希望する
回路スレッショルド電圧を得るために各トランジスタの
面積が大きくなるという欠点があり、また２つの相補Ｍ
ＯＳ型インバータを用いるため、ＭＯＳトランジスタの
スレッショルド電圧のばらつきの影響を受け易く設計が
困難になるという欠点がある。
【００１７】また、後者の例においては、前者の例の欠
点は改善されるが、インバータを同一極性のＭＯＳトラ
ンジスタで構成するため、入力端子がオープン状態の時
でも貫通電流が流れるという欠点がある。すなわち、前
述した例では約１００μＡの貫通電流が流れる。一般
に、３値入力バッファ回路の場合は通常状態で入力端子
がオープンとなる場合が多く、この貫通電流が流れるの
は消費電流を抑えるために不都合である。
点は改善されるが、インバータを同一極性のＭＯＳトラ
ンジスタで構成するため、入力端子がオープン状態の時
でも貫通電流が流れるという欠点がある。すなわち、前
述した例では約１００μＡの貫通電流が流れる。一般
に、３値入力バッファ回路の場合は通常状態で入力端子
がオープンとなる場合が多く、この貫通電流が流れるの
は消費電流を抑えるために不都合である。
【００１８】本発明の目的は、各トランジスタの面積も
大きくならず、スレッショルド電圧のばらつきの影響を
受け難くするとともに、貫通電流に基ずく消費電流を抑
制することのできる３値入力バッファ回路を提供するこ
とにある。
大きくならず、スレッショルド電圧のばらつきの影響を
受け難くするとともに、貫通電流に基ずく消費電流を抑
制することのできる３値入力バッファ回路を提供するこ
とにある。
【００１９】
【課題を解決するための手段】本発明の３値入力バッフ
ァ回路は、入力状態がオープン，ハイレベルおよびロウ
レベルの３状態をとる入力端子と、前記入力端子にソー
スが接続された第１のＮチャネルＭＯＳトランジスタ
と、前記第１のＮチャネルＭＯＳトランジスタのドレイ
ンにゲート，ドレインが共に接続され且つソースが電源
端子に接続された第１のＰチャネルＭＯＳトランジスタ
と、前記第１のＰチャネルＭＯＳトランジスタのドレイ
ンに入力が接続されるとともに第１の出力端子に出力が
接続された第１の出力回路と、前記入力端子にソースが
接続された第２のＰチャネルＭＯＳトランジスタと、前
記第２のＰチャネルＭＯＳトランジスタのドレインにゲ
ート，ドレインが共に接続され且つソースがグランド端
子に接続された第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンに入力が接続されるとともに第２の出力端子に出力が
接続された第２の出力回路と、前記第１のＮチャネルＭ
ＯＳトランジスタおよび前記第２のＰチャネルＭＯＳト
ランジスタのゲートに一定電圧を印加する電圧印加手段
とを有して構成される。
ァ回路は、入力状態がオープン，ハイレベルおよびロウ
レベルの３状態をとる入力端子と、前記入力端子にソー
スが接続された第１のＮチャネルＭＯＳトランジスタ
と、前記第１のＮチャネルＭＯＳトランジスタのドレイ
ンにゲート，ドレインが共に接続され且つソースが電源
端子に接続された第１のＰチャネルＭＯＳトランジスタ
と、前記第１のＰチャネルＭＯＳトランジスタのドレイ
ンに入力が接続されるとともに第１の出力端子に出力が
接続された第１の出力回路と、前記入力端子にソースが
接続された第２のＰチャネルＭＯＳトランジスタと、前
記第２のＰチャネルＭＯＳトランジスタのドレインにゲ
ート，ドレインが共に接続され且つソースがグランド端
子に接続された第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンに入力が接続されるとともに第２の出力端子に出力が
接続された第２の出力回路と、前記第１のＮチャネルＭ
ＯＳトランジスタおよび前記第２のＰチャネルＭＯＳト
ランジスタのゲートに一定電圧を印加する電圧印加手段
とを有して構成される。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第１の実施例を示す３値入
力バッファ回路図である。図１に示すように、本実施例
は入力端子１および電源端子４間に接続された第１のＮ
・Ｔｒ７および第１のＰ・Ｔｒ６並びに抵抗１４と、入
力端子１およびＧＮＤ端子５間に接続された第２のＰ・
Ｔｒ８および第２のＮ・Ｔｒ９並びに抵抗１５と、第
１，第２の出力端子２，３に接続された第１，第２の出
力インバータ１２，１３とを備える他に、電源端子４お
よびＧＮＤ端子５間に接続され且つＰ・Ｔｒ１０，１１
からなる電圧印加手段としての電圧分割回路を有してい
る。これら直列接続されたＰ・Ｔｒ１０，１１の中間点
の電位は２．５Ｖに設定され、しかもその電圧は第１の
Ｎ・Ｔｒ７と第２のＰ・Ｔｒ８のゲートに印加される。
また、前述したように、第１のＮ・Ｔｒ７と第２のＰ・
Ｔｒ８のそれぞれのソースは入力端子１に共通に接続さ
れる。
力バッファ回路図である。図１に示すように、本実施例
は入力端子１および電源端子４間に接続された第１のＮ
・Ｔｒ７および第１のＰ・Ｔｒ６並びに抵抗１４と、入
力端子１およびＧＮＤ端子５間に接続された第２のＰ・
Ｔｒ８および第２のＮ・Ｔｒ９並びに抵抗１５と、第
１，第２の出力端子２，３に接続された第１，第２の出
力インバータ１２，１３とを備える他に、電源端子４お
よびＧＮＤ端子５間に接続され且つＰ・Ｔｒ１０，１１
からなる電圧印加手段としての電圧分割回路を有してい
る。これら直列接続されたＰ・Ｔｒ１０，１１の中間点
の電位は２．５Ｖに設定され、しかもその電圧は第１の
Ｎ・Ｔｒ７と第２のＰ・Ｔｒ８のゲートに印加される。
また、前述したように、第１のＮ・Ｔｒ７と第２のＰ・
Ｔｒ８のそれぞれのソースは入力端子１に共通に接続さ
れる。
【００２２】かかる３値入力バッファ回路において、入
力端子１の電位が２．５Ｖ−ＶTN以下になると第１のＮ
・Ｔｒ７は導通状態になり、それ以上の電圧ではカット
オフ状態になる。一方、第２のＰ・Ｔｒ８は入力端子１
の電位が２．５Ｖ＋ＶTP以上になると導通状態になり、
それ以下ではカットオフ状態になる。但し、ＶTN，ＶTP
は前述した従来例と同様に各トランジスタのスレッショ
ルド電圧である。
力端子１の電位が２．５Ｖ−ＶTN以下になると第１のＮ
・Ｔｒ７は導通状態になり、それ以上の電圧ではカット
オフ状態になる。一方、第２のＰ・Ｔｒ８は入力端子１
の電位が２．５Ｖ＋ＶTP以上になると導通状態になり、
それ以下ではカットオフ状態になる。但し、ＶTN，ＶTP
は前述した従来例と同様に各トランジスタのスレッショ
ルド電圧である。
【００２３】また、本実施例も入力端子１にバイアス電
圧を印加するために電源端子４とＧＮＤ端子５間に抵抗
１４，１５を直列に接続するが、これら抵抗１４，１５
の接続点が入力端子１に接続される。本実施例では、こ
の接続点の電位は２．５Ｖに設定されているものとす
る。
圧を印加するために電源端子４とＧＮＤ端子５間に抵抗
１４，１５を直列に接続するが、これら抵抗１４，１５
の接続点が入力端子１に接続される。本実施例では、こ
の接続点の電位は２．５Ｖに設定されているものとす
る。
【００２４】以下、入力端子１に供給される３値レベル
の回路動作をそれぞれ説明する。まず、入力端子１がオ
ープン状態の場合は、抵抗１４，１５により構成される
電圧分割回路からバイアス電圧が印加されるため、入力
端子１の電位は２．５Ｖになる。従って、第１のＮ・Ｔ
ｒ７および第２のＰ・Ｔｒ８ともにカットオフとなる。
すなわち、第１のＮ・Ｔｒ７に接続されている第１のＰ
・Ｔｒ６には電流が流れないので、第１のＰ・Ｔｒ６の
ドレインの電位は上昇する。このため、第１の出力イン
バータ１２の出力はロウレベルとなり、第１の出力端子
２からはロウレベルが出力される。一方、第２のＰ・Ｔ
ｒ８に接続された第２のＮ・Ｔｒ９にも電流が流れない
ので、そのＮ・Ｔｒ９のドレイン電圧は下降する。この
ため、第２のＮ・Ｔｒ９のドレインに接続された第２の
出力インバータ１３の出力はハイレベルになり、第２の
出力端子３からはハイレベルが出力される。
の回路動作をそれぞれ説明する。まず、入力端子１がオ
ープン状態の場合は、抵抗１４，１５により構成される
電圧分割回路からバイアス電圧が印加されるため、入力
端子１の電位は２．５Ｖになる。従って、第１のＮ・Ｔ
ｒ７および第２のＰ・Ｔｒ８ともにカットオフとなる。
すなわち、第１のＮ・Ｔｒ７に接続されている第１のＰ
・Ｔｒ６には電流が流れないので、第１のＰ・Ｔｒ６の
ドレインの電位は上昇する。このため、第１の出力イン
バータ１２の出力はロウレベルとなり、第１の出力端子
２からはロウレベルが出力される。一方、第２のＰ・Ｔ
ｒ８に接続された第２のＮ・Ｔｒ９にも電流が流れない
ので、そのＮ・Ｔｒ９のドレイン電圧は下降する。この
ため、第２のＮ・Ｔｒ９のドレインに接続された第２の
出力インバータ１３の出力はハイレベルになり、第２の
出力端子３からはハイレベルが出力される。
【００２５】要するに、入力端子１がオープン状態の場
合、第１の出力端子２はロウレベルとなり、第２の出力
端子３はハイレベルとなる。また、入力端子１がオープ
ン状態の時には、第１のＮ・Ｔｒ７および第２のＰ・Ｔ
ｒ８共にカットオフし、電流が流れる経路がなくなるた
め、消費電流は非常に小さくなる。
合、第１の出力端子２はロウレベルとなり、第２の出力
端子３はハイレベルとなる。また、入力端子１がオープ
ン状態の時には、第１のＮ・Ｔｒ７および第２のＰ・Ｔ
ｒ８共にカットオフし、電流が流れる経路がなくなるた
め、消費電流は非常に小さくなる。
【００２６】次に、入力端子１にロウレベルが印加され
た場合、第１のＮ・Ｔｒ７が導通状態になり、電源電位
ＶＤＤから第１のＰ・Ｔｒ６および第１のＮ・Ｔｒ７を
経由して入力端子１へ電流が流れ出る。このため、第１
のＰ・Ｔｒ６の接続点の電位は下降し、第１の出力イン
バータ１２の出力はハイレベルとなる。一方、第２のの
Ｐ・Ｔｒ８はカットオフするため、第２のＮ・Ｔｒ９に
は電流が流れない。このため、第２のＮ・Ｔｒ９のドレ
インの電位は下降し、第２の出力インバータ１３の出力
はハイレベルとなる。すなわち、入力端子１にロウレベ
ルが印加された場合、第１の出力端子２，３共にハイレ
ベルとなる。
た場合、第１のＮ・Ｔｒ７が導通状態になり、電源電位
ＶＤＤから第１のＰ・Ｔｒ６および第１のＮ・Ｔｒ７を
経由して入力端子１へ電流が流れ出る。このため、第１
のＰ・Ｔｒ６の接続点の電位は下降し、第１の出力イン
バータ１２の出力はハイレベルとなる。一方、第２のの
Ｐ・Ｔｒ８はカットオフするため、第２のＮ・Ｔｒ９に
は電流が流れない。このため、第２のＮ・Ｔｒ９のドレ
インの電位は下降し、第２の出力インバータ１３の出力
はハイレベルとなる。すなわち、入力端子１にロウレベ
ルが印加された場合、第１の出力端子２，３共にハイレ
ベルとなる。
【００２７】次に、入力端子にハイレベルが印加された
場合、第２のＰ・Ｔｒ８が導通状態になり、入力端子１
から第２のＰ・Ｔｒ８および第２のＮ・Ｔｒ９を経由し
てＧＮＤへ電流が流れ込む。このため、第２のＮ・Ｔｒ
９の接続点の電位が下降し、第２の出力インバータ１３
の出力はロウレベルになる。一方、第１のＮ・Ｔｒ７は
カットオフするため、第１のＰ・Ｔｒ６には電流が流れ
ない。このため、第１のＰ・Ｔｒ６のドレインの電位は
上昇し、第１の出力インバータ１２の出力はロウレベル
となる。すなわち、入力端子１にハイレベルが印加され
た場合は、第１，第２の出力端子２，３共にロウレベル
となる。
場合、第２のＰ・Ｔｒ８が導通状態になり、入力端子１
から第２のＰ・Ｔｒ８および第２のＮ・Ｔｒ９を経由し
てＧＮＤへ電流が流れ込む。このため、第２のＮ・Ｔｒ
９の接続点の電位が下降し、第２の出力インバータ１３
の出力はロウレベルになる。一方、第１のＮ・Ｔｒ７は
カットオフするため、第１のＰ・Ｔｒ６には電流が流れ
ない。このため、第１のＰ・Ｔｒ６のドレインの電位は
上昇し、第１の出力インバータ１２の出力はロウレベル
となる。すなわち、入力端子１にハイレベルが印加され
た場合は、第１，第２の出力端子２，３共にロウレベル
となる。
【００２８】図２は本発明の第２の実施例を示す３値入
力バッファ回路図である。図２に示すように、本実施例
は第３，第４のＰ・Ｔｒ１６，１８と第３，第４のＮ・
Ｔｒ１７，１９と抵抗１４，１５に代わるバイアス用抵
抗２０とを設けた点が第１の実施例と異っている。本実
施例も電圧印加手段として２つのＰ・Ｔｒ１０，１１が
電圧分割回路を構成しており、その中間点の電位は２．
５Ｖに設定している。この電圧は第１のＮ・Ｔｒ７と第
２のＰ・Ｔｒ８のゲートに印加される。また、第１のＮ
・Ｔｒ７と第２のＰ・Ｔｒ８のそれぞれのソースは入力
端子１に共通に接続される。従って、入力端子１の電位
が２．５Ｖ−ＶTN以下になると、第１のＮ・Ｔｒ７は導
通状態になり、それ以上の電圧ではカットオフ状態とな
る。一方、第２のＰ・Ｔｒ８は入力端子１の電位が２．
５Ｖ＋ＶTP以上になると導通状態になり、それ以下では
カットオフ状態となる。但し、ＶTN，ＶTPは各トランジ
スタのスレッショルド電圧である。
力バッファ回路図である。図２に示すように、本実施例
は第３，第４のＰ・Ｔｒ１６，１８と第３，第４のＮ・
Ｔｒ１７，１９と抵抗１４，１５に代わるバイアス用抵
抗２０とを設けた点が第１の実施例と異っている。本実
施例も電圧印加手段として２つのＰ・Ｔｒ１０，１１が
電圧分割回路を構成しており、その中間点の電位は２．
５Ｖに設定している。この電圧は第１のＮ・Ｔｒ７と第
２のＰ・Ｔｒ８のゲートに印加される。また、第１のＮ
・Ｔｒ７と第２のＰ・Ｔｒ８のそれぞれのソースは入力
端子１に共通に接続される。従って、入力端子１の電位
が２．５Ｖ−ＶTN以下になると、第１のＮ・Ｔｒ７は導
通状態になり、それ以上の電圧ではカットオフ状態とな
る。一方、第２のＰ・Ｔｒ８は入力端子１の電位が２．
５Ｖ＋ＶTP以上になると導通状態になり、それ以下では
カットオフ状態となる。但し、ＶTN，ＶTPは各トランジ
スタのスレッショルド電圧である。
【００２９】以下、第１の実施例と同様に、３値レベル
の回路動作を説明する。まず、入力端子１がオープン状
態の場合、２つのＰ・Ｔｒ１０，１１により構成された
電圧分割回路からバイアス用抵抗２０を介してバイアス
電圧が印加されるため、入力端子１の電位は２．５Ｖと
なる。従って、第１のＮ・Ｔｒ７と第２のＰ・Ｔｒ８は
共にカットオフとなる。このため、第１のＮ・Ｔｒ７に
接続された第１のＰ・Ｔｒ６には電流が流れず、この第
１のＰ・Ｔｒ６とカレントミラーを構成した第３のＰ・
Ｔｒ１６にも電流が流れない。この第３のＰ・Ｔｒ１６
のドレインに接続された第３のＮ・Ｔｒ１７は負荷抵抗
として動作するが、電流が流れないため、第３のＰ・Ｔ
ｒ１６と第３のＮ・Ｔｒ１７の接続点の電位は降下す
る。このため、第３のＰ・Ｔｒ１６のドレインに接続さ
れた第１の出力インバータ１２の出力はハイレベルとな
り、第１の出力端子２からはハイレベルが出力される。
一方、第２のＰ・Ｔｒ８に接続された第２のＮ・Ｔｒ９
にも電流は流れないため、この第２のＮ・Ｔｒ９とカレ
ントミラーを構成している第４のＮ・Ｔｒ１９にも電流
が流れない。しかるに、第４のＮ・Ｔｒ１９のドレイン
に接続された第４のＰ・Ｔｒ１８は負荷抵抗として動作
するが、電流が流れないため、この第４のＮ・Ｔｒ１９
と第４のＰ・Ｔｒ１８の接続点の電位は上昇する。この
ため、第４のＮ・Ｔｒ１９のドレインに接続された第２
の出力インバータ１３の出力はロウレベルとなり、第２
の出力端子３からロウレベルが出力される。
の回路動作を説明する。まず、入力端子１がオープン状
態の場合、２つのＰ・Ｔｒ１０，１１により構成された
電圧分割回路からバイアス用抵抗２０を介してバイアス
電圧が印加されるため、入力端子１の電位は２．５Ｖと
なる。従って、第１のＮ・Ｔｒ７と第２のＰ・Ｔｒ８は
共にカットオフとなる。このため、第１のＮ・Ｔｒ７に
接続された第１のＰ・Ｔｒ６には電流が流れず、この第
１のＰ・Ｔｒ６とカレントミラーを構成した第３のＰ・
Ｔｒ１６にも電流が流れない。この第３のＰ・Ｔｒ１６
のドレインに接続された第３のＮ・Ｔｒ１７は負荷抵抗
として動作するが、電流が流れないため、第３のＰ・Ｔ
ｒ１６と第３のＮ・Ｔｒ１７の接続点の電位は降下す
る。このため、第３のＰ・Ｔｒ１６のドレインに接続さ
れた第１の出力インバータ１２の出力はハイレベルとな
り、第１の出力端子２からはハイレベルが出力される。
一方、第２のＰ・Ｔｒ８に接続された第２のＮ・Ｔｒ９
にも電流は流れないため、この第２のＮ・Ｔｒ９とカレ
ントミラーを構成している第４のＮ・Ｔｒ１９にも電流
が流れない。しかるに、第４のＮ・Ｔｒ１９のドレイン
に接続された第４のＰ・Ｔｒ１８は負荷抵抗として動作
するが、電流が流れないため、この第４のＮ・Ｔｒ１９
と第４のＰ・Ｔｒ１８の接続点の電位は上昇する。この
ため、第４のＮ・Ｔｒ１９のドレインに接続された第２
の出力インバータ１３の出力はロウレベルとなり、第２
の出力端子３からロウレベルが出力される。
【００３０】要するに、入力端子１がオープン状態の場
合、第１の出力端子２はハイレベルとなり、第２の出力
端子３はロウレベルとなる。また、入力端子１がオープ
ン状態の時には、第１のＮ・Ｔｒ７と第１のＰ・Ｔｒ８
は共にカットオフし、電流が流れる経路がなくなるた
め、消費電流は非常に小さくなる。
合、第１の出力端子２はハイレベルとなり、第２の出力
端子３はロウレベルとなる。また、入力端子１がオープ
ン状態の時には、第１のＮ・Ｔｒ７と第１のＰ・Ｔｒ８
は共にカットオフし、電流が流れる経路がなくなるた
め、消費電流は非常に小さくなる。
【００３１】次に、入力端子１にロウレベルが印加され
た場合、第１のＮ・Ｔｒ７が導通状態となり、電源電位
ＶＤＤから第１のＰ・Ｔｒ６および第１のＮ・Ｔｒ７を
経由して入力端子１へ電流が流れ出る。しかるに、この
第１のＰ・Ｔｒ６と第３のＰ・Ｔｒ１６はカレントミラ
ーを構成しているので、第１のＰ・Ｔｒ６に流れる電流
に比例した大きさの電流が第３のＰ・Ｔｒ１６に流れ
る。この第３のＰ・Ｔｒ１６から第３のＮ・Ｔｒ１７に
電流が流れることにより、それらの接続点の電位が上昇
する。このため、この接続点に接続された第１の出力イ
ンバータ１２の出力はロウレベルとなる。一方、第２の
Ｐ・Ｔｒ８はカットオフするため、第２のＮ・Ｔｒ９に
は電流が流れない。このため、この第２のＮ・Ｔｒ９と
カレントミラーを構成している第４のＮ・Ｔｒ１９にも
電流は流れないので、そのドレインの電位は上昇する。
従って、このドレインに接続された第２の出力インバー
タ１３の出力はロウレベルとなる。すなわち、入力端子
１にロウレベルが印加された場合、第１，第２の出力端
子２，３は共にロウレベルとなる。
た場合、第１のＮ・Ｔｒ７が導通状態となり、電源電位
ＶＤＤから第１のＰ・Ｔｒ６および第１のＮ・Ｔｒ７を
経由して入力端子１へ電流が流れ出る。しかるに、この
第１のＰ・Ｔｒ６と第３のＰ・Ｔｒ１６はカレントミラ
ーを構成しているので、第１のＰ・Ｔｒ６に流れる電流
に比例した大きさの電流が第３のＰ・Ｔｒ１６に流れ
る。この第３のＰ・Ｔｒ１６から第３のＮ・Ｔｒ１７に
電流が流れることにより、それらの接続点の電位が上昇
する。このため、この接続点に接続された第１の出力イ
ンバータ１２の出力はロウレベルとなる。一方、第２の
Ｐ・Ｔｒ８はカットオフするため、第２のＮ・Ｔｒ９に
は電流が流れない。このため、この第２のＮ・Ｔｒ９と
カレントミラーを構成している第４のＮ・Ｔｒ１９にも
電流は流れないので、そのドレインの電位は上昇する。
従って、このドレインに接続された第２の出力インバー
タ１３の出力はロウレベルとなる。すなわち、入力端子
１にロウレベルが印加された場合、第１，第２の出力端
子２，３は共にロウレベルとなる。
【００３２】次に、入力端子１にハイレベルが印加され
た場合、第２のＰ・Ｔｒ８が導通状態となり、入力端子
１から第２のＰ・Ｔｒ８および第２のＮ・Ｔｒ９を経由
してＧＮＤへ電流が流れ込む。同様に、この第２のＮ・
Ｔｒ９と第４のＮ・Ｔｒ１９はカレントミラーを構成し
ているので、第２のＮ・Ｔｒ９に流れる電流に比例した
大きさの電流が第４のＮ・Ｔｒ１９に流れる。この第４
のＮ・Ｔｒ１９から第４のＰ・Ｔｒ１８に電流が流れる
ことにより、これらの接続点の電位が下降する。従っ
て、この接続点に接続された第２の出力インバータ１３
の出力はハイレベルとなる。一方、第１のＮ・Ｔｒ７は
カットオフするため、第１のＰ・Ｔｒ６には電流が流れ
ない。このため、この第１のＰ・Ｔｒ６とカレントミラ
ーを構成している第３のＰ・Ｔｒ１６にも電流は流れ
ず、そのドレインの電位は低下する。従って、このドレ
インに接続された第１の出力インバータ１２の出力はハ
イレベルとなる。すなわち、入力端子１にハイレベルが
印加された場合、第１，第２の出力端子２，３は共にハ
イレベルとなる。
た場合、第２のＰ・Ｔｒ８が導通状態となり、入力端子
１から第２のＰ・Ｔｒ８および第２のＮ・Ｔｒ９を経由
してＧＮＤへ電流が流れ込む。同様に、この第２のＮ・
Ｔｒ９と第４のＮ・Ｔｒ１９はカレントミラーを構成し
ているので、第２のＮ・Ｔｒ９に流れる電流に比例した
大きさの電流が第４のＮ・Ｔｒ１９に流れる。この第４
のＮ・Ｔｒ１９から第４のＰ・Ｔｒ１８に電流が流れる
ことにより、これらの接続点の電位が下降する。従っ
て、この接続点に接続された第２の出力インバータ１３
の出力はハイレベルとなる。一方、第１のＮ・Ｔｒ７は
カットオフするため、第１のＰ・Ｔｒ６には電流が流れ
ない。このため、この第１のＰ・Ｔｒ６とカレントミラ
ーを構成している第３のＰ・Ｔｒ１６にも電流は流れ
ず、そのドレインの電位は低下する。従って、このドレ
インに接続された第１の出力インバータ１２の出力はハ
イレベルとなる。すなわち、入力端子１にハイレベルが
印加された場合、第１，第２の出力端子２，３は共にハ
イレベルとなる。
【００３３】本実施例においては、要するに第３のＰ・
Ｔｒ１６と第３のＮ・Ｔｒ１７および第４のＮ・Ｔｒ１
９と第４のＰ・Ｔｒ１８は増幅器の働きをするので、入
力端子１の状態が変化したときに発生する貫通電流を減
らすことが出来る。なお、本実施例では電圧分割回路を
構成している２つのＰ・Ｔｒ１０，１１の中間点をバイ
アス用抵抗２０を介して入力端子１に接続し、入力端子
１にバイアス電圧を与えることにより、抵抗素子の削
減、ひいては回路面積の小型化に貢献できる。
Ｔｒ１６と第３のＮ・Ｔｒ１７および第４のＮ・Ｔｒ１
９と第４のＰ・Ｔｒ１８は増幅器の働きをするので、入
力端子１の状態が変化したときに発生する貫通電流を減
らすことが出来る。なお、本実施例では電圧分割回路を
構成している２つのＰ・Ｔｒ１０，１１の中間点をバイ
アス用抵抗２０を介して入力端子１に接続し、入力端子
１にバイアス電圧を与えることにより、抵抗素子の削
減、ひいては回路面積の小型化に貢献できる。
【００３４】
【発明の効果】以上説明したように、本発明の３値入力
バッファ回路は共通入力端子のハイ，ロウおよびオープ
ンの状態に応じた出力が第１，第２の出力端子に得ら
れ、しかも入力端子がオープン状態の時には第１のＮチ
ャネルＭＯＳトランジスタ，第２のＰチャネルＭＯＳト
ランジスタともにカットオフするため、消費電流を非常
に小さく抑えることができるという効果がある。
バッファ回路は共通入力端子のハイ，ロウおよびオープ
ンの状態に応じた出力が第１，第２の出力端子に得ら
れ、しかも入力端子がオープン状態の時には第１のＮチ
ャネルＭＯＳトランジスタ，第２のＰチャネルＭＯＳト
ランジスタともにカットオフするため、消費電流を非常
に小さく抑えることができるという効果がある。
【図１】本発明の第１の実施例を示す３値入力バッファ
回路図である。
回路図である。
【図２】本発明の第２の実施例を示す３値入力バッファ
回路図である。
回路図である。
【図３】従来の一例を示す３値入力バッファ回路図であ
る。
る。
【図４】従来の他の例を示す３値入力バッファ回路図で
ある。
ある。
１ 入力端子 ２，３ 出力端子 ４ 電源端子 ５ ＧＮＤ端子 ６，８ ＰチャネルＭＯＳトランジスタ（Ｐ・Ｔｒ） ７，９ ＮチャネルＭＯＳトランジスタ（Ｎ・Ｔｒ） １０，１１ 電圧分割用ＰチャネルＭＯＳトランジス
タ １２，１３ 出力インバータ
タ １２，１３ 出力インバータ
Claims (3)
- 【請求項１】 入力状態がオープン，ハイレベルおよび
ロウレベルの３状態をとる入力端子と、前記入力端子に
ソースが接続された第１のＮチャネルＭＯＳトランジス
タと、前記第１のＮチャネルＭＯＳトランジスタのドレ
インにゲート，ドレインが共に接続され且つソースが電
源端子に接続された第１のＰチャネルＭＯＳトランジス
タと、前記第１のＰチャネルＭＯＳトランジスタのドレ
インに入力が接続されるとともに第１の出力端子に出力
が接続された第１の出力回路と、前記入力端子にソース
が接続された第２のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのドレインに
ゲート，ドレインが共に接続され且つソースがグランド
端子に接続された第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンに入力が接続されるとともに第２の出力端子に出力が
接続された第２の出力回路と、前記第１のＮチャネルＭ
ＯＳトランジスタおよび前記第２のＰチャネルＭＯＳト
ランジスタのゲートに一定電圧を印加する電圧印加手段
とを有することを特徴とする３値入力バッファ回路。 - 【請求項２】 前記第１の出力回路および前記第２の出
力回路は、共にインバータを用いた請求項１記載の３値
入力バッファ回路。 - 【請求項３】 前記電圧印加手段は、２つのＰチャネル
ＭＯＳトランジスタからなる電圧分割回路を用いた請求
項１記載の３値入力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280990A JP2689871B2 (ja) | 1993-11-10 | 1993-11-10 | ３値入力バッファ回路 |
| US08/329,161 US5479114A (en) | 1993-11-10 | 1994-10-26 | Three-value input buffer circuit |
| KR1019940029848A KR0132976B1 (ko) | 1993-11-10 | 1994-11-10 | 3치 입력 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280990A JP2689871B2 (ja) | 1993-11-10 | 1993-11-10 | ３値入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135464A true JPH07135464A (ja) | 1995-05-23 |
| JP2689871B2 JP2689871B2 (ja) | 1997-12-10 |
Family
ID=17632726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280990A Expired - Fee Related JP2689871B2 (ja) | 1993-11-10 | 1993-11-10 | ３値入力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479114A (ja) |
| JP (1) | JP2689871B2 (ja) |
| KR (1) | KR0132976B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | ３値検出回路 |
| JP2016091146A (ja) * | 2014-10-31 | 2016-05-23 | 京セラドキュメントソリューションズ株式会社 | 電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457411A (en) * | 1994-12-02 | 1995-10-10 | Texas Instruments Incorporated | Trinary logic input gate |
| JP2003204259A (ja) * | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 多値論理回路 |
| JP2009302883A (ja) | 2008-06-13 | 2009-12-24 | Sanyo Electric Co Ltd | ３値入力回路 |
| US9006860B2 (en) * | 2011-12-06 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate features of semiconductor die |
| US8749272B1 (en) * | 2013-05-09 | 2014-06-10 | Texas Instruments Deutschland Gmbh | Apparatus and method for three-level input detection |
| US10630072B2 (en) * | 2017-12-28 | 2020-04-21 | Texas Instruments Incorporated | Voltage protection circuit |
| US10483976B1 (en) * | 2018-05-24 | 2019-11-19 | Texas Instruments Incorporated | Circuits to interpret pin inputs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179313A (ja) * | 1990-11-14 | 1992-06-26 | Nec Corp | 多値論理入力回路 |
| US5124590A (en) * | 1991-08-12 | 1992-06-23 | Advanced Micro Devices, Inc. | CMOS tri-mode input buffer |
| DE4232049C1 (de) * | 1992-09-24 | 1994-05-19 | Siemens Ag | Integrierte Halbleiterschaltungsanordnung |
| US5373202A (en) * | 1992-11-16 | 1994-12-13 | Benchmarq Microelectronics, Inc. | Three state input circuit for an integrated circuit |
-
1993
- 1993-11-10 JP JP5280990A patent/JP2689871B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-26 US US08/329,161 patent/US5479114A/en not_active Expired - Fee Related
- 1994-11-10 KR KR1019940029848A patent/KR0132976B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | ３値検出回路 |
| JP4671894B2 (ja) * | 2006-03-24 | 2011-04-20 | パナソニック株式会社 | ３値検出回路 |
| JP2016091146A (ja) * | 2014-10-31 | 2016-05-23 | 京セラドキュメントソリューションズ株式会社 | 電子機器 |
| US10038440B2 (en) | 2014-10-31 | 2018-07-31 | Kyocera Document Solutions, Inc. | Electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950016002A (ko) | 1995-06-17 |
| JP2689871B2 (ja) | 1997-12-10 |
| KR0132976B1 (ko) | 1998-10-01 |
| US5479114A (en) | 1995-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970729 |
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