KR950016002A - 3치 입력 버퍼 회로 - Google Patents

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KR950016002A
KR950016002A KR1019940029848A KR19940029848A KR950016002A KR 950016002 A KR950016002 A KR 950016002A KR 1019940029848 A KR1019940029848 A KR 1019940029848A KR 19940029848 A KR19940029848 A KR 19940029848A KR 950016002 A KR950016002 A KR 950016002A
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terminal
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다다히꼬 미우라
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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    • H03K19/09425—Multistate logic

Abstract

3차 입력 버퍼회로는 소오스가 입력단자에 연결되는 제1 N 채널 MOS 트랜지스터(7)와, 제1 N 채널 MOS 트랜지스터에 연결되는 제1 P 채널 MOS트랜지스터(6)와, 입력이 제1 P 채널 MOS트랜지스터(6)의 드레인에 연결되는 제1인버터(12)와, 소오스가 입력단자에 연결되는 제2 P 채널 MOS 트랜지스터(8)와, 제2 P 채널 MOS 트랜지스터(8)에 연결되는 제2 N 채널 MOS트랜지스터(9), 제2 N 채널 MOS 트랜지스터(9)의 드레인에 연결되는 제2인버터(13) 및 P 채널 MOS트랜지스터(10, 11)로 구성되는 전압공급회로로 이루어지며, 이 전압공급회로는 제1 N 채널 MOS 트랜지스터(7)와, 제2 P 채널 MOS 트랜지스터(8)의 각각의 게이트에 정전압을 공급한다.
제1 N 채널 MOS 트랜지스터(7)와 이 제2 P 채널 MOS 트랜지스터(8)는 입력단자가 오프된 상태일때 차단된다. 이 회로는 전력소모를 충분히 억제할 수 있다.

Description

3치 입력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 3치 입력 버퍼회로의 제1실시예를 나타낸 회로 블럭도.

Claims (8)

  1. 전원단자(4) 및 접지단자(5)와, 입력상태를 오픈레벨, 하이레벨 및 로우레벨로 취하는 입력단자(1)와, 상기 입력단자에 소오스가 연결되는 제1N 채널 MOS 트랜지스터(7)와, 상기 제1 N 채널 MOS 트랜지스터의 드레인에 게이트와 드레인이 연결되고 상기 전원단자(4)에 소오스가 연결되는 상기 제1 P 채널 MOS 트랜지스터(6)와, 제1 P채널 MOS 트랜지스터(6)의 드레인에 연결되는 입력노드 및 제1출력단자(2)에 연결되는 출력노드를 구비하는 제1출력회로(12)와, 상기 입력단자에 소오스가 연결되는 제2 P 채널 MOS 트랜지스터(8)와, 상기 제2 P 채널 MOS 트랜지스터의 드레인에 게이트 및 드레인이 연결되고 상기 접지단자(5)에 소오스가 연결되는 제2 N 채널 MOS트랜지스터(9)와, 상기 제2 N 채널 MOS트랜지스터(9)의 드레인에 연결되는 입력노드 및 제2출력단자(3)에 연결되는 출력노드를 구비하는 제2출력회로(13) 및 상기 제1 N채널 MOS 트랜지스터(7)와 상기 제2 P 채널 MOS트랜지스터(8)의 각각의 게이트에 일정한 전압을 인가하는 전압공급수단(10, 11)을 포함하는 3치 입력 버퍼회로.
  2. 제1항에 있어서, 상기 제1 P채널 MOS트랜지스터(6)의 드레인과 상기 제1출력회로(12)의 상기 입력노드 사이에 연결된 제1증폭기 회로와 상기 제2 N채널 MOS 트랜지스터의 드레인과 상기 제2출력회로(13)의 상기 입력노드사이에 연결된 제2증폭기회로를 추가로 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  3. 제2항에 있어서, 상기 제1증폭기 회로는 상기 제1 P채널 MOS트랜지스터(6)의 드레인에 연결되는 게이트, 상기 전원단자에 연결되는 소오스, 상기 제1출력회로(12)의 입력노드에 연결되는 드레인을 구비하며 상기 제1 P 채널 MOS 트랜지스터(6)와 함께 제1전류미러회로를 구성하는 제3 P 채널 MOS 트랜지스터(16)와, 상기 제3 P채널 MOS트랜지스터(16)의 드레인에 게이트 및 드레인이 연결되고, 상기 접지단자에 소오스가 연결되며 제3 P 채널 MOS트랜지스터(16)에 대해 능동부하로서 동작하는 제3 N채널 MOS 트랜지스터(17)를 구비하며, 상기 제2증폭기 회로는 상기 제2 N 채널 MOS트랜지스터(9)의 드레인에 연결되는 게이트와, 상기 접지단자(5)에 연결되는 소오스와, 상기 제2출력회로(13)의 입력노드에 연결되는 드레인을 구비하며, 상기 제2 N 채널 MOS 트랜지스터(9)와 함께 전류 미러회로를 구성하는 제4 N 채널 MOS 트랜지스터(19)와, 상기 제4 N 채널 MOS 트랜지스터(19)의 드레인에 연결되는 게이트 및 드레인과, 상기 전원단자(4)에 연결되는 소오스를 구비하고, 상기 제4 N 채널 MOS 트랜지스터(19)에 대해 능동부하로서 동작하는 제4 P 채널 MOS 트랜지스터(18)를 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  4. 제1항에 있어서, 상기 제1출력회로와 상기 제2출력회로는 각각 제1인버터(12)와 제2인버터(13)로 형성됨을 특징으로하는 3차 입력 버퍼회로.
  5. 제1항에 있어서, 상기 전압 공급 수단은 상기 전원단자(4)와 상기 접지단자(5) 사이에 직렬로 연결되는 두개의 P 채널 MOS 트랜지스터(10, 11)로 구성되는 전압분배회로이며, 상기 제1 N 채널 MOS 트랜지스터(7)와 상기 제2 P 채널 MOS 트랜지스터(8)의 게이트에 인가된 상기 정전압은 상기 두 P 채널 MOS 트랜지스터의 중간 연결점으로 부터 도출됨을 특징으로 하는 3치 입력 버퍼회로.
  6. 제1항에 있어서, 상기 입력단자(1)에 바이어스 전압을 공급하기 위한 바이어스 회로(14, 15, 20)를 추가로 포함하는 것을 특징으로 하는 3치 입력 버퍼회로.
  7. 제6항에 있어서, 상기 바이어스회로는 상기 전원단자(4)와 상기 접지단자(5) 사이에 연결된 두개의 저항(14, 15)으로 형성된 전압분배회로이며, 상기 바이어스전압은 상기 두 저항의 중간연결점으로부터 도출되는 것을 특징으로 하는 3치 입력 버퍼회로.
  8. 제6항에 있어서, 상기 바이어스회로는 상기 입력단자(1)와 상기 제1 N 채널 MOS 트랜지스터(7)와 상기 제2 P 채널 MOS트랜지스터(8)의 게이트 사이에 연결되는 바이어스저항(20)으로 형성됨을 특징으로 하는 3치 입력 버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940029848A 1993-11-10 1994-11-10 3치 입력 버퍼 회로 KR0132976B1 (ko)

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