KR950007292A - 저소비 전류로 동작하는 파워-온 신호 발생 회로 - Google Patents

저소비 전류로 동작하는 파워-온 신호 발생 회로 Download PDF

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Abstract

제1 및 제2의 P채널형 전계 효과 트랜지스터(T1, T2)와, 제1 및 제2의 N채널형 전계 효과 트랜지스터(T6, T7) 및, 저항(R1)으로 구성되는 정전류 회로(4)와 전압 검출 회로(5) 사이에 P채널형 전계 효과 트랜지스터(T5)가 접속된다. 이 P채널 전계 효과 트랜지스터(T5)는, 그 게이트가 전압 검출 회로(5)의 출력에 접속되고, 드레인은 N채널형 전계 효과 트랜지스터(T6, T7)의 게이트에 접속되며, 소스는 전원 단자에 접속되어, 전원 투입시의 정전류 회로의 동작 개시를 빠르게 하도록 작용한다.

Description

저소비 전류로 동작하는 파워-온 신호 발생 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예의 파워-온 신호 발생 회로의 회로도
제5도는 본 발명의 제2실시예의 파워-온 신호 발생 회로의 회로도

Claims (9)

  1. 제1도전형의 제1내지 제5전계 효과 트랜지스터(FET)(T1내지 T5)와; 제2도전형의 제6내지 제9의 FET(T6내지 T9)와; 제1 및 제2커패시터(C1, C2)와; 버퍼(B1) 및; 저항(R1)을 포함하고, 상기 제1내지 제5의 FET(T1내지 T5)의 각 소스와 상기 제1커패시터(C1)의 한쪽 단자가 제1전원(1)에 접속되고; 상기 제1의 FET의 게이트 및 드레인과, 제2, 제3의 FET의 게이트와, 제6의 FET의 드레인인 공통 접속되고; 상기 제6의 FET의 소스와 상기 저항(R1)의 한쪽 단자가 접속되고; 상기 저항의 다른쪽 단자와; 상기 제7내지 제9의 FET의 각 소스와 상기 제2커패시터의 한쪽 단자가 제2전원에 공통 접속되고; 상기 제6 및 제9의 FET의 게이트와, 상기 제7의 FET의 게이트 및 드레인과, 상기 제2 및 제5의 FET의 각 드레인이 공통 접속되고; 상기 제8의 FET의 게이트와 드레인과, 상기 제3의 FET의 드레인과, 상기 제4의 FET의 게이트와, 상기 제1커패시터의 다른쪽 단자가 공통 접속되고; 상기 제4의 FET의 드레인과, 상기 제5의 FET의 게이트와, 제9의 FET의 드레인과, 상기 제2커패시터의 다른쪽 단자와, 상기 출력 버퍼의 입력단이 공통 접속되고; 상기 출력 버퍼의 출력단이 파워-온 출력 회로의 출력 단자에 접속되고; 상기 제1, 제2, 제6, 제7FET 및 저항에 의해 정전류 회로가 구성되고; 상기 제3, 제4, 제8, 제9의 FET 제1 및 제2커패시터, 및 출력 버퍼에 의한 전압 검출 회로가 구성되는 것을 특징으로 하는 파워-온 신호 발생기.
  2. 제1항에 있어서, 상기 제1도전형은 P채널이고, 제2도전형은 N채널이며, 상기 제1 및 제2전원이 각각 전원전위 및 접지 전위인 것을 특징으로 하는 파워-온 신호 발생기.
  3. 제1도전형의 제1내지 제5전계 효과 트랜지스터(FET) (T1~T5)와; 제2도전형의 제6내지 제9의 FET(T6~T9)와; 제1 및 제2커패시터(C1, C2)와; 버퍼(B1) 및; 저항(R1)을 포함하고, 상기 제1내지 제4의 FET의 각 소스와 상기 제1커패시터의 한쪽 단자가 제1전원에 접속되고; 상기 제1의 FET의 게이트 및 드레인과, 제2, 제3의 FET의 게이트와, 제5의 FET소스와, 제6의 FET의 드레인이 공통 접속되고; 상기 제6의 FET의 소스와 상기 저항의 한쪽 단자가 접속되고; 상기 저항의 다른쪽 단자와, 상기 제7내지 제9의 FET의 각 소스와 상기 제2커패시터의 한쪽 단자가 제2전원에 공통 접속되고; 상기 제6 및 제9의 FET의 게이트와, 상기 제5의 FET의 드레인과, 상기 제7의 FET의 게이트 및 드레인과, 상기 제2 및 제5의 FET의 각 드레인이 공통 접속되고; 상기 제8의 FET의 게이트와 드레인과, 상기 제3의 FET의 드레인과, 상기 제4의 FET의 게이트와, 상기 제1커패시터의 다른쪽 단자가 공통 접속되고; 상기 제4의 FET의 드레인과, 상기 제5의 FET의 게이트와, 제9의 FET의 드레인과, 상기 제2커패시터의 다른쪽 단자와, 상기 출력 버퍼의 입력이 공통 접속되고; 상기 제1, 제2, 제6, 제7FET 및 저항에 의해 정전류 회로가 구성되고; 상기 제3, 제4, 제8, 제9의 FET, 제1 및 제2커패시터, 및 출력 버퍼에 의한 전압 검출 회로가 구성되고; 상기 제5의 FET는, 상기 정전류 회로의 동작 개시를 빠르게 하는 것을 특징으로 하는 파워-온 신호 발생 회로.
  4. 제3항에 있어서, 상기 제1도전형은 P채널이고, 제2도전형은 N채널이며, 상기 제1 및 제2전원이 각각 전원전위 및 접지 전위인 것을 특징으로 하는 파워-온 신호 발생 회로.
  5. 제1도전형의 제1내지 제4전계 효과 트랜지스터(FET) (T1~T4)와; 제2도전형의 제6내지 제10의 FET(T6~T10)와; 제1 및 제2커패시터(C1, C2)와; 인버터(B2)와; 저항(R)을 포함하고, 상기 제1내지 제4의 FET의 각 소스와 상기 제1커패시터의 한쪽 단자가 제1전원에 접속되고; 상기 제1의 FET의 게이트 및 드레인과, 제2, 제3의 FET의 게이트와, 제10의 FET의 드레인과, 제6의 FET의 드레인이 공통 접속되고; 상기 제6의 FET의 소스와 상기 저항의 한쪽 단자가 접속되고; 상기 저항의 다른쪽 단자와; 상기 제7내지 제9의 FET의 각 소스와, 상기 제10의 FET의 소스와, 상기 제2커패시터의 한쪽 단자가 제2전원에 공통 접속되고; 상기 제6 및 제9의 FET의 게이트와, 상기 제7의 FET의 게이트 및 드레인과, 상기 제2 의 드레인이 공통 접속되고; 상기 제8의 FET의 게이트 및 드레인과, 상기 제3의 FET의 드레인과, 상기 제4의 FET의 게이트와, 상기 제1커패시터의 다른쪽 단자가 공통 접속되고; 상기 제4의 FET의 드레인과, 제9의 FET의 드레인과, 상기 제2커패시터의 다른쪽 단자와, 상기 인버터의 입력이 공통 접속되고; 상기 인버터의 출력단이 상기 제10의 FET의 게이트에 접속되고; 상기 인버터의 출력단이 파워-온 신호 발생 회로의 출력단에 접속되고; 상기 제1, 제2, 제6, 제7의 FET 및 저항에 의해 정전류 회로가 구성되고; 상기 제3, 제4, 제8, 제9의 FET 제1 및 제2커패시터, 및 인버터에 의해 전압 검출 회로가 구성되는 것을 특징으로 하는 파워-온 신호 발생 회로.
  6. 제5항에 있어서, 상기 제1도전형은 P채널이고, 제2도전형은 N채널이며, 상기 제1 및 제2전원은 각각 전원전위 및 접지 전위인 것을 특징으로 하는 파워-온 신호 발생 회로.
  7. 전원 전압을 입력하여, 정전류를 흐르게 하는 정전류 회로(4)와, 상기 정전류 회로에 접속되어, 전원 전압이 온된 이후, 정전류 회로의 동작 개시 시점을 빠르게 하는 수단(T5, T10)과, 상기 정전류 회로(4)에 접속되어, 상기 정전류 회로를 흐르는 전류의 전류값에 응해서 파워-온 신호를 발생하는 파워-온 신호 출력 회로(5)를 포함하는 것을 특징으로 하는 파워-온 신호 발생 회로.
  8. 소스에 제1전원 전압이 인가되는 제1도전형의 제1의 FET(T1)와; 소스에는 제1전원 전압이 인가되고, 게이트는 상기 제1의 FET의 게이트에 접속되는 제1도전형의 제2의 FET(T2)와; 제1의 FET의 드레인 및 게이트에 드레인이 접속되는 제2도전형의 제3의 FET(T6)와; 제3의 FET의 소스에 일단이 접속되고, 타단은 제2전원 전압이 인가되는 저항(R1)과, 제2의 FET의 드레인에 드레인 및 게이트가 접속되고, 소스에는 제2전원 전압이 인가되는 제2도전형의 제4의 FET(T7)로 구성되는 정전류 회로(4)와, 상기 제1의 FET의 드레인과 상기 제2의 FET의 드레인의 한쪽에 접속되어, 상기 정전류 회로의 동작 개시 타이밍을 빠르게 하는 기동 수단(T5, T10)과, 상기 제1의 FET의 드레인의 전압과 제2의 FET의 드레인의 전압에 응답해서, 파워-온 신호를 출력하는 수단(5)을 포함하는 것을 특징으로 하는 파워-온 신호 발생 회로.
  9. 제8항에 있어서, 상기 기동 수단은, 소스에는 제2전원 전압이 인가되고, 드레인은 제1의 FET의 드레인에 접속되며, 게이트는 상기 파워-온 신호 출력 수단의 출력 신호와 실질적으로 동일한 신호를 입력하는 제1도전형의 FET; 소스는 상기 제1의 FET의 드레인에 접속되고, 드레인은 제2의 FET의 드레인에 접속되며, 게이트는 상기 파워-온 출력 수단의 출력 신호와 실질적으로 동일한 신호를 입력하는 제1도전형의 FET; 소스에는 상기 제1전원전압이 인가되고, 드레인은 제1의 FET의 드레인에 접속되고, 게이트는 상기 파워-온 출력 수단의 출력 신호와 실질적으로 동일한 신호를 입력하는 제2도전형의 FET중 어느 하나를 포함하는 것을 특징으로 하는 파워-온 신호 발생 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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