JP2012252508A

JP2012252508A - 半導体集積回路

Info

Publication number: JP2012252508A
Application number: JP2011124445A
Authority: JP
Inventors: Shigeru Nagatomo; 茂長友
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-06-02
Filing date: 2011-06-02
Publication date: 2012-12-20
Also published as: CN102809981A; US20120306549A1

Abstract

【課題】安定に動作する半導体集積回路を提供する。
【解決手段】ラッチ回路部１０５は、ダイオード接続されたトランジスタＭ７と、そのトランジスタＭ７からの電流が流入する静電容量素子Ｃ１との接続点であるノードＮ４の電位上昇に応じて、定電流回路部１２へ起動電流を供給するトランジスタＭ５を駆動制御する。ラッチ回路部１０５内のインバータＴ１に入力されたノードＮ４の電位が論理“Ｈ”と認識され、インバータＴ１の出力が論理“Ｌ”となって、ラッチ回路部１０５内のトランジスタＭ８が導通状態になることで、トランジスタＭ５の非導通状態が維持され、ノードＮ４の電位が電源電圧に保持される。
【選択図】図１

Description

本発明は半導体集積回路に係り、特に、定電流回路を起動する半導体集積回路に関するものである。

定電流回路を起動する回路を備えた半導体集積回路として、例えば、特許文献１は、図４に示すように２つの第１導電型のトランジスタ（ＰチャンネルＭＯＳトランジスタ）Ｍ１'，Ｍ２'により構成される第１のカレントミラー回路１０１'と、２つの第２導電型のトランジスタ（ＮチャンネルＭＯＳトランジスタ）Ｍ３'，Ｍ４'により構成される第２のカレントミラー回路１０２'とからなる定電流回路部１１２、及びスタートアップ回路１１４を備えた構成を開示している。図４に示す半導体集積回路は、カレントミラー回路を構成するトランジスタとして閾値電圧Ｖｔの低いトランジスタを使用した場合、電源電圧の立ち上がりが遅いとき、定電流回路にスタートアップ電流を供給できず、定電流回路を起動できないという問題を解決する構成である。

すなわち、図４に示す半導体集積回路は、静電容量素子Ｃ１'へ電荷がチャージされる前にトランジスタＭ５'がオン状態（導通状態）となることで、トランジスタＭ５'のオン電流をスタートアップ電流として定電流回路部１１２へ供給し、定電流回路部の起動をかけている。起動後は、ノードＮ４'は電源電圧レベルまでチャージされ、トランジスタＭ５'は非導通状態となり、定電流回路部は所定の動作点で安定する。ここでは、トランジスタＭ７'として閾値電圧Ｖｔの高いトランジスタを使用することで、電源の立ち上がりが遅い場合、高温時のリーク電流によるノードＮ４'の電位上昇を防ぎ、その間にトランジスタＭ５'のゲート-ソース間電圧（Ｖｇｓ）がＶｔを超えて、定電流回路部１１２に起動電流を供給している。

特開２００９−１４０２６１号公報

しかしながら、上記従来の半導体集積回路は、電源の立ち上がりが遅い場合、一方の端子がノードＮ４'に接続された静電容量素子（コンデンサ）Ｃ１'に対して、トランジスタＭ７'のサブスレッショルド領域（弱反転領域ともいう）での電流、すなわち、トランジスタＭ７'のゲート電圧がＶｔ以下でもソース-ドレイン間に流れる電流によって充電が行われる。その結果、ノードＮ４'は、例えば、図５において二点鎖線で示すように、電源電圧ＶＤＤの立ち上がりに対して傾きは異なるが、充電により上昇する電位を持つ。図５において、Ａ点からＢ点までの間で、ＶＤＤよりノードＮ４'の電位Ｖ_Ｎ４を減じた電位（ＶＤＤ−Ｖ_Ｎ４）は、トランジスタＭ５'のゲート-ソース間電圧Ｖｇｓである。したがって、トランジスタＭ５'のゲート-ソース間電圧Ｖｇｓ（Ｖｇｓ５と記す）と、トランジスタＭ７'のゲート-ソース間電圧Ｖｇｓ（Ｖｇｓ７と記す）には、Ｖ_Ｎ４の電位差が生じる。

トランジスタＭ７'の弱反転領域でのドレイン電流は、ゲート-ソース間電圧Ｖｇｓの増加に対して指数関数的に増加する特性を有することが知られている。そのため、トランジスタＭ７'のＶｇｓ７（＝ＶＤＤ）とトランジスタＭ５'のＶｇｓ５（＝ＶＤＤ−Ｖ_Ｎ４）の差が定電流回路の起動電流の挿入に対して重要となる。上記従来の定電流回路の起動電流挿入期間は、ＶＤＤの上昇が図５のＡ点（定電流回路の動作開始点）を越えてから、トランジスタＭ７'のＶｔを超えて強反転領域のドレイン電流によってＮ４'がＶＤＤの電位に充電されるまでの期間であり、この期間の経過によって起動電流の供給が完了する。したがって、上記従来の定電流回路は、トランジスタＭ５'のＶｇｓ５がＮ４'の電位Ｖ_Ｎ４に依存するので、Ａ点からＢ点までの間に、トランジスタＭ５'のＶｇｓ５が、トランジスタＭ７'のＶｇｓ７と比べて、定電流回路の起動電流を流すだけの電圧Ｖｇｓに至ったかどうかが明確にならない、という問題があった。

また、従来の定電流回路では、トランジスタＭ７'のＶｔを超えたＶＤＤの電圧で起動電流の停止となるので、起動電流が十分に定電流回路に供給されて、定電流回路が安定した動作状態にあるかどうかが明確ではない。さらには、定電流回路に起動電流が流入するときのＶＤＤは、定電流回路のトランジスタＭ４'が動作点（定電流回路が動作できる電位）に入り、電流を保持できる電位とする必要があるが、トランジスタＭ４'が動作できる安定した状態で起動電流を流すことができない、という問題があった。

本発明は、上述した課題を解決するために提案されたものであり、その目的は、より安定して定電流回路を起動するとともに、起動後の定電流回路部を正常な状態で確実に動作させることができる半導体集積回路を提供することである。

上記目的を達成するために、請求項１記載の発明は、半導体集積回路であって、第１のトランジスタ及び第２のトランジスタからなる第１のカレントミラー回路と、前記第１のトランジスタからの電流が流入する第１のノードに接続された第３のトランジスタ、及び前記第２のトランジスタからの電流が流入する第２のノードに接続された第４のトランジスタからなる第２のカレントミラー回路と、により構成される定電流回路と、前記定電流回路へ前記第２のノードを介して起動電流を供給する第５のトランジスタと、前記第１のノードの電位を制御電圧とする第６のトランジスタと、前記第６のトランジスタからの電流が流入する第３のノードに接続され、ダイオード接続の構成を有する第７のトランジスタと、前記第７のトランジスタからの電流が流入する第４のノードに接続された静電容量素子と、前記第４のノードの電位上昇に応じて前記第５のトランジスタを駆動制御するラッチ回路と、により構成される始動回路と、を備えたことを特徴とする。

本発明によれば、定電流回路のトランジスタを安定した状態で動作させて定電流回路を起動するとともに、起動後の定電流回路部を確実に動作させることができる、という効果を奏する。

本発明の実施形態に係る半導体集積回路の構成を示す回路図である。本実施形態に係る半導体集積回路の電源立ち上げ時の電圧変化を模式的に示す図である。本実施形態に係る半導体集積回路のラッチ回路部を構成するインバータについて説明するための図である。従来の半導体集積回路の構成を示す回路図である。従来の半導体集積回路の電源立ち上げ時の電圧変化を模式的に示す図である。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図１は、本発明の実施形態に係る半導体集積回路の構成を示す回路図である。図１に示すように、本実施形態に係る半導体集積回路１０は、定電流回路部１２、及びスタートアップ回路１４を備え、スタートアップ回路１４は、後述するラッチ回路部１０５を含んで構成される。また、半導体集積回路１０には、不図示の電源より、例えば１Ｖの電源電圧ＶＤＤ（以降において、第１の電圧ともいう）と、その第１の電圧よりも低い接地電圧ＧＮＤ（以降において、第２の電圧ともいう）が供給される。

定電流回路部１２は、第１のカレントミラー回路１０１と、第２のカレントミラー回路１０２と、抵抗部Ｒ１とを含んで構成される。第１のカレントミラー回路１０１は、２つの第１導電型のトランジスタ（例えば、ＰチャンネルＭＯＳトランジスタ）Ｍ１，Ｍ２によって構成されている。ＰチャンネルＭＯＳトランジスタＭ１，Ｍ２は、ゲート電極Ｇ（制御電極ともいう）と、ソース電極Ｓ（第１の電極ともいう）と、ドレイン電極Ｄ（第２の電極ともいう）とにより構成されている。トランジスタＭ１とトランジスタＭ２のゲート電極Ｇは相互に接続され、トランジスタＭ１のゲート電極Ｇとドレイン電極Ｄとが接続（短絡）されている。トランジスタＭ１のドレイン電極Ｄは、第１のノードＮ１に接続され、トランジスタＭ２のドレイン電極Ｄは、第２のノードＮ２に接続されている。そして、トランジスタＭ１とトランジスタＭ２各々のソース電極Ｓには、第１の電圧である電源電圧ＶＤＤが供給される。

第１のカレントミラー回路１０１は、相互に接続された、トランジスタＭ１とトランジスタＭ２のゲート電極Ｇに第１の電圧レベルの電圧が供給されると非導通状態となり、第２の電圧レベルの電圧が供給されると導通状態となる。

第２のカレントミラー回路１０２は、２つの第２導電型のトランジスタ（例えば、ＮチャンネルＭＯＳトランジスタ）Ｍ３，Ｍ４により構成されている。ＮチャンネルＭＯＳトランジスタＭ３，Ｍ４は、ゲート電極Ｇ（制御電極ともいう）と、ソース電極Ｓ（第１の電極ともいう）と、ドレイン電極Ｄ（第２の電極ともいう）とにより構成されている。トランジスタＭ３とトランジスタＭ４は、ゲート電極Ｇ同士が相互に接続されている。トランジスタＭ３のソース電極Ｓは、抵抗部Ｒ１の一方の端子と接続され、ドレイン電極Ｄは第１のノードＮ１と接続されている。また、トランジスタＭ４のゲート電極Ｇとドレイン電極Ｄとが接続（短絡）されている。そして、トランジスタＭ４のドレイン電極Ｄは第２のノードＮ２と接続され、ソース電極Ｓには、第１の電圧よりも低い接地電圧ＧＮＤが供給される。

抵抗部Ｒ１の他方の端子には第２の電圧、すなわち、接地電圧ＧＮＤが供給される。第１のノードＮ１と第２のノードＮ２とに流れる電流は、第２のカレントミラー回路１０２の電流利得により定まり、抵抗部Ｒ１によって決定される。なお、第２のカレントミラー回路１０２は、相互に接続された、トランジスタＭ３とトランジスタＭ４のゲート電極Ｇに第１の電圧レベルの電圧が供給されると導通状態となり、第２の電圧レベルの電圧が供給されると非導通状態となる。

スタートアップ回路部１４は、ＰチャンネルＭＯＳトランジスタＭ５と、ＰチャンネルＭＯＳトランジスタＭ６と、ゲート電極Ｇとドレイン電極Ｄとが接続（短絡）されたＰチャンネルＭＯＳトランジスタＭ７と、静電容量素子（例えば、コンデンサ）Ｃ１と、ラッチ回路部１０５とにより構成されている。ここでは、トランジスタＭ７のゲート電極Ｇと静電容量素子Ｃ１の一方の端子とがノードＮ４に接続され、静電容量素子Ｃ１の他方の端子には、接地電圧ＧＮＤ（第２の電圧）が供給される。

ラッチ回路部１０５は、インバータＴ１と、ＰチャンネルＭＯＳトランジスタＭ８とにより構成され、インバータＴ１の入力端はノードＮ４に接続され、インバータＴ１の出力端とトランジスタＭ８のゲート電極ＧがノードＮ５を介して接続されている。また、トランジスタＭ８のドレイン電極Ｄは、トランジスタＭ５のゲート電極Ｇに接続されるとともに、インバータＴ１の入力端に接続されている。ここでは、トランジスタＭ８の閾値電圧ＶｔがトランジスタＭ７のＶｔと同じ値に設定されている。また、インバータＴ１のスレッショルド電圧は、トランジスタＭ７のＶＤＤがＶｔと同等の電位まで上昇したときに論理“Ｌ”と認識するように設定されている。

トランジスタＭ５のドレイン電極ＤはノードＮ２と接続されている。また、トランジスタＭ６のゲート電極Ｇは、第１のカレントミラー回路１０１を構成するトランジスタＭ１とトランジスタＭ２のゲート電極Ｇ（ノードＮ１でもある）に接続され、トランジスタＭ１とトランジスタＭ６とは、カレントミラー回路を構成している。トランジスタＭ６のソース電極Ｓには、電源電圧ＶＤＤが供給され、ドレイン電極ＤはノードＮ３に接続されている。また、トランジスタＭ７のソース電極ＳはノードＮ３に接続され、ドレイン電極ＤはノードＮ４に接続されている。これらのトランジスタＭ５，Ｍ６は、制御電圧として、そのゲート電極Ｇに第１の電圧レベルの電圧が供給されると非導通状態となり、ゲート電極Ｇに第２の電圧レベルの電圧が供給されると導通状態となる。

半導体集積回路１０を構成するトランジスタの閾値電圧Ｖｔは、トランジスタＭ７，Ｍ８がトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６よりも大きいＶｔを有し、かつ、トランジスタＭ７，Ｍ８が、トランジスタＭ３，Ｍ４よりも絶対値で大きいＶｔを有するように設定されている。例えば、トランジスタＭ１，Ｍ２等の閾値Ｖｔは０．５Ｖであり、トランジスタＭ７，Ｍ８の閾値Ｖｔは０．９Ｖである。

次に、本発明の実施の形態の半導体集積回路の動作について説明する。半導体集積回路１０の電源立ち上げ時において、ノードＮ１の電圧レベルは、ほぼ電源電圧ＶＤＤ（第１の電圧レベル）であり、トランジスタＭ６のゲート電極Ｇには、ノードＮ１と同電位の電圧が供給されるため、トランジスタＭ６は非導通状態にある。また、ノードＮ２は、ほぼ接地電圧ＧＮＤ（第２の電圧レベル）の電圧レベルであり、ノードＮ４も、ほぼ接地電圧ＧＮＤの電圧レベルにある。よって、論理“Ｌ”レベルの電圧が入力された、ラッチ回路部１０５のインバータＴ１の出力は論理“Ｈ”となるため、ラッチ回路部１０５内のトランジスタＭ８は非導通状態となる。

その結果、トランジスタＭ５のゲート電極Ｇには、制御電圧としてノードＮ４の電圧レベル、すなわち、ほぼ接地電圧ＧＮＤの電圧レベルが供給される。従って、トランジスタＭ５は導通状態となり、このトランジスタＭ５を介して、ノードＮ２に電流が流れる。これにより、ノードＮ２の電圧レベルが上昇し、第２のカレントミラー回路１０２のトランジスタＭ３及びトランジスタＭ４は導通状態になる。

トランジスタＭ３，Ｍ４が導通状態となることでノードＮ１に電流が流れ、ノードＮ１の電圧レベルが下がる。そして、ノードＮ１の電圧レベルが接地電圧ＧＮＤのレベルまで下がると、第１のカレントミラー回路１０１のトランジスタＭ１及びトランジスタＭ２は導通状態となる。よって、トランジスタＭ１を介してノードＮ１に電流が流れ、トランジスタＭ２を介してノードＮ２に電流が流れる。このとき、トランジスタＭ６は非導通状態にあるが、トランジスタＭ６のサブスレッショルド領域での電流（トランジスタＭ６のゲート電圧がＶｔ以下のときソース-ドレイン間に流れる漏れ電流）と、トランジスタＭ７から流れ出たサブスレッショルド電流とによって、静電容量素子Ｃ１が充電される。その結果、ノードＮ４の電位レベルは、図２の線分ａ-ｂで示すように、徐々に上昇する。

一方、ノードＮ１の電圧レベルの降下により、スタートアップ回路部１４のトランジスタＭ６のゲート電極Ｇへ印加される電圧レベルも下がる。そして、ノードＮ１の電圧レベルが接地電圧ＧＮＤまで下がると、トランジスタＭ６は導通状態となり、このトランジスタＭ６と、ダイオード接続されたトランジスタＭ７とを介してノードＮ４に電流が流れ、その電流により静電容量素子Ｃ１に蓄積される電荷が徐々に増加する。すなわち、電源電圧ＶＤＤの上昇に伴い、ダイオード接続されたトランジスタＭ７のドレイン電極Ｄの電位レベルは、例えば、図２の線分ｂ-ｃで示すように、電源電圧ＶＤＤからトランジスタＭ７の閾値電圧Ｖｔだけ降下したまま、電源電圧ＶＤＤに追随して上昇する。これは、トランジスタＭ７がダイオード接続されているため、トランジスタＭ７のゲート-ソース間電圧（Ｖｇｓ）がＶｔを超えることがないからである。したがって、トランジスタＭ５のＶｇｓ（Ｖｇｓ５と記す）とトランジスタＭ７のＶｇｓ（Ｖｇｓ７と記す）とが構成上同じとなり、Ｖｇｓ５も電源電圧ＶＤＤの上昇に対して一定の電位降下を保ったまま上昇する。よって、トランジスタＭ５のオン電流（起動電流）は、トランジスタＭ７のオン電流よりも大きくなる。

静電容量素子Ｃ１への充電により、ラッチ回路部１０５のインバータＴ１が、そのノードＮ４の電位を論理“Ｈ”と認識するまでノードＮ４の電位が上昇したとき（図２の点ｃ）、インバータＴ１の出力は、論理“Ｈ”から論理“Ｌ”へ反転する。ラッチ回路部１０５内のトランジスタＭ８は、このインバータＴ１の反転電圧を受けて導通状態となる。その結果、ノードＮ４の電位と電源電圧ＶＤＤとが一致して（図２の点ｄ）、スタートアップ回路部１４のトランジスタＭ５が非導通状態となり、定電流回路部１２に対する起動電流の供給が完了する。トランジスタＭ５が非導通状態となっても、ノードＮ１及びノードＮ２には、すでに電流が流れているため、定電流回路部１２は、以降、安定して動作する。

なお、トランジスタＭ１，Ｍ２，Ｍ３及びＭ４各々の相互コンダクタンスｇｍを、それぞれｇｍ１，ｇｍ２，ｇｍ３及びｇｍ４とした場合、ノードＮ１を流れる電流Ｉ１と、ノードＮ２を流れる電流Ｉ２は、以下のようになる。
Ｉ１＝ｋ＊Ｔ／ｑ＊｛ｌｎ（ｇｍ１＊ｇｍ２／ｇｍ３＊ｇｍ４）｝
Ｉ２＝ｇｍ２／ｇｍ１＊Ｉ１
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量であり、＊は乗算記号を表す。

次に、スタートアップ回路部１４に設けたラッチ回路部１０５の機能について説明する。静電容量素子Ｃ１への充電期間中は、静電容量素子Ｃ１に電流が流れ込むことにより、ノードＮ４は、上述したように電源電圧ＶＤＤに対してトランジスタＭ７の閾値電圧Ｖｔだけ降下した電位を有する。スタートアップ回路１４に上記のラッチ回路部１０５を設けない場合、静電容量素子Ｃ１への充電が完了した状態では、ノードＮ４の電位レベルがほぼ電源電圧ＶＤＤとなっているため、例えば、ソース電位ＶＳＳ（ここでは、接地電圧ＧＮＤ）が変動すると、その電位変動が静電容量素子Ｃ１を介してノードＮ４へ伝わる。トランジスタＭ７は、ゲート-ソース間電圧Ｖｇｓが小さいので、その電位変動を電源電圧ＶＤＤに対して吸収できない。その結果、トランジスタＭ５のゲート電極Ｇの電圧レベルが電源電圧ＶＤＤより低下するため、非導通状態であるべきトランジスタＭ５が導通状態となり、定電流回路部１２に想定外の電流が流れ込むという問題が生じる。

これに対して、本実施形態に係る半導体集積回路では、ノードＮ４の電位が電源電圧ＶＤＤに対してトランジスタＭ７の閾値電圧Ｖｔだけ降下した電位を有しながら上昇するも、スタートアップ回路１４に設けたラッチ回路部１０５のインバータＴ１の入力レベルが、上昇する電源電圧ＶＤＤのレベルに対して論理“Ｈ”と認識したところで、インバータＴ１の出力が論理“Ｌ”となるので、ラッチ回路部１０５内のトランジスタＭ８が、より強力にノードＮ４の電位を電源電圧ＶＤＤのレベルに維持する。その結果、ソース電位ＶＳＳの変動等があっても、トランジスタＭ５のゲート電極Ｇの電圧レベルが電源電圧ＶＤＤから低下することがないので、トランジスタＭ５の非導通状態が維持され、定電流回路部１２を正常な状態で動作させることができる。

さらに、ラッチ回路部１０５を構成するインバータＴ１は、例えば、図３（ａ）に示すように、ＰチャンネルＭＯＳトランジスタＭ３１のドレイン電極ＤとＮチャンネルＭＯＳトランジスタＭ３２のドレイン電極Ｄとを接続して構成される。また、トランジスタＭ３１のソース電極Ｓには電源電圧ＶＤＤが供給され、トランジスタＭ３２のソース電極Ｓには接地電圧ＧＮＤが供給される。さらに、トランジスタＭ３１とＭ３２のゲート電極Ｇは相互に接続され、この接続点をインバータの入力端子とし、相互に接続されたドレイン電極Ｄをインバータの出力端子としている。

図３（ｂ）は、図３（ａ）に示すインバータＴ１の入力／出力特性を示しており、トランジスタＭ３１とＭ３２の相互に接続されたゲート電極Ｇに入力された入力電圧（Ｖｉｎ）と、相互に接続されたドレイン電極Ｄからの出力電圧（Ｖｏｕｔ）とについて、互いにその論理値（論理“Ｈ”，“Ｌ”）が反転する関係を有している。ここでは、トランジスタＭ３１の閾値電圧Ｖｔ３１をトランジスタＭ３２の閾値電圧Ｖｔ３２よりも低く設定するか、あるいは、トランジスタＭ３１の相互コンダクタンスｇｍ３１をトランジスタＭ３２の相互コンダクタンスｇｍ３２よりも高く設定している。こうすることで、インバータＴ１が論理“Ｈ”と認識する入力電圧（Ｖｉｎ）を高くすることができる。すなわち、インバータＴ１の出力電圧が論理“Ｌ”となる入力電圧を高くする（図３（ｂ）に示すように、ｖ_ｉｎ１をｖ_ｉｎ２にする）ことで、インバータＴ１の論理“Ｈ”となる出力の範囲を広げることができる。ここでは、半導体集積回路１０の電源立ち上げ時、トランジスタＭ７のＶＤＤがＶｔと同等の電位まで上昇したとき、インバータＴ１は、その電位を論理“Ｌ”と認識するように設定されている。

以上説明したように、本実施形態に係る半導体集積回路は、定電流回路部へ起動電流を供給する起動トランジスタの制御電圧として、ダイオード接続したトランジスタの閾値電圧Ｖｔだけ電源電圧ＶＤＤから降下しながら、その電源電圧ＶＤＤに追随して上昇する電圧を印加して、起動トランジスタから定電流回路部へスタートアップ電流を供給する。そして、起動トランジスタへの印加電圧が、インバータとトランジスタからなるラッチ回路部により論理“Ｈ”と認識されるまで上昇したときに、インバータからの出力を論理“Ｈ”から論理“Ｌ”へ反転させる。こうすることで、定電流回路部へ起動電流を供給する起動トランジスタへの制御電圧の上昇を遅延させ、起動トランジスタが定電流回路部へ十分な起動電流を供給する前に非導通状態となるのを回避できる。

また、起動トランジスタへの印加電圧がラッチ回路部により論理“Ｈ”と認識されるまで上昇したときにインバータ出力を論理“Ｌ”へ反転させ、それによりオン状態となったラッチ回路部内のトランジスタの出力を、定電流回路部へ起動電流を供給する起動トランジスタの制御電圧とすることで、ラッチ回路部内のトランジスタによって、より強力に、起動トランジスタへの制御電圧を電源電圧ＶＤＤのレベルに保持して、起動トランジスタの非導通状態を維持でき、定電流回路部に不要な電流が流れ込むのを防止して、定電流回路部を正常な状態で確実に動作させることができる。

さらに、ラッチ回路部１０５を構成するトランジスタＭ８の閾値電圧Ｖｔを、ダイオード接続したトランジスタＭ７のＶｔと同じに設定することで、トランジスタＭ７に比べて、トランジスタＭ８の高温リークやサブスレッショルド電流を小さくすることができる。

なお、上記実施形態に係る半導体集積回路では、ＰチャンネルＭＯＳトランジスタＭ７の閾値Ｖｔを、ＰチャンネルＭＯＳトランジスタＭ５の閾値Ｖｔよりも高く設定することにより、トランジスタＭ５のオン電流をトランジスタＭ７のオン電流よりも大きくする例について説明したが、これに限定されない。例えば、ＰチャンネルＭＯＳトランジスタＭ５の相互コンダクタンスｇｍ５よりもＰチャンネルＭＯＳトランジスタＭ７の相互コンダクタンスｇｍ７が小さくなるようにすることで、トランジスタＭ５のオン電流がトランジスタＭ７のオン電流よりも大きくなるようにしてもよい。

また、上記実施形態に係る半導体集積回路において、ノードＮ４に接続された静電容量素子Ｃ１を半導体集積回路に内蔵された素子として説明したが、静電容量素子Ｃ１を、ノードＮ４と接地電圧ＧＮＤとに対応して設けた外部端子に外付け可能な容量素子としてもよい。静電容量素子Ｃ１を外付け可能とすることによって、Ｃ１の容量を種々の値に変える（例えば、数ピコファラッドの容量を数マイクロファラッドとする）ことで、ノードＮ４における電位上昇の遅延時間を、より長くとることが可能となる。

さらに、上記実施形態に係る半導体集積回路１０のスタートアップ回路１４において、静電容量素子Ｃ１に代えてノードＮ４に抵抗を接続し、その抵抗に流れる電流による上昇電圧をラッチ回路部１０５へ入力して、トランジスタＭ５を制御する構成としてもよい。

１０半導体集積回路
１２定電流回路部
１４スタートアップ回路
１０１第１のカレントミラー回路
１０２第２のカレントミラー回路
１０５ラッチ回路部
Ｍ１〜Ｍ８，Ｍ３１，Ｍ３２ＭＯＳトランジスタ

Claims

第１のトランジスタ及び第２のトランジスタからなる第１のカレントミラー回路と、前記第１のトランジスタからの電流が流入する第１のノードに接続された第３のトランジスタ、及び前記第２のトランジスタからの電流が流入する第２のノードに接続された第４のトランジスタからなる第２のカレントミラー回路と、により構成される定電流回路と、
前記定電流回路へ前記第２のノードを介して起動電流を供給する第５のトランジスタと、前記第１のノードの電位を制御電圧とする第６のトランジスタと、前記第６のトランジスタからの電流が流入する第３のノードに接続され、ダイオード接続の構成を有する第７のトランジスタと、前記第７のトランジスタからの電流が流入する第４のノードに接続された静電容量素子と、前記第４のノードの電位上昇に応じて前記第５のトランジスタを駆動制御するラッチ回路と、により構成される始動回路と、
を備えた半導体集積回路。
前記ラッチ回路は、前記第４のノードの電位を入力端の電位とするインバータ部と、該インバータ部の出力端の電位を制御電圧とする第８のトランジスタとからなり、前記第４のノードの電位が所定電位に達して前記第８のトランジスタが導通状態となったとき、前記第５のトランジスタから前記定電流回路への起動電流の供給を停止する、
請求項１記載の半導体集積回路。
前記第４のノードの電位が、ダイオード接続された前記第７のトランジスタの閾値電圧分だけ電源電圧より降下した電位を維持しながら上昇し、前記インバータ部に入力された前記第４のノードの電位が第１の論理値と認識されて該インバータ部の出力が、該第１の論理値と逆の第２の論理値となって前記第８のトランジスタが導通状態になることで、前記第５のトランジスタが非導通状態に維持されるとともに前記第４のノードの電位が前記電源電圧に保持される、
請求項２記載の半導体集積回路。
前記第７のトランジスタ及び前記第８のトランジスタの閾値電圧が、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタの閾値電圧よりも絶対値で大きく設定された、
請求項１乃至３のいずれかに記載の半導体集積回路。
前記第７のトランジスタと前記第８のトランジスタの閾値電圧が等しく設定された、
請求項４記載の半導体集積回路。
前記インバータ部は、第９のトランジスタと第１０のトランジスタのドレイン電極同士を相互に接続するとともにゲート電極同士を相互に接続して構成され、前記第９のトランジスタの閾値電圧を前記第１０のトランジスタの閾値電圧よりも低く設定するか、あるいは、前記第９のトランジスタの相互コンダクタンスが前記第１０のトランジスタの相互コンダクタンスよりも高く設定された、
請求項５記載の半導体集積回路。