CN108829174B - 线性稳压器电路 - Google Patents

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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

本发明公开了一种线性稳压器电路，包括：线性稳压器主体电路和上电过冲抑制电路；所述线性稳压器主体电路，包括三个PMOS晶体管，四个NMOS晶体管，两个电阻，一电容；所述上电过冲抑制电路，包括：两个PMOS晶体管，三个NMOS晶体管，两个电阻，两个反相器。本发明能够实现上电无过冲。

Description

线性稳压器电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种线性稳压器电路。
背景技术
低压差线性稳压器(LDO)在集成电路中被广泛应用。图1所示是一种现有的线性稳压器电路，其由三个PMOS晶体管PM1～PM3、四个NMOS晶体管NM1～NM4、两个电阻R1、R2和一电容C1组成。
Figure GDA0002240611340000011
这种传统的线性稳压器电路存在的缺点是，当PMOS晶体管作为驱动器件时电源快上电会出现过冲现象。
发明内容
本发明要解决的技术问题是提供一种线性稳压器电路，能够实现上电无过冲。
为解决上述技术问题，本发明的线性稳压器电路，包括：线性稳压器主体电路和上电过冲抑制电路；
所述线性稳压器主体电路，包括：三个PMOS晶体管，四个NMOS晶体管，三个电阻，一电容；
第一PMOS晶体管～第三PMOS晶体管的源极与电源电压VDD端相连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极相连接，其连接的节点记为PG，第一PMOS晶体管的栅极与第二PMOS晶体管的栅极和漏极、，第二NMOS晶体管的漏极相连接，其连接的节点记为PB；
第一NMOS晶体管的源极与第二NMOS晶体管的源极和第三NMOS晶体管的漏极相连接，第四NMOS晶体管的漏极和栅极与第三NMOS晶体管NM3的栅极相连接，该连接的节点记为NB，第三NMOS晶体管NM3的源极和NMOS晶体管NM4的源极接地GND；第一NMOS晶体管NM1的栅极输入参考电压VREF；
第三PMOS晶体管的栅极与所述节点PG相连接，第一电阻和第二电阻依次串联在第三PMOS晶体管的漏极与地GND之间，第三电阻与第一电容依次串接在第三PMOS晶体管的栅极与漏极之间，第二NMOS晶体管的栅极连接在第一电阻和第二电阻串联端点上，该连接的节点记为VFD；
第三PMOS晶体管的漏极与第一电阻的连接节点作为线性稳压器主体电路的输出端V_LDO；
所述上电过冲抑制电路，包括：两个PMOS晶体管，三个NMOS晶体管，两个电阻，两个反相器；
第四PMOS晶体管的源极和第五PMOS晶体管的源极与电源电压VDD端相连接，第四PMOS晶体管的栅极与第五PMOS晶体管的栅极和第一反相器的输出端相连接，第四PMOS晶体管的漏极与所述节点PG相连接；
第五PMOS晶体管的漏极与第一反相器的输入端和第二反相器的输出端相连接；
第五电阻的一端与电源电压VDD端相连接，其另一端与第四电阻的一端和第五NMOS晶体管的漏极相连接，第四电阻的另一端与第二反相器的输入端相连接；
第五NMOS晶体管的栅极与第六NMOS晶体管的漏极相连接，第六NMOS晶体管的栅极和第七NMOS晶体管的栅极与电源电压VDD端相连接；
第五NMOS晶体管的源极、第六NMOS晶体管的源极、第七NMOS晶体管的源极和漏极接地GND。
采用本发明的线性稳压器电路，用PMOS晶体管作为驱动器件，在电源电压以纳秒量级快速上电到所需工作电压VDD时，可以实现输出电压无过冲，且能快速稳定，对电源上电时间没有了限制；该线性稳压器电路中的过冲抑制电路，在电源上电完成后不消耗额外的电流，从而不会增加整个线性稳压器的功耗；由于输出电压无过冲，对芯片中使用的低压器件不会有损伤；本发明中的过冲抑制电路可以根据芯片系统级上电时间的要求，灵活的调整RC延迟时间，且只有MOS晶体管和电阻组成，可以节省芯片的面积。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的线性稳压器电路原理图；
图2是改进后的线性稳压器电路一实施例原理图；
图3是仿真结果图。
具体实施方式
结合图2所示，改进后的线性稳压器电路是一种快上电无过冲的线性稳压器电路。该线性稳压器电路是在图1所示电路的基础上增加了一上电过冲抑制电路，包括：LDO主体电路和上电过冲抑制电路。
所述LDO主体电路，包括：PMOS晶体管PM1～PM3，NMOS晶体管NM1～NM4，电阻R1～R3，电容C1。
PMOS晶体管PM1～PM3的源极与电源电压VDD端相连接，PMOS晶体管PM1的漏极与NMOS晶体管NM1的漏极相连接，其连接的节点记为PG，PMOS晶体管PM1的栅极与PMOS晶体管PM2的栅极和漏极，NMOS晶体管NM2的漏极相连接，其连接的节点记为PB。
NMOS晶体管NM1的源极与NMOS晶体管NM2的源极和NMOS晶体管NM3的漏极相连接，NMOS晶体管NM4的漏极和栅极与NMOS晶体管NM3的栅极相连接，该连接的节点记为NB；电路中的IB为输入的偏置电流。
NMOS晶体管NM3的源极和NMOS晶体管NM4的源极接地GND。
NMOS晶体管NM1的栅极输入参考电压VREF。
PMOS晶体管PM3的栅极与所述节点PG相连接，电阻R1、R2依次串联在PMOS晶体管PM3的漏极与地GND之间。电阻R3与电容C1依次串接在PMOS晶体管PM3的栅极与漏极之间。NMOS晶体管NM2的栅极连接在电阻R1和电阻R2串联端点上，该连接的节点记为VFD。
PMOS晶体管PM3的漏极与电阻R1的连接节点作为LDO主体电路的输出端V_LDO。
所述上电过冲抑制电路，包括：PMOS晶体管PM4、PM5，NMOS晶体管NM5～NM7，电阻R4、R5，反相器INV1、INV2。
PMOS晶体管PM4的源极和PM5的源极与电源电压VDD端相连接，PMOS晶体管PM4的栅极与PMOS晶体管PM5的栅极和反相器INV1的输出端相连接，PMOS晶体管PM4的漏极与所述节点PG相连接。
PMOS晶体管PM5的漏极与反相器INV1的输入端和反相器INV2的输出端相连接。
电阻R5的一端与电源电压VDD端相连接，其另一端与电阻R4的一端和NMOS晶体管NM5的漏极相连接，电阻R4的另一端与反相器INV2的输入端相连接。
NMOS晶体管NM5的栅极与NMOS晶体管NM6的漏极相连接，NMOS晶体管NM6的栅极和NMOS晶体管NM7的栅极与电源电压VDD端相连接。
NMOS晶体管NM5的源极、NM6的源极、NM7的源极和漏极接地GND。
在图1所示的传统LDO电路中，PMOS晶体管PM3为驱动管提供大的驱动能力，当电源快速上电(即以纳秒级快速上电到所需工作电压VDD)时，工作点建立的过程中节点PG从低电平被充电，PMOS晶体管PM3会导通有大电流把LDO的输出V_LDO冲到较高的电平，从而产生过冲现象。
图2所示改进后的LDO电路，当电源快速上电时，NMOS晶体管NM7的栅极端被冲到电源电压，NMOS晶体管NM6相当于一个下拉电阻把NMOS晶体管NM5的栅极电压拉低，进而使NMOS晶体管NM5关断。电源电压VDD通过电阻R5和R4对反相器INV2的输入端电容充电，产生RC延迟使反相器INV1的输出起始为低，PMOS晶体管PM5导通使反相器INV1的输入被拉高，PMOS晶体管PM4导通把节点PG拉到电源电压，PMOS晶体管PM3快速上电过程中被关断，输出V_LDO不会被充高产生过冲。当反相器INV2的输入端被充高到使其翻转的电压时，反相器INV1输出为高，PMOS晶体管PM4关断，LDO主体电路正常启动，LDO输出无过冲。
图2所示改进后的LDO电路，在电源电压快速上电完成后，整个过冲抑制电路为关闭状态，可以实现零功耗，不会增加整个线性稳压器的功耗。
改进后的LDO电路中，过冲抑制电路只有晶体管和电阻组成，可以集成在LDO电路内部，降低成本；同时根据不同的快速上电时间要求，可以灵活调整电阻大小和MOS晶体管尺寸大小，从而有效防止电源快速上电时LDO输出电压过冲的现象。
仿真结果如图3所示，其中标号1为电源电压，2为传统LDO电路的仿真，输出电压有过冲(2.886V)，3为改进的LDO电路的仿真，输出电压无过冲。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种线性稳压器电路，其特征在于，包括：线性稳压器主体电路和上电过冲抑制电路；
所述线性稳压器主体电路，包括：三个PMOS晶体管，四个NMOS晶体管，三个电阻，一电容；
第一PMOS晶体管～第三PMOS晶体管的源极与电源电压VDD端相连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极相连接，其连接的节点记为PG，第一PMOS晶体管的栅极与第二PMOS晶体管的栅极和漏极、第二NMOS晶体管的漏极相连接，其连接的节点记为PB；
第一NMOS晶体管的源极与第二NMOS晶体管的源极和第三NMOS晶体管的漏极相连接，第四NMOS晶体管的漏极和栅极与第三NMOS晶体管NM3的栅极相连接，该连接的节点记为NB，第三NMOS晶体管NM3的源极和NMOS晶体管NM4的源极接地GND；第一NMOS晶体管NM1的栅极输入参考电压VREF；
第三PMOS晶体管的栅极与所述节点PG相连接，第一电阻和第二电阻依次串联在第三PMOS晶体管的漏极与地GND之间，第三电阻与第一电容依次串接在第三PMOS晶体管的栅极与漏极之间，第二NMOS晶体管的栅极连接在第一电阻和第二电阻串联端点上，该连接的节点记为VFD；
第三PMOS晶体管的漏极与第一电阻的连接节点作为线性稳压器主体电路的输出端V_LDO；
所述上电过冲抑制电路，包括：两个PMOS晶体管，三个NMOS晶体管，两个电阻，两个反相器；
第四PMOS晶体管的源极和第五PMOS晶体管的源极与电源电压VDD端相连接，第四PMOS晶体管的栅极与第五PMOS晶体管的栅极和第一反相器的输出端相连接，第四PMOS晶体管的漏极与所述节点PG相连接；
第五PMOS晶体管的漏极与第一反相器的输入端和第二反相器的输出端相连接；
第五电阻的一端与电源电压VDD端相连接，其另一端与第四电阻的一端和第五NMOS晶体管的漏极相连接，第四电阻的另一端与第二反相器的输入端相连接；
第五NMOS晶体管的栅极与第六NMOS晶体管的漏极相连接，第六NMOS晶体管的栅极和第七NMOS晶体管的栅极与电源电压VDD端相连接；
第五NMOS晶体管的源极、第六NMOS晶体管的源极、第七NMOS晶体管的源极和漏极接地GND。
2.如权利要求1所述的电路，其特征在于：当电源上电到所需工作电压VDD时，第七NMOS晶体管栅极端被冲到电源电压，第六NMOS晶体管将第五NMOS晶体管的栅极电压拉到低电平，进而使第五NMOS晶体管关断；电源电压VDD通过第五电阻和第四电阻对第二反相器的输入端电容充电，产生RC延迟使第一反相器的输出起始为低电平，第五PMOS晶体管导通使第一反相器的输入被拉到高电平，第四PMOS晶体管导通把节点PG拉到电源电压，第三PMOS晶体管快上电过程中被关断，输出V_LDO不会被充到高电平，产生过冲。
3.如权利要求1或2所述的电路，其特征在于：当第二反相器的输入端被充到高电平到使其翻转的电压时，第一反相器输出为高电平，第四PMOS晶体管关断，线性稳压器主体电路正常启动，输出V_LDO无过冲。
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