JP5225876B2 - パワーオンリセット回路 - Google Patents

Description

本発明は、電源電圧が所定電圧になるとリセット信号を出力するパワーオンリセット回路に関する。

従来のパワーオンリセット回路について説明する。図４は、従来のパワーオンリセット回路を示す図である。

電源電圧ＶＤＤが０Ｖから高くなる場合、当初、内部ノードＮ１、Ｎ２の電圧も０Ｖになっている。電源電圧ＶＤＤがインバータ４７のしきい値電圧よりも高くなると出力電圧ＶＯＵＴはハイになり、パワーオンリセット回路はリセット信号を出力する。また、電源電圧ＶＤＤがＰＭＯＳトランジスタ４１のしきい値電圧の絶対値よりも高くなると、ＰＭＯＳトランジスタ４１がオンし、内部ノードＮ１の電圧は電源電圧ＶＤＤになる。

その後、さらに電源電圧ＶＤＤが高くなると、内部ノードＮ１の電圧も高くなるが、内部ノードＮ１の電圧はＰＭＯＳトランジスタ４２、４３のしきい値電圧の絶対値の合計電圧（例えば、２Ｖｔｐ）にクランプされる。その後、電源電圧ＶＤＤがＰＭＯＳトランジスタ４４のしきい値電圧（例えば、Ｖｔｐ）とこの合計電圧（例えば、２Ｖｔｐ）との合計電圧（例えば、３Ｖｔｐ）よりも高くなると、ＰＭＯＳトランジスタ４４がオンし、内部ノードＮ２の電圧は電源電圧ＶＤＤになる。インバータ４７の出力電圧ＶＯＵＴはローになり、パワーオンリセット回路はリセット信号の出力を停止する。

その後、電源電圧ＶＤＤが低くなり、電源電圧ＶＤＤが内部ノードＮ２の電圧からＰＭＯＳトランジスタ４５のしきい値電圧の絶対値を減算した電圧よりも低くなると、ＰＭＯＳトランジスタ４５がオンする。すると、内部ノードＮ２の電圧は電源電圧ＶＤＤにＰＭＯＳトランジスタ４５のしきい値電圧の絶対値を加算した電圧になる。よって、電源電圧ＶＤＤが０Ｖになると、内部ノードＮ２の電圧はＰＭＯＳトランジスタ４５のしきい値電圧の絶対値になる。

この状態で、再度電源電圧ＶＤＤが高くなる場合、電源電圧ＶＤＤがＰＭＯＳトランジスタ４５とインバータ４７のしきい値電圧の絶対値の合計電圧よりも高くなると、パワーオンリセット回路はリセット信号を出力する（例えば、特許文献１参照）。

特開平１１−０６８５３９号公報

しかし、従来の技術では、リセット信号が出力した後、電源電圧ＶＤＤがＰＭＯＳトランジスタ４２、４４のしきい値電圧の絶対値の合計電圧よりも低い間は、リセット信号を出力し続ける。よって、このパワーオンリセット回路は、その合計電圧よりも低い電源電圧で動作する半導体装置に適用されることができない。

本発明は、上記課題に鑑みてなされ、低い電源電圧で動作する半導体装置に適したパワーオンリセット回路を提供する。

本発明は、上記課題を解決するため、電源電圧が第一所定電圧になるとリセット信号を出力するパワーオンリセット回路において、第一ＰＭＯＳトランジスタ及び第一電流源を有し、第一出力回路反転しきい値電圧を持つ第一制御回路を制御する第一出力回路と、第二ＰＭＯＳトランジスタ及び第二電流源を有し、前記第一出力回路反転しきい値電圧よりも低い第二出力回路反転しきい値電圧である前記第一所定電圧を持ち、前記電源電圧が前記第一所定電圧よりも高くなると前記リセット信号が出力されるよう動作する第二出力回路と、前記第二出力回路反転しきい値電圧よりも低い基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一制御回路の入力端子に出力する第一ソースフォロア回路と、前記基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一および第二ＰＭＯＳトランジスタのゲートに出力する第二ソースフォロア回路と、第一容量を有し、前記電源電圧が前記第一出力回路反転しきい値電圧よりも高くなると前記第一容量に充電し始めて所定時間経過後に前記リセット信号が出力されないよう動作する前記第一制御回路と、第二容量を有し、前記電源電圧が第二所定電圧よりも低いと前記第二容量を前記第一および第二ＰＭＯＳトランジスタのゲートに接続する第二制御回路と、を備えることを特徴とするパワーオンリセット回路を提供する。

本発明では、電源電圧が基準電圧と第二出力回路反転しきい値電圧との合計電圧よりも高くなると、リセット信号が出力される。また、基準電圧は第二出力回路反転しきい値電圧よりも低いので、半導体装置の電源電圧が第二出力回路反転しきい値電圧の２倍より低くても合計電圧より高ければ、リセット信号が正確に出力される。

また、リセット信号が出力した後、電源電圧が第一出力回路反転しきい値電圧よりも高くなると、第一制御回路はリセット信号が出力されないよう動作する。この第一出力回路反転しきい値電圧が低く適宜回路設計されることにより、従来技術よりも低い電源電圧で動作する。

パワーオンリセット回路を示す図である。 電源電圧及び出力電圧を示すタイムチャートである。 電源電圧及び出力電圧を示すタイムチャートである。 従来のパワーオンリセット回路を示す図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、パワーオンリセット回路の構成について説明する。図１は、パワーオンリセット回路を示す図である。

［要素］パワーオンリセット回路は、ＮＭＯＳトランジスタ１１、１２、ＰＭＯＳトランジスタ１３、１４、１５、１６、容量２１、２２、ディプレッション型ＮＭＯＳトランジスタ２３、電流源３１、３２、３３及びＮＭＯＳトランジスタ３４、３５を備える。また、パワーオンリセット回路は、内部ノードＮ３、Ｎ４、Ｎ５、Ｎ６を備える。

ここで、ＰＭＯＳトランジスタ１４及び電流源３２は、電流源３２を利用するインバータであり、第一出力回路５１を構成する。ＰＭＯＳトランジスタ１５及び電流源３３は、電流源３３を利用するインバータであり、第二出力回路５２を構成する。ＮＭＯＳトランジスタ１１は、第一ソースフォロア回路を構成する。ＮＭＯＳトランジスタ１２は、第二ソースフォロア回路を構成する。ＮＭＯＳトランジスタ３４と容量２１と電流源３１とＰＭＯＳトランジスタ１３とは、第一制御回路５３を構成する。Ｄ型ＮＭＯＳトランジスタ２３及び容量２２は、第二制御回路５４を構成する。

［要素の接続関係］ＮＭＯＳトランジスタ１１は、ゲートが基準電圧端子に接続され、ソースが内部ノードＮ３に接続され、ドレインが電源端子に接続される。ＮＭＯＳトランジスタ１２は、ゲートが基準電圧端子に接続され、ソースが内部ノードＮ４に接続され、ドレインが電源端子に接続される。ＰＭＯＳトランジスタ１３は、ゲートが内部ノードＮ３に接続され、ソースが電源端子に接続され、ドレインが内部ノードＮ４に接続される。ＰＭＯＳトランジスタ１４は、ゲートが内部ノードＮ４に接続され、ソースが電源端子に接続され、ドレインが内部ノードＮ５に接続される。ＰＭＯＳトランジスタ１５は、ゲートが内部ノードＮ４に接続され、ソースが電源端子に接続され、ドレインが内部ノードＮ６に接続される。ＰＭＯＳトランジスタ１６は、ゲートが内部ノードＮ６に接続され、ソースが電源端子に接続され、ドレインが出力端子に接続される。

容量２１は、電源端子と内部ノードＮ３との間に設けられる。容量２２は、Ｄ型ＮＭＯＳトランジスタ２３のソースと接地端子との間に設けられる。Ｄ型ＮＭＯＳトランジスタ２３は、ゲートが接地端子に接続され、ドレインが内部ノードＮ４に接続される。電流源３１は、内部ノードＮ３とＮＭＯＳトランジスタ３４のドレインとの間に設けられる。電流源３２は、内部ノードＮ５と接地端子との間に設けられる。電流源３３は、内部ノードＮ６と接地端子との間に設けられる。ＮＭＯＳトランジスタ３４は、ゲートが内部ノードＮ５に接続され、ソースが接地端子に接続される。ＮＭＯＳトランジスタ３５は、ゲートが内部ノードＮ６に接続され、ソースが接地端子に接続され、ドレインが出力端子に接続される。

［要素の機能］ＮＭＯＳトランジスタ３４、３５は、しきい値電圧Ｖｔｎを持ち、ＮＭＯＳトランジスタ１１、１２は、Ｖｔｎよりも低いしきい値電圧Ｖｔｎｉを持つ。ＰＭＯＳトランジスタ１３、１４、１５、１６は、しきい値電圧Ｖｔｐを持つ。Ｄ型ＮＭＯＳトランジスタ２３は、しきい値電圧Ｖｔｎｄを持つ。

第一出力回路５１は、第一出力回路反転しきい値電圧Ｖｚ１を持ち、第一制御回路５３を制御する。第二出力回路５２は、第一出力回路反転しきい値電圧Ｖｚ１よりも低い第二出力回路反転しきい値電圧Ｖｚ２を持ち、電源電圧ＶＤＤが第二出力回路反転しきい値電圧Ｖｚ２よりも高くなるとリセット信号が出力されるよう動作する。第一ソースフォロア回路は、第二出力回路反転しきい値電圧Ｖｚ２よりも低い基準電圧ＶＲＥＦを印加され、ソースフォロア回路として動作時には電圧（ＶＲＥＦ−Ｖｔｎｉ）を第一制御回路５３の入力端子に出力する。第二ソースフォロア回路は、基準電圧ＶＲＥＦを印加され、ソースフォロア回路として動作時には電圧（ＶＲＥＦ−Ｖｔｎｉ）をＰＭＯＳトランジスタ１４、１５のゲートに出力する。第一制御回路５３は、電源電圧ＶＤＤが第一出力回路反転しきい値電圧Ｖｚよりも高くなると容量２１に充電し始めて所定時間経過後にリセット信号が出力されないよう動作する。第二制御回路５４は、電源電圧ＶＤＤが電圧−Ｖｔｎｄよりも低いと容量２２をＰＭＯＳトランジスタ１４、１５のゲートに接続する。

第一出力回路反転しきい値電圧Ｖｚ１は、ＰＭＯＳトランジスタ１４及び電流源３２のドライブ能力とＰＭＯＳトランジスタ１４のしきい値電圧Ｖｔｐとに基づいて決まる。また、第二出力回路反転しきい値電圧Ｖｚ２は、ＰＭＯＳトランジスタ１５及び電流源３３のドライブ能力とＰＭＯＳトランジスタ１５のしきい値電圧Ｖｔｐとに基づいて決まる。

次に、電源電圧ＶＤＤが徐々に高くなる場合のパワーオンリセット回路の動作について説明する。図２は、電源電圧及び出力電圧を示すタイムチャートである。

［回路全体の動作（ｔ０≦ｔ＜ｔ１）］ＮＭＯＳトランジスタ１２はソースフォロア回路として動作し、基準電圧ＶＲＥＦが基準電圧端子に印加されているので、内部ノードＮ４の電圧は電圧（ＶＲＥＦ−Ｖｔｎｉ）になる。ここで、電源電圧ＶＤＤが徐々に高くなるが、第一出力回路、第二出力回路の反転しきい値電圧より低いため、ＰＭＯＳトランジスタ１４、１５はオフし、内部ノードＮ６の電圧はローである。よって、出力電圧ＶＯＵＴは、ハイになろうとし、電源電圧ＶＤＤに追従して徐々に高くなる。つまり、パワーオンリセット回路はリセット信号を出力しない。また、ＮＭＯＳトランジスタ３４もオフしているため、内部ノードＮ３は容量２１のカップリング電圧により、電源電圧ＶＤＤに追従して徐々に高くなる。

［回路全体の動作（ｔ＝ｔ１）］電源電圧ＶＤＤが第二出力回路反転しきい値電圧Ｖｚ２よりも高くなると、ＰＭＯＳトランジスタ１５はオンし、内部ノードＮ６の電圧はハイになる。よって、出力電圧ＶＯＵＴはローになり、パワーオンリセット回路はリセット信号を出力する。

［回路全体の動作（ｔ１＜ｔ＜ｔ２）］電源電圧ＶＤＤがさらに高くなって第一出力回路反転しきい値電圧Ｖｚ１になると（時間ｔが時間Ｔ１ａになると）、ＰＭＯＳトランジスタ１５だけでなくてＰＭＯＳトランジスタ１４もオンする。すると、内部ノードＮ５の電圧がハイになり、ＮＭＯＳトランジスタ３４がオンする。そして、ＮＭＯＳトランジスタはソースフォロア回路として動作し、容量２１は充電され、内部ノードＮ３の電圧が低くなっていく。この時（リセット期間）、出力電圧ＶＯＵＴはローのままであり、パワーオンリセット回路はリセット信号を出力したままである。

［回路全体の動作（ｔ＝ｔ２）］内部ノードＮ３の電圧が電源電圧ＶＤＤからＰＭＯＳトランジスタ１３のしきい値電圧の絶対値｜Ｖｔｐ｜を減算した電圧よりも低くなると、ＰＭＯＳトランジスタ１３がオンし、内部ノードＮ４が電源電圧ＶＤＤになる。すると、ＰＭＯＳトランジスタ１４、１５がオフし、内部ノードＮ５、Ｎ６がローになる。よって、出力電圧ＶＯＵＴは、ハイになり、パワーオンリセット回路はリセット信号を出力せず、リセット動作が終了する。また、ＮＭＯＳトランジスタ３４がオフし、容量２１は充電を終了し、その容量を維持する。よって、内部ノードＮ３の電圧が電圧（ＶＤＤ−Ｖｔｐ）以下に保たれ、ＰＭＯＳトランジスタ１３はオンし続ける。 また、後述するが、Ｄ型ＮＭＯＳトランジスタ２３もオフし、ＮＭＯＳトランジスタ１２はソースフォロア回路として動作せず、内部ノードＮ４の電位を下げない。よって、リセット信号は出力しない。
その結果、パワーオンリセット回路での出力段のＰＭＯＳトランジスタ１６以外のＭＯＳトランジスタにおいて、リーク電流以外の電流が流れない。
［回路全体の動作（ｔ＞ｔ２）］その後、出力電圧ＶＯＵＴは電源電圧ＶＤＤに追従して徐々に高くなる。つまり、パワーオンリセット回路はリセット信号を出力しない。

［ＮＭＯＳトランジスタ１２の動作］ここで、電源電圧ＶＤＤが低く、内部ノードＮ４の電圧が電源電圧ＶＤＤよりも高くなっているとする。この時、ＮＭＯＳトランジスタ１２は、ソースを電源端子としてドレインを内部ノードＮ４として動作する。基準電圧ＶＲＥＦから電源電圧ＶＤＤを減算した電圧がＮＭＯＳトランジスタ１２のしきい値電圧Ｖｔｎｉよりも高いと、ＮＭＯＳトランジスタ１２はオンし、内部ノードＮ４の電圧は電源電圧ＶＤＤになる。例えば、基準電圧ＶＲＥＦが０．４Ｖであり、電源電圧ＶＤＤが０．２Ｖであり、内部ノードＮ４の電圧が１．０Ｖであり、しきい値電圧Ｖｔｎｉが０．２Ｖであるとすると、ＮＭＯＳトランジスタ１２はオンし、内部ノードＮ４の電圧は０．２Ｖになる。よって、内部ノードＮ４の電圧が電源電圧ＶＤＤよりも高くならないので、電源再投入時でもパワーオンリセット回路は正常に動作できる。

次に、電源電圧ＶＤＤが急峻に高くなる場合のパワーオンリセット回路の動作について説明する。図３は、電源電圧及び出力電圧を示すタイムチャートである。

［回路全体の動作（ｔ＝ｔ０）］電源電圧ＶＤＤが急峻に高くなると、容量２１のカップリングによって内部ノードＮ３の電圧が急峻に高くなり、ＰＭＯＳトランジスタ１３がオフする。また、前述のようにＤ型ＮＭＯＳトランジスタ２３がオンしているので、内部ノードＮ４の電圧が容量２２によって接地電圧ＶＳＳに対して平滑され、ＰＭＯＳトランジスタ１４、１５がオンする。すると、内部ノードＮ５、Ｎ６の電圧はハイになる。よって、出力電圧ＶＯＵＴはローになり、パワーオンリセット回路はリセット信号を出力する。また、ＮＭＯＳトランジスタ３４がオンし、ＮＭＯＳトランジスタはソースフォロア回路として動作し、容量２１は充電されはじめる。

［回路全体の動作（ｔ０＜ｔ＜ｔ１）］容量２１が充電されることにより、内部ノードＮ３の電圧が低くなっていく。この時（リセット期間）、出力電圧ＶＯＵＴはローであるままであり、パワーオンリセット回路はリセット信号を出力するままである。

［回路全体の動作（ｔ＝ｔ１）］内部ノードＮ３の電圧が電源電圧ＶＤＤからＰＭＯＳトランジスタ１３のしきい値電圧の絶対値｜Ｖｔｐ｜を減算した電圧よりも低くなると、ＰＭＯＳトランジスタ１３がオンし、内部ノードＮ４が電源電圧ＶＤＤになる。すると、ＰＭＯＳトランジスタ１４、１５がオフし、内部ノードＮ５、Ｎ６の電圧がローになる。よって、出力電圧ＶＯＵＴは、ハイになり、電源電圧ＶＤＤになる。つまり、パワーオンリセット回路はリセット信号を出力せず、リセット動作が終了する。また、ＮＭＯＳトランジスタ３４がオフし、容量２１は充電を終了し、その容量を維持する。よって、内部ノードＮ３の電圧が電圧（ＶＤＤ−Ｖｔｐ）以下に保たれ、ＰＭＯＳトランジスタ１３はオンし続ける。 また、後述するが、Ｄ型ＮＭＯＳトランジスタ２３もオフし、ＮＭＯＳトランジスタ１２はソースフォロア回路として動作せず、内部ノードＮ４の電位を下げない。よって、リセット信号は出力しない。
その結果、パワーオンリセット回路での出力段のＰＭＯＳトランジスタ１６以外のＭＯＳトランジスタにおいて、リーク電流以外の電流が流れない。
［回路全体の動作（ｔ＞ｔ１）］その後、出力電圧ＶＯＵＴは、ハイであり、電源電圧ＶＤＤである。つまり、パワーオンリセット回路はリセット信号を出力しない。
［Ｄ型ＮＭＯＳトランジスタ２３の動作］電源電圧ＶＤＤが所定電圧よりも高いことにより、内部ノードＮ４の電圧がＤ型ＮＭＯＳトランジスタ２３のしきい値電圧をＶｔｎｄとした場合、−Ｖｔｎｄよりも高いと、Ｄ型ＮＭＯＳトランジスタ２３はソースフォロア回路として動作し、Ｄ型ＮＭＯＳトランジスタ２３のソース電圧は接地電圧ＶＳＳから−Ｖｔｎｄになり、Ｄ型ＮＭＯＳトランジスタ２３のゲート・ソース間電圧はしきい値電圧（Ｖｔｎｄ）になるので、Ｄ型ＮＭＯＳトランジスタ２３はオフし、容量２２は内部ノードＮ４に接続しない。その後、電源電圧ＶＤＤが急峻に高くなると、内部ノードＮ４の電圧が容量２２によって接地電圧ＶＳＳに対して平滑されず、内部ノードＮ４の電圧が電源電圧ＶＤＤに追従するので、ＰＭＯＳトランジスタ１５がオンしない。すると、内部ノードＮ６の電圧はローになり、出力電圧ＶＯＵＴはハイになり、リセット信号が出力されない。よって、電源電圧ＶＤＤが所定電圧よりも高く、その後、電源電圧ＶＤＤが急峻に高くなる場合、リセット信号が出力されない。

また、電源電圧ＶＤＤが所定電圧よりも低いことにより、内部ノードＮ４の電圧が−Ｖｔｎｄよりも低くなると、Ｄ型ＮＭＯＳトランジスタ２３のゲート・ソース間電圧はしきい値電圧（Ｖｔｎｄ）よりも高くなり、Ｄ型ＮＭＯＳトランジスタ２３はオンし、容量２２は内部ノードＮ４に接続する。その後、電源電圧ＶＤＤが急峻に高くなっても、内部ノードＮ４の電圧が容量２２によって接地電圧ＶＳＳに対して平滑され、内部ノードＮ４の電圧が電源電圧ＶＤＤに追従しないので、ＰＭＯＳトランジスタ１５がオンする。すると、内部ノードＮ６の電圧はハイになり、出力電圧ＶＯＵＴはローになり、リセット信号が出力される。よって、電源電圧ＶＤＤが所定電圧よりも低く、その後、電源電圧ＶＤＤが急峻に高くなる場合、リセット信号が出力される。

［効果］このようにすると、電源電圧ＶＤＤが第二出力回路反転しきい値電圧Ｖｚ２よりも高くなると、リセット信号が出力されるが、Ｖｚ２はＰＭＯＳトランジスタ１５および定電圧回路３１のパラメータおよび、ＰＭＯＳトランジスタ１５のしきい値電圧Ｖｔｐの絶対値｜Ｖｔｐ｜よりも低い基準電圧ＶＲＥＦおよびによって決定することができ、容易に２Ｖｔｐより低くできる。よって、半導体装置の電源電圧が電圧２Ｖｔｐより低くても合計第二出力回路反転しきい値電圧Ｖｚ２より高ければ、リセット信号が正確に出力される。

また、リセット信号が出力した後、電源電圧ＶＤＤが第一出力回路反転しきい値電圧Ｖｚ１よりも高くなると、第一制御回路５１はリセット信号が出力されないよう動作する。この第一出力回路反転しきい値電圧Ｖｚ１が低く適宜回路設計されることにより、電源電圧ＶＤＤが低くても良くなる。

また、電源電圧ＶＤＤが徐々に高くなる場合でも急峻に高くなる場合でも、電源電圧ＶＤＤが第二出力回路反転しきい値電圧Ｖｚ２よりも高くなると、リセット信号が出力される。

また、リセット動作が終了すると、パワーオンリセット回路での出力段のＰＭＯＳトランジスタ１６以外のＭＯＳトランジスタにおいて、リーク電流以外の電流が流れない。よって、パワーオンリセット回路の消費電流が少なくなる。

１１〜１２ ＮＭＯＳトランジスタ（Ｖｔｎｉ）
１３〜１６ ＰＭＯＳトランジスタ
２１〜２２ 容量
２３ ディプレッション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）
３１〜３３ 電流源
３４〜３５ ＮＭＯＳトランジスタ（Ｖｔｎ）
Ｎ３〜Ｎ６ 内部ノード
５１ 第一出力回路
５２ 第二出力回路
５３ 第一制御回路
５４ 第二制御回路

Claims (7)

1. 電源電圧が第一所定電圧になるとリセット信号を出力するパワーオンリセット回路において、
   第一ＰＭＯＳトランジスタ及び第一電流源を有し、第一出力回路反転しきい値電圧を持つ第一制御回路を制御する第一出力回路と、
   第二ＰＭＯＳトランジスタ及び第二電流源を有し、前記第一出力回路反転しきい値電圧よりも低い第二出力回路反転しきい値電圧である前記第一所定電圧を持ち、前記電源電圧が前記第一所定電圧よりも高くなると前記リセット信号が出力されるよう動作する第二出力回路と、
   前記第二出力回路反転しきい値電圧よりも低い基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一制御回路の入力端子に出力する第一ソースフォロア回路と、
   前記基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一ＰＭＯＳトランジスタおよび前記第二ＰＭＯＳトランジスタのゲートに出力する第二ソースフォロア回路と、
   第一容量を有し、前記電源電圧が前記第一出力回路反転しきい値電圧よりも高くなると前記第一容量に充電し始めて所定時間経過後に前記リセット信号が出力されないよう動作する前記第一制御回路と、
   第二容量を有し、前記電源電圧が第二所定電圧よりも低いと前記第二容量を前記第一ＰＭＯＳトランジスタおよび前記第二ＰＭＯＳトランジスタのゲートに接続する第二制御回路と、
   を備えることを特徴とするパワーオンリセット回路。
2. 前記第一出力回路は、前記第一電流源を利用するインバータであることを特徴とする請求項１記載のパワーオンリセット回路。
3. 前記第二出力回路は、前記第二電流源を利用するインバータであることを特徴とする請求項１記載のパワーオンリセット回路。
4. 前記第一制御回路は、
   ゲートが前記第一出力回路の出力端子に接続され、ソースが接地端子に接続される第一ＮＭＯＳトランジスタと、
   電源端子と前記第一ＮＭＯＳトランジスタのドレインとの間に順番に直列に設けられる前記第一容量及び第三電流源と、
   ゲートが前記第一容量と前記第三電流源との接続点に接続され、ソースが電源端子に接続され、ドレインが前記第一ＰＭＯＳトランジスタおよび前記第二ＰＭＯＳトランジスタのゲートに接続される第三ＰＭＯＳトランジスタと、
   を有することを特徴とする請求項１記載のパワーオンリセット回路。
5. 前記第二制御回路は、
   ゲートが接地端子に接続され、ドレインが前記第一ＰＭＯＳトランジスタおよび前記第二ＰＭＯＳトランジスタのゲートに接続されるディプレッション型ＮＭＯＳトランジスタと、
   前記ディプレッション型ＮＭＯＳトランジスタのソースと接地端子との間に設けられる前記第二容量と、
   を有することを特徴とする請求項１記載のパワーオンリセット回路。
6. 前記第一ソースフォロア回路は、前記第一ＮＭＯＳトランジスタのしきい値電圧よりも低いしきい値電圧を持ち、ゲートが基準電圧端子に接続されてソースが出力端子に接続されてドレインが電源端子に接続される第二ＮＭＯＳトランジスタであることを特徴とする請求項１記載のパワーオンリセット回路。
7. 前記第二ソースフォロア回路は、前記第一ＮＭＯＳトランジスタのしきい値電圧よりも低いしきい値電圧を持ち、ゲートが基準電圧端子に接続されてソースが出力端子に接続されてドレインが電源端子に接続される第三ＮＭＯＳトランジスタであることを特徴とする請求項１記載のパワーオンリセット回路。

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