JP6524829B2 - レベルシフト回路 - Google Patents
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Description
以下、本発明の第1実施形態について、図1および図2を参照して説明する。図1に示すレベルシフト回路1は、第1電源線である低電圧電源線L1に第1電源としての低電圧電源VDDLが供給され、第2電源線である高電圧電源線L2に第2電源としての高電圧電源VDDHが供給される。共通電源線LCはグランド端子GNDに接続されている。
図2(a)、(b)に示しているように、高電圧電源VDDHの電源電圧が立ち上った(時刻t0)後、低電圧電源VDDLの電源電圧が立上る(時刻t1)までに時間を要する場合がある。また、低電圧電源VDDLの電源立上りが高電圧電源VDDHに比べてゆっくり上昇することがある。このように、高電圧電源VDDHと低電圧電源VDDLとの立ち上がりに時間ずれが生ずるときには、入力端子IN側の電位が変動することで出力端子OUTの電位VOUTが不安定になることがある。この実施形態では、このような場合に、その不安定な入力端子INの電位に影響を受けて出力端子OUTの電位が変動するのを抑制することができる。
図3は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、レベルシフト回路21は、動作制御スイッチとして、レベルシフト部3aとして、前述の構成におけるpチャンネル型MOSFETとnチャンネル型MOSFETを入れ替えた構成としている。また、動作制御スイッチをpチャンネル型MOSFET14aを用いて構成している。
したがって、このような第2実施形態によっても、第1実施形態と同様の効果を得ることができる。
図4は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。図4に示すように、レベルシフト回路31は、出力部4aとして、高電圧電源線L2に接続してプルアップ抵抗として設けていた抵抗16に代えて、プルダウン抵抗として共通電源線LCに接続する抵抗16aを設けている。抵抗16aは、第2抵抗機能素子であり、第2の電位設定回路に相当している。
図5は第4実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、出力部4cとして、バッファ回路15に代えて、インバータ回路32を設ける構成としている。
このような第4実施形態においても、出力電圧VOUTが反転することを除いて、第1実施形態と同様の作用効果を得ることができる。
図6は第5実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、第3実施形態で出力部4bとして設けたインバータ回路32をバッファ回路15に置き換えた構成である。したがって、第3実施形態における出力端子OUTの出力電圧VOUTを、インバータ回路32を用いないことで反転させた出力とするものである。
このような第5実施形態によっても、出力電圧VOUTが反転することを除いて、第3実施形態と同様の作用効果を得ることができる。
図7は第6実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、第1実施形態で用いた抵抗8、9、16に代えて、抵抗機能素子としてMOSFETを設ける構成としている。IC回路などを形成する場合には、抵抗素子として機能するようにMOSFETを用いることで、別途に抵抗素子を設けることなく実現できるようにしている。
したがって、このような第6実施形態によっても第1実施形態とほぼ同様の作用効果を得ることができる。
図8は第7実施形態を示すもので、以下、第6実施形態と異なる部分について説明する。この実施形態では、第6実施形態で用いたNMOS8b、PMOS9b、16bに代えて、常時オン型のMOSFETとして、ディプレッション型のMOSFET8c、9c、16cを設けている。ディプレッション型のMOSFETは、閾値電圧がゼロであり、ゲートに電圧が印加されていない状態でオン状態のものである。
したがって、このような第7実施形態によっても第1実施形態とほぼ同様の作用効果を得ることができる。
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
Claims (6)
- 共通電源線(LC)に対して第1電圧が与えられる第1電源線(L1)および前記第1電圧と異なる第2電圧が与えられる第2電源線(L2)を有し、前記第1電源線の第1電圧に基づく入力信号が入力端子に与えられると前記第2電源線の第2電圧に基づく出力信号に変換して出力端子に出力するレベルシフト回路であって、
前記共通電源線と前記第2電源線との間に設けられ前記第2電圧の供給を受けて動作するレベルシフト部(3)と、
前記レベルシフト部の動作を制御する動作制御用スイッチ(14、14a)と、
前記入力端子がハイインピーダンス状態のときに前記入力端子を所定電位に固定する第1の電位設定回路(9、9a、9b、9c)と、
前記入力端子がハイインピーダンス状態のときに前記出力端子を所定電位に固定する第2の電位設定回路(16、16a、16b、16c)と、
前記第1電源線の電圧が前記第1電圧に達していない状態では、前記動作制御用スイッチをオフ状態に固定して前記レベルシフト部の動作を禁止するオフ固定回路(7、8、7a、8a、8b、8c)とを備え、
前記第1の電位設定回路は、前記入力端子と前記第1電源線との間に設けられる第1抵抗機能素子(9、9b、9c)であり、
前記第2の電位設定回路は、前記出力端子と前記第2電源線との間に設けられる第2抵抗機能素子(16、16b、16c)であり、
前記オフ固定回路は、前記第1電源線と前記入力端子との間の電位差が所定以上になると前記動作制御用スイッチへ(14)の動作信号を出力する回路(7、8、8b、8c)である
ことを特徴とするレベルシフト回路。 - 共通電源線(LC)に対して第1電圧が与えられる第1電源線(L1)および前記第1電圧と異なる第2電圧が与えられる第2電源線(L2)を有し、前記第1電源線の第1電圧に基づく入力信号が入力端子に与えられると前記第2電源線の第2電圧に基づく出力信号に変換して出力端子に出力するレベルシフト回路であって、
前記共通電源線と前記第2電源線との間に設けられ前記第2電圧の供給を受けて動作するレベルシフト部(3)と、
前記レベルシフト部の動作を制御する動作制御用スイッチ(14、14a)と、
前記入力端子がハイインピーダンス状態のときに前記入力端子を所定電位に固定する第1の電位設定回路(9、9a、9b、9c)と、
前記入力端子がハイインピーダンス状態のときに前記出力端子を所定電位に固定する第2の電位設定回路(16、16a、16b、16c)と、
前記第1電源線の電圧が前記第1電圧に達していない状態では、前記動作制御用スイッチをオフ状態に固定して前記レベルシフト部の動作を禁止するオフ固定回路(7、8、7a、8a、8b、8c)とを備え、
前記第1の電位設定回路は、前記入力端子と前記共通電源線との間に設けられる第1抵抗機能素子(9a)であり、
前記第2の電位設定回路は、前記出力端子と前記共通電源線との間に設けられる第2抵抗機能素子(16a)であり、
前記オフ固定回路は、前記共通電源線と前記入力端子との間の電位差が所定以上になると前記動作制御用スイッチ(14a)への動作信号を出力する回路(7a、8a)である
ことを特徴とするレベルシフト回路。 - 請求項1または2に記載のレベルシフト回路において、
前記動作制御用スイッチは、前記レベルシフト部に直列に接続した第1MOSFET(14、14a)であり、
前記オフ固定回路は、前記第1MOSFETのゲートバイアスを与える第3抵抗機能素子(8、8a、8b、8c)と、この第3抵抗機能素子に通電するように設けられ前記第1の電位設定回路による所定電位と前記入力端子との間の電位差が所定以上になると動作する第2MOSFET(7、7a)とを備えた
ことを特徴とするレベルシフト回路。 - 請求項1から3の何れか一項に記載のレベルシフト回路において、
前記第1抵抗機能素子および前記第2抵抗機能素子は、抵抗素子(9、9a、16、16a)である
ことを特徴とするレベルシフト回路。 - 請求項1または2に記載のレベルシフト回路において、
前記第1抵抗機能素子および前記第2抵抗機能素子は、常時オン状態となるように接続されたMOSFET(9b、16b)を有する
ことを特徴とするレベルシフト回路。 - 請求項1から5のいずれか一項に記載のレベルシフト回路において、
前記オフ固定回路は、ソースが前記共通電源線に接続され、ドレインが前記動作制御スイッチの制御端子に接続され、ゲートが前記第1電源線に接続される常時オン状態のMOSFET(9c、16c)を有する
ことを特徴とするレベルシフト回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139726A JP6524829B2 (ja) | 2015-07-13 | 2015-07-13 | レベルシフト回路 |
US15/140,841 US9660651B2 (en) | 2015-07-13 | 2016-04-28 | Level shift circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139726A JP6524829B2 (ja) | 2015-07-13 | 2015-07-13 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017022599A JP2017022599A (ja) | 2017-01-26 |
JP6524829B2 true JP6524829B2 (ja) | 2019-06-05 |
Family
ID=57775427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015139726A Active JP6524829B2 (ja) | 2015-07-13 | 2015-07-13 | レベルシフト回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9660651B2 (ja) |
JP (1) | JP6524829B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3386106B1 (en) | 2015-07-08 | 2021-03-24 | Power Integrations Switzerland GmbH | Receiver circuit |
US10581420B2 (en) * | 2018-07-20 | 2020-03-03 | Nanya Technology Corporation | Semiconductor device |
US10868536B1 (en) * | 2019-09-20 | 2020-12-15 | Analog Devices International Unlimited Company | High common-mode transient immunity high voltage level shifter |
JP2023048295A (ja) | 2021-09-28 | 2023-04-07 | キヤノン株式会社 | レベルシフト回路、光源、画像形成装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3855835B2 (ja) * | 2001-09-27 | 2006-12-13 | ヤマハ株式会社 | 信号レベルシフト回路 |
JP2006121654A (ja) | 2004-09-21 | 2006-05-11 | Renesas Technology Corp | レベル変換回路 |
JP4731333B2 (ja) | 2006-01-25 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
JP2007306042A (ja) | 2006-05-08 | 2007-11-22 | Sony Corp | レベル変換回路及びこれを用いた入出力装置 |
JP2007311971A (ja) | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
KR101265218B1 (ko) * | 2006-08-28 | 2013-05-24 | 삼성전자주식회사 | 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치 |
KR101493867B1 (ko) * | 2008-02-11 | 2015-02-17 | 삼성전자주식회사 | 레벨 쉬프팅 회로 |
JP5215356B2 (ja) * | 2010-07-14 | 2013-06-19 | 株式会社半導体理工学研究センター | レベルコンバータ回路 |
JP5389762B2 (ja) * | 2010-09-30 | 2014-01-15 | パナソニック株式会社 | レベルシフト回路 |
-
2015
- 2015-07-13 JP JP2015139726A patent/JP6524829B2/ja active Active
-
2016
- 2016-04-28 US US15/140,841 patent/US9660651B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20170019090A1 (en) | 2017-01-19 |
US9660651B2 (en) | 2017-05-23 |
JP2017022599A (ja) | 2017-01-26 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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