JP3855835B2 - 信号レベルシフト回路 - Google Patents

信号レベルシフト回路 Download PDF

Info

Publication number
JP3855835B2
JP3855835B2 JP2002128890A JP2002128890A JP3855835B2 JP 3855835 B2 JP3855835 B2 JP 3855835B2 JP 2002128890 A JP2002128890 A JP 2002128890A JP 2002128890 A JP2002128890 A JP 2002128890A JP 3855835 B2 JP3855835 B2 JP 3855835B2
Authority
JP
Japan
Prior art keywords
signal level
conductivity type
power supply
connected
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002128890A
Other languages
English (en)
Other versions
JP2003174357A (ja
Inventor
利夫 前嶋
彰彦 戸田
Original Assignee
ヤマハ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2001-298266 priority Critical
Priority to JP2001298266 priority
Application filed by ヤマハ株式会社 filed Critical ヤマハ株式会社
Priority to JP2002128890A priority patent/JP3855835B2/ja
Publication of JP2003174357A publication Critical patent/JP2003174357A/ja
Application granted granted Critical
Publication of JP3855835B2 publication Critical patent/JP3855835B2/ja
Application status is Expired - Fee Related legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01Details
    • H03K3/012Modifications of generator to improve response time or to decrease power consumption

Description

【0001】
【発明の属する技術分野】
本発明は、電源電圧が異なる2つの回路系の間で信号レベルをシフトさせ、一方の回路系の信号を他方の回路系に適合した信号に変換する信号レベルシフト回路に関する。
【0002】
【従来の技術】
図4に、従来技術に係る信号レベルシフト回路の構成例を示す。同図に示す例は、3Vの信号レベルを有する信号INを入力して、5Vの信号レベルを有する信号OUTを出力するものであって、3Vの電源VDDLで動作するVDDL系の回路部分と、5Vの電源VDDHで動作するVDDH系の回路部分とから構成される。この例では、VDDL系の回路部分は、信号INの相補信号を生成するためのインバータIV1,IV2から構成され、また、VDDH系の回路部分は、この信号レベルシフト回路の主要部分をなすレベルシフト段LSと、波形整形用のインバータIV3から構成される。
【0003】
さらに構成を具体的に説明する。
VDDL系の回路部分を構成するするインバータIV1,IV2は、3Vの電源VDDLで動作するCMOS(Complementary Metal Oxide Semiconductor)構成のインバータであって、このうち、インバータIV1の入力部には外部から信号INが与えられ、このインバータIV1の出力部にはインバータIV2の入力部が接続される。これにより、信号INの逆相信号(反転信号)がインバータIV1の出力部に現れ、信号INの同相信号がインバータIV2の出力部に現れるようになっている。
【0004】
一方、レベルシフト段LSは、負荷回路部として機能するpチャネル型のMOS電界効果トランジスタ(以下、PMOSトランジスタと称す)TP1,TP2と、この負荷回路部を駆動するための駆動回路部として機能するnチャネル型のMOS電界効果トランジスタ(以下、NMOSトランジスタと称す)TN1,TN2とから構成される。PMOSトランジスタTP1,TP2の各ソースは5Vの電源VDDHに共通に接続され、これらPMOSトランジスタTP1,TP2の各ゲートとドレインは互いに交差接続される。即ち、PMOSトランジスタTP1のゲートはPMOSトランジスタTP2のドレインに接続され、このPMOSトランジスタTP2のゲートはPMOSトランジスタTP1のドレインに接続される。
【0005】
また、NMOSトランジスタTN1,TN2の各ドレインは、ノードNa,Nbで上述のPMOSトランジスタTP1,TP2の各ドレインにそれぞれ接続され、NMOSトランジスタTN1,TN2の各ソースは共通に接地される。NMOSトランジスタTN1のゲートには、インバータIV1から信号INの逆相信号が与えられ、NMOSトランジスタTN2のゲートには、インバータIV2から信号INの同相信号が与えられ、これらNMOSトランジスタTN1,TN2の各ゲートには、互いに相補関係にある信号(相補信号)が与えられる。
【0006】
また、PMOSトランジスタTP2のドレインとNMOSトランジスタTN2のドレインとの間のノードNbには、5Vで動作するCMOS構成のインバータIV3の入力部が接続され、このノードNbに現れる信号の反転信号がインバータIV3から信号OUTとして出力されるようになっている。
【0007】
上述のVDDL系をなすインバータIV1,IV2と、VDDH系をなすレベルシフト段LSおよびインバータIV3には、0Vの接地電位が共通に供給され、この接地電位はVDDL系およびVDDH系の各信号レベルに対する基準電位を与える。即ち、信号INを含むVDDL系の信号は接地電位を基準とする3Vの信号レベルを有し、信号OUTを含むVDDH系の信号も接地電位を基準とする5Vの信号レベルを有している。
【0008】
次に、図4(b)を参照して、図4(a)に示す信号レベルシフト回路の動作を説明する。
まず、信号INがロウレベル(0V)の場合、VDDL系のインバータIV1およびインバータIV2は、それぞれ3Vおよび0Vの信号レベルを出力する。従って、VDDH系のNMOSトランジスタTN1およびTN2の各ゲートには3Vおよび0Vの信号レベルがそれぞれ与えられ、NMOSトランジスタTN1がオン状態となり、NMOSトランジスタTN2がオフ状態となる。
【0009】
この結果、ノードNaがロウレベルに駆動され、このノードNaにゲートが接続されたPMOSトランジスタTP2がオン状態となる。このとき、NMOSトランジスタTN2はオフ状態にあるから、ノードNbはPMOSトランジスタTP2によりハイレベル(5V)に駆動され、このノードNbにゲートが接続されたPMOSトランジスタTP1がオフ状態となる。インバータIV3は、ノードNbのハイレベル(5V)を受けてロウレベルの信号OUTを出力する。
【0010】
これに対し、信号INがハイレベル(3V)の場合、VDDL系のインバータIV1およびインバータIV2は、上述の場合とは逆にそれぞれ0Vおよび3Vの信号レベルを出力する。従ってこの場合、上述の場合とは逆にNMOSトランジスタTN1がオフ状態となり、NMOSトランジスタTN2がオン状態となる。この結果、ノードNbがロウレベル(0V)に駆動され、このノードNbのロウレベルを受けてインバータIV3がハイレベル(5V)の信号OUTを出力する。
上述のように、この信号レベルシフト回路によれば、3Vの信号レベルを有する信号INが、5Vの信号レベルを有する信号OUTに変換される。従って、異なる電源で動作する回路系の間で信号の受け渡しが可能になる。
【0011】
ここで、電源VDDHと接地との間に電流経路が直列接続されたPMOSトランジスタTP1とNMOSトランジスタTN1に着目すると、信号INがロウレベル(0V)の区間ではPMOSトランジスタTP1がオフ状態となり、逆に信号INがハイレベル(3V)の区間ではNMOSトランジスタTN1がオフ状態になる。従って、これらのトランジスタを介して電源VDDHと接地と間に貫通電流が流れることはない。同様に、電源VDDHと接地との間に電流経路が直列接続されたPMOSトランジスタTP2とNMOSトランジスタTN2についても何れか一方がオフ状態になるので、これらのトランジスタを介して貫通電流が流れることがない。即ち、信号INの信号レベルがロウレベルまたはハイレベルに確定していれば、レベルシフト段LSにおいて貫通電流が生じることなく、信号レベルが変換される。
【0012】
【発明が解決しようとする課題】
ところで、上述の従来技術に係る信号レベルシフト回路によれば、電源VDDLの電圧が低下すると、電源VDDHが供給されるレベルシフト段LSで貫通電流が発生し得るという問題がある。
以下、レベルシフト段LSにおける貫通電流の発生メカニズムを説明する。上述したように、レベルシフト段LSでは、NMOSトランジスタTN1,TN2の何れかがオフ状態となりさえすれば、PMOSトランジスタTP1,TP2とNMOSトランジスタTN1,TN2とが相補的にオン状態となるので、貫通電流は発生し得ない。
【0013】
しかしながら、何らかの原因で、NMOSトランジスタTN1,TN2の双方がオン状態になると、ノードNa,Nbの信号レベルが何れも低下し、これらのノードにゲートが接続されたPMOSトランジスタTP1,TP2が共にオン状態となる。結局、PMOSトランジスタTP1,TP2およびNMOSトランジスタTN1,TN2の全てがオン状態となり、電源VDDHと接地との間に貫通電流が流れる。
【0014】
NMOSトランジスタTN1,TN2が共にオン状態になる場合としては、電源VDDLの電圧が低下することにより、インバータIV1,IV2の出力が不確定となる場合が挙げられる。即ち、電源VDDLが低下すると、MOSトランジスタのゲート閾値電圧に起因して、インバータIV1,IV2を構成するPMOSトランジスタおよびNMOSトランジスタが共にオフ状態になる場合が起こり得る。この結果、インバータIV1,IV2の各出力信号が不確定となって共にハイレベルになる場合が生じ、これをゲートで受けるNMOSトランジスタTN1,TN2の双方がオン状態になる。このような現象は、インバータIV1,IV2を構成するMOSトランジスタのゲート閾値電圧付近(例えば0.5V)にまで電源VDDLが低下した場合に顕著となる。
【0015】
この発明は、上記事情に鑑みてなされたもので、入力側の信号レベルを与える電源電圧が低下しても貫通電流が発生することのない信号レベルシフト回路を提供することを目的とする。
【0018】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項1に記載された発明は、第1の信号レベルを有する信号を入力して、前記第1の信号レベルとは異なる第2の信号レベルを有する信号を出力する信号レベルシフト回路において、前記第2の信号レベルを与える第2の電源と該第2の信号レベルが現れるべきノードとの間に接続された負荷回路部と、接地と前記第2の信号レベルが現れるべきノードとの間に接続され、前記第1の信号レベルを受けて前記負荷回路部を駆動する駆動回路部と、前記第1の信号レベルを与える第1の電源の電圧を検出して、前記負荷回路部および駆動回路部が前記第2の電源と接地との間に形成する電流経路を遮断する遮断回路部と、を備え、前記遮断回路部は、前記第1の電源の電圧低下を検出する電源電圧検出回路と、前記負荷回路部および前記駆動回路部が形成する電流経路上に設けられ、前記第1の電源の電圧低下が検出された場合にオフ状態となる第2導電型のMOSトランジスタからなるスイッチ回路とを備え、前記電源電圧検出回路は、ソースが前記第1の電源に接続され、ゲートが接地された第1導電型のMOSトランジスタと、前記第1導電型のMOSトランジスタのドレインと接地との間に接続された抵抗素子と、を備え、前記スイッチ回路をなす第2導電型のMOSトランジスタのゲートが前記電源電圧検出回路をなす第1導電型のMOSトランジスタと抵抗素子との間のノードに接続されたことを特徴とする。この構成によれば、遮断回路部は、第1の電源の電圧が低下すると、負荷回路部と駆動回路部が形成する電流経路を遮断する。そして、この電流経路を介して流れる貫通電流の発生を阻止する。また、この構成によれば、第1の電源の電圧が低下した場合、スイッチ回路が開放する。従って、負荷回路部と駆動回路部が形成する電流経路が遮断される。更に、この構成によれば、第1の電源の電圧が低下し、第1導電型のMOSトランジスタのゲート閾値電圧以下になると、このトランジスタと抵抗素子との間のノードに現れる電圧が接地の電圧に安定し、第1の電源の電圧低下した状態を安定的に検出する。
【0019】
請求項に記載された発明は、請求項に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第2の電源に共通接続され、ゲートおよびドレインが交差接続された1対の第1導電型のMOSトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす1対の第1導電型のMOSトランジスタのドレインにそれぞれ接続され、ゲートに前記第1の信号レベルを有する相補信号がそれぞれ与えられた1対の第2導電型のMOSトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第2導電型のMOSトランジスタとして、ドレインが前記駆動回路部をなす1対の第2導電型のMOSトランジスタの各ソースに接続され、ソースが接地された第2導電型のMOSトランジスタを備えたことを特徴とする。
【0020】
請求項に記載された発明は、請求項に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第2の電源に共通接続され、ゲートおよびドレインが交差接続された1対の第1導電型のMOSトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす1対の第1導電型のMOSトランジスタのドレインにそれぞれ接続され、ゲートに前記第1の信号レベルを有する相補信号がそれぞれ与えられた1対の第2導電型のMOSトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第2導電型のMOSトランジスタとして、ドレインが前記駆動回路部をなす1対の第2導電型のMOSトランジスタの各ソースにそれぞれ接続され、ソースが共に接地された1対の第2導電型のMOSトランジスタを備えたことを特徴とする。
請求項に記載された発明は、請求項1ないしの何れか1項に記載された信号レベルシフト回路において、前記第2の信号レベルが現れるべきノード(例えば後述するノードNbに相当する構成要素)に、1対のインバータを交差結合してなるフリップフロップを接続したことを特徴とする。この構成によれば、第2の信号が現れるべきノードの信号レベルが不定になることがない。従って、このノードに入力部が接続される回路内部の貫通電流を防止することが可能になる。
請求項5に記載された発明は、前記第1導電型のMOSトランジスタはPMOSトランジスタであり、前記第2導電型のMOSトランジスタはNMOSトランジスタであることを特徴とする。
【0021】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1に、本発明の実施の形態に係る信号レベルシフト回路の構成を示す。同図において、前述の図4に示す要素と共通する要素には同一符号を付す。本実施の形態に係る信号レベルシフト回路は、3Vの信号レベルを有する信号を入力し、これを5Vの信号レベルを有する信号に変換して出力するものである。構成上の特徴としては、図4(a)に示す従来回路の構成に対し、電源VDDLの電圧低下を検出する電源電圧検出回路DTと、電源VDDLの電圧低下が検出された場合に開放して貫通電流の経路を遮断するスイッチ回路(NMOSトランジスタTN3)とを備え、さらにレベルシフト段LSの出力部に、CMOS構成の1対のインバータIV3、IV4を交差結合してなるフリップフロップを備える点で異なる。その他の構成は上記従来回路と同様である。
【0022】
以下、具体的に構成を説明する。
電源電圧検出回路DTは、電源VDDL(3V)と接地(0V)との間に直列接続されたPMOSトランジスタTP3および抵抗素子Rから構成される。PMOSトランジスタTP3のソースは電源VDDLに接続され、そのゲートは接地される。PMOSトランジスタTP3のドレインと接地との間には抵抗素子Rが接続される。これらPMOSトランジスタTP3と抵抗素子Rとの間の接続点ははノードNcとされる。抵抗素子Rの抵抗値は、PMOSトランジスタTP3のオン抵抗に比較して十分高く設定され、これらを介して流れる電流が十分小さな値に抑制されている。
【0023】
レベルシフト段LS1は、負荷回路部をなすPMOSトランジスタTP1,TP2と、駆動回路部をなすNMOSトランジスタTN1,TN2と、貫通電流遮断用のNMOSトランジスタTN3から構成される。PMOSトランジスタTP1,TP2は、5Vの信号レベルを与える電源VDDHと、この5Vの信号レベルが現れるべきノードNa,Nbとの間に接続され、ドレインとゲートが互いに交差接続されている。NMOSトランジスタTN1,TN2は、ノードNa,NbとNMOSトランジスタTN3のドレインとの間に接続され、3Vの信号レベルをゲートで受けて上述の負荷回路部を駆動する。
【0024】
また、NMOSトランジスタTN3は、貫通電流を遮断するためのスイッチ回路を構成し、PMOSトランジスタTP1,TP2(負荷回路部)とNMOSトランジスタTN1,TN2(駆動回路部)とが形成する電流経路上に設けられる。即ち、NMOSトランジスタTN1,2のドレインは、NMOSトランジスタTN3のドレインに共通に接続され、このNMOSトランジスタTN3のソースは接地される。NMOSトランジスタTN3のゲートは、上述の電源電圧検出回路DT内のノードNcに接続される。即ち、NMOSトランジスタTN3からなるスイッチ回路はノードNcに現れる電圧に応じて開閉するようになっている。上述の電源電圧検出回路DTと、NMOSトランジスタTN3からなるスイッチ回路は、レベルシフト段LS1での貫通電流を遮断するための遮断回路部として機能する。
【0025】
さらに、上述のノードNbはレベルシフト段LS1の出力部をなし、このノードNbには、5Vの電源VDDHで動作するCMOS構成のインバータIV3の入力部が接続されると共に、このインバータIV3に対してCMOS構成のインバータIV4が交差結合されている。即ち、インバータIV3,IV4はフリップフロップを構成し、このフリップフロップがノードNbに接続され、ノードNbに現れる信号の反転信号がインバータIV3から信号OUTとして出力されるようになっている。ここで、インバータIV4をなすPMOSトランジスタおよびNMOSトランジスタの電流駆動能力は、レベルシフト段LS1を構成するPMOSトランジスタTP2およびNMOSトランジスタTN2の電流駆動能力に比べて十分に小さく設定されており、レベルシフト段LS1からノードNbに出力される信号をインバータIV4が阻害しないように配慮されている。
【0026】
次に、本実施の形態に係る信号レベルシフト回路の動作について、電源VDDLが何らかの原因で低下した場合を説明する。なお、説明の便宜上、信号INはロウレベルに固定されているものとする。
電源VDDLが3Vの場合、PMOSトランジスタTP3がオン状態となり、電源電圧検出回路DTのノードNcには、PMOSトランジスタTP3を介して電源VDDLが供給される。ここで、抵抗素子Rの抵抗値はPMOSトランジスタTP3のオン抵抗に比較して十分に高く設定されているので、ノードNcには概ね電源VDDLの電圧(3V)に等しい電圧が現れ、この電圧をゲートで受けるPMOSトランジスタTN3がオン状態となる。従って、電源VDDLが3Vにある場合、NMOSトランジスタTN1,TN2のソースはNMOSトランジスタTN3を介して接地されるので、この信号レベルシフト回路は、上述の図4に示す従来回路と等価になり、この従来回路と同様に動作する。
【0027】
上述の状態から、図2の上段に示すように、時刻t1で電源VDDLが3Vから低下を開始した場合を考える。この場合、電源VDDLの電圧低下に伴って、電源電圧検出回路DT内のノードNcの電圧も低下する。そして、電源VDDLの低下に伴って、PMOSトランジスタTP3のオン抵抗が徐々に高くなる傾向を示すと共に、ノードNcの電圧がNMOSトランジスタTN3のゲート閾値電圧VTNを下回るようになる。この結果、このNMOSトランジスタTN3がオフ状態となる。さらに電源VDDLが低下し、時刻t2でPMOSトランジスタTP3のゲート閾値電圧VTPに等しい電圧に達すると、このPMOSトランジスタTP3がオフ状態となる。従って、時刻t2以後、ノードNcは電源VDDLから電気的に切り離され、このノードNcの電圧は抵抗素子Rにより接地電位の0Vにまで引き落とされて安定する。
【0028】
このように、電源VDDLが低下すると、ノードNcの電圧がNMOSトランジスタTN3のゲート閾値電圧VTNを下回り、このNMOSトランジスタTN3がオフ状態となる。従って、電源VDDLの電圧が低下することによりインバータIV1,IV2の各出力状態が不確定となり、NMOSトランジスタTN1,TN2が共にオン状態になったとしても、これらのトランジスタを流れる電流がNMOSトランジスタTN3により遮断され、レベルシフト段LS1での貫通電流が阻止される。
【0029】
ここで、レベルシフト段LS1に着目すれば、NMOSトランジスタTN3がオフ状態になると、レベルシフト段LS1の出力状態が不定となる。従って、前述の図4に示すように、レベルシフト段LSの出力信号を単なるCMOS構成のインバータIV3で受けると、このインバータIV3の入力レベルが電源VDDHと接地電位との中間になる場合が生じ、インバータIV3の内部で貫通電流が発生することになる。これに対し、この実施の形態によれば、レベルシフト段LS1の出力部に接続されるインバータIV3は、インバータIV4と共にフリップフロップを構成しているので、レベルシフト段LS1の出力状態が不定になっても、インバータIV3の入力部が接続されるノードNbの信号レベルが電源VDDHまたは接地電位の何れかに安定する。従って、インバータIV3の内部で貫通電流が発生することはなく、貫通電流を有効に遮断することが可能になる。
【0030】
以上説明したように、電源VDDLの電圧が低下すると、この電圧低下が電源電圧検出回路DTで検出され、NMOSトランジスタTN3からなるスイッチ回路が開放する。これにより、PMOSトランジスタTP1,TP2(負荷回路部)とNMOSトランジスタTN1,TN2(駆動回路部)とが電源VDDHと接地との間に形成する電流経路を遮断し、その貫通電流の発生を阻止する。
【0031】
また、本実施形態によれば、電源VDDLの電圧が低下した状態で、この電源VDDLの電圧が0V付近で揺らいだとしても、PMOSトランジスタTP3のゲート閾値電圧を越さない限り、ノードNcは電源VDDLから電気的に絶縁された状態に保持され、貫通電流遮断用のNMOSトランジスタTN2のゲートは抵抗素子Rにより0Vに安定的に固定される。従って、MOSトランジスタTN3が不用意にオン状態に移行することはなく、貫通電流の発生を有効に阻止することが可能になる。
【0032】
なお、NMOSトランジスタTN3がオフ状態にある場合、レベルシフト段LS1内のノードNbの電圧が中間レベルで安定すると、これを入力するインバータIV3で貫通電流が発生する可能性がある。そこで、このインバータIV3での貫通電流を阻止するために、例えばゲートがノードNcに接続されたPMOSトランジスタ(図示なし)を設け、このトランジスタによりノードNb(即ちインバータIV3の入力部)を電源VDDHにプルアップするようにしてもよい。あるいは、単に高抵抗素子を用いてノードNbを電源VDDHにプルアップするようにしてもよい。
【0033】
(変形例)
次に、上述の実施形態の変形例を説明する。
図3に、本変形例に係る信号レベルシフト回路の構成を示す。図3において、前述の図1に示す要素と共通する要素には同一符号を付す。本変形例に係る信号レベルシフト回路は、図1に示す実施の形態の構成において、貫通電流遮断用のNMOSトランジスタTN3に代えて、同じく貫通電流遮断用のNMOSトランジスタTN31,TN32を備える。
【0034】
ここで、駆動回路部をなすNMOSトランジスタTN1,TN2の各ソースにはNMOSトランジスタTN31,TN32の各ドレインがそれぞれ接続される。これらNMOSトランジスタTN31,TN32のソースは共に接地され、ゲートは電源電圧検出回路DT内のノードNcに共通接続される。このように、この変形例では、駆動回路部をなす1対のNMOSトランジスタTN1,TN2に対し、貫通電流遮断用のNMOSトランジスタが別々に設けられている。
【0035】
この変形例によれば、駆動回路部をなす1対のNMOSトランジスタTN1,TN2に対し貫通電流遮断用のNMOSトランジスタを別々に設けたので、前述の図1に示すようにNMOSトランジスタTN1,TN2のドレインに対して共通に電流遮断用のNMOSトランジスタTN3を設けた場合に比較して、ノードNa,Nb間で信号の干渉が起こりにくくなり、回路動作が安定する。
【0036】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態では、インバータIV1,IV2により信号INの相補信号を生成してレベルシフト段LS1に供給するものとしたが、あらかじめ信号INの相補信号が存在する場合には、インバータIV1,IV2を省いてもよい。波形整形用のインバータIV3についても必要に応じて用いればよい。
【0037】
また、上述の実施の形態では、3Vの信号レベルを5Vの信号レベルに変換する場合を例としたが、これに限定されることなく、本発明は、逆に5Vの信号レベルを3Vの信号レベルに変換する場合にも適用することができ、任意の信号レベルを変換する場合に適用できる。
また、上述の実施の形態では、インバータIV3の入力部を必要に応じてプルアップするものとしたが、レベルシフト段LS1の構成によってはプルダウンするものとしてもよい。
【0038】
【発明の効果】
以上説明したように、本発明によれば以下の効果を得ることができる。
即ち、第1の電源(VDDL)の電圧低下を検出して負荷回路部と駆動回路部の電流経路を遮断するようにしたので、入力側の信号レベルを与える第1の電源の電圧が低下しても貫通電流の発生を抑えることが可能になる。
【0039】
また、第1の電源(VDDL)の電圧低下を検出する電源電圧検出回路と、第1の電源の電圧低下が検出された場合に第2の電源(VDDH)と第3の電源(接地)との間を開放するスイッチ回路とを備えたので、負荷回路部および駆動回路部が第2の電源と接地との間に形成する貫通電流経路を遮断することが可能になる。
【0040】
さらに、ソースが第1の電源に接続されると共にゲートが第3の電源に接続された第1導電型のMOSトランジスタと、このMOSトランジスタのドレインと第3の電源との間に接続された抵抗素子とを備えたので、第1の電源の電圧低下を検出することが可能になる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る信号レベルシフト回路の構成を示すブロック図である。
【図2】 本発明の実施形態に係る信号レベルシフト回路の動作を説明するための波形図である。
【図3】 本発明の実施形態の変形例を示すブロック図である。
【図4】 従来技術に係る信号レベルシフト回路の構成と動作を説明するための図である。
【符号の説明】
IV1〜IV4…インバータ、DT…電源電圧検出回路、LS1…レベルシフト段、TP1,TP2,TP3…PMOSトランジスタ、TN1〜TN3,TN31,TN32…NMOSトランジスタ、R…抵抗素子。

Claims (5)

  1. 第1の信号レベルを有する信号を入力して、前記第1の信号レベルとは異なる第2の信号レベルを有する信号を出力する信号レベルシフト回路において、
    前記第2の信号レベルを与える第2の電源と該第2の信号レベルが現れるべきノードとの間に接続された負荷回路部と、
    接地と前記第2の信号レベルが現れるべきノードとの間に接続され、前記第1の信号レベルを受けて前記負荷回路部を駆動する駆動回路部と、
    前記第1の信号レベルを与える第1の電源の電圧を検出して、前記負荷回路部および駆動回路部が前記第2の電源と接地との間に形成する電流経路を遮断する遮断回路部と、
    を備え、
    前記遮断回路部は、
    前記第1の電源の電圧低下を検出する電源電圧検出回路と、
    前記負荷回路部および前記駆動回路部が形成する電流経路上に設けられ、前記第1の電源の電圧低下が検出された場合にオフ状態となる第2導電型のMOSトランジスタからなるスイッチ回路と、
    を備え、
    前記電源電圧検出回路は、
    ソースが前記第1の電源に接続され、ゲートが接地された第1導電型のMOSトランジスタと、
    前記第1導電型のMOSトランジスタのドレインと接地との間に接続された抵抗素子と、
    を備え
    前記スイッチ回路をなす第2導電型のMOSトランジスタのゲートが前記電源電圧検出回路をなす第1導電型のMOSトランジスタと抵抗素子との間のノードに接続されたことを特徴とする信号レベルシフト回路。
  2. 前記負荷回路部は、ソースが前記第2の電源に共通接続され、ゲートおよびドレインが交差接続された1対の第1導電型のMOSトランジスタからなり、
    前記駆動回路部は、ドレインが前記負荷回路部をなす1対の第1導電型のMOSトランジスタのドレインにそれぞれ接続され、ゲートに前記第1の信号レベルを有する相補信号がそれぞれ与えられた1対の第2導電型のMOSトランジスタからなり、
    前記スイッチ回路は、該スイッチ回路をなす前記第2導電型のMOSトランジスタとして、ドレインが前記駆動回路部をなす1対の第2導電型のMOSトランジスタの各ソースに接続され、ソースが接地された第2導電型のMOSトランジスタを備えたことを特徴とする請求項に記載された信号レベルシフト回路。
  3. 前記負荷回路部は、ソースが前記第2の電源に共通接続され、ゲートおよびドレインが交差接続された1対の第1導電型のMOSトランジスタからなり、
    前記駆動回路部は、ドレインが前記負荷回路部をなす1対の第1導電型のMOSトランジスタのドレインにそれぞれ接続され、ゲートに前記第1の信号レベルを有する相補信号がそれぞれ与えられた1対の第2導電型のMOSトランジスタからなり、
    前記スイッチ回路は、該スイッチ回路をなす前記第2導電型のMOSトランジスタとして、ドレインが前記駆動回路部をなす1対の第2導電型のMOSトランジスタの各ソースにそれぞれ接続され、ソースが共に接地された1対の第2導電型のMOSトランジスタを備えたことを特徴とする請求項に記載された信号レベルシフト回路。
  4. 前記第2の信号レベルが現れるべきノードに、1対のインバータを交差結合してなるフリップフロップを接続したことを特徴とする請求項1ないしの何れか1項に記載された信号レベルシフト回路。
  5. 前記第1導電型のMOSトランジスタはPMOSトランジスタであり、前記第2導電型のMOSトランジスタはNMOSトランジスタであることを特徴とする請求項1ないし4の何れか1項記載の信号レベルシフト回路。
JP2002128890A 2001-09-27 2002-04-30 信号レベルシフト回路 Expired - Fee Related JP3855835B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001-298266 2001-09-27
JP2001298266 2001-09-27
JP2002128890A JP3855835B2 (ja) 2001-09-27 2002-04-30 信号レベルシフト回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002128890A JP3855835B2 (ja) 2001-09-27 2002-04-30 信号レベルシフト回路
US10/253,787 US6791392B2 (en) 2001-09-27 2002-09-24 Circuit for shifting an input signal level including compensation for supply voltage variation

Publications (2)

Publication Number Publication Date
JP2003174357A JP2003174357A (ja) 2003-06-20
JP3855835B2 true JP3855835B2 (ja) 2006-12-13

Family

ID=26623156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002128890A Expired - Fee Related JP3855835B2 (ja) 2001-09-27 2002-04-30 信号レベルシフト回路

Country Status (2)

Country Link
US (1) US6791392B2 (ja)
JP (1) JP3855835B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347926A (ja) * 2002-05-30 2003-12-05 Sony Corp レベルシフト回路、表示装置および携帯端末
AU2003280645A1 (en) 2002-10-31 2004-05-25 Nec Corporation Level converting circuit
JP2004260242A (ja) * 2003-02-24 2004-09-16 Toshiba Corp 電圧レベルシフタ
WO2005018091A1 (ja) * 2003-08-13 2005-02-24 Fujitsu Limited パルス生成回路
DE10349464B4 (de) * 2003-10-23 2009-07-30 Qimonda Ag Pegelumsetz-Einrichtung
KR100528480B1 (ko) * 2003-12-09 2005-11-15 삼성전자주식회사 반도체장치의 전기적 퓨즈 회로
TWI246252B (en) * 2004-12-16 2005-12-21 Faraday Tech Corp Level shifter
KR20070013086A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 반도체 메모리 소자의 레벨 쉬프터 회로
JP4772480B2 (ja) * 2005-11-30 2011-09-14 株式会社東芝 半導体集積装置
US7528628B2 (en) * 2006-06-22 2009-05-05 Mediatek Inc. Voltage converter with auto-isolation function
KR101265218B1 (ko) * 2006-08-28 2013-05-24 삼성전자주식회사 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치
JP5095184B2 (ja) * 2006-11-22 2012-12-12 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
JP5565252B2 (ja) * 2010-10-04 2014-08-06 富士通株式会社 半導体集積回路
JP2013115621A (ja) * 2011-11-29 2013-06-10 Seiko Epson Corp レベルシフター回路、集積回路装置、電子時計
JP6524829B2 (ja) * 2015-07-13 2019-06-05 株式会社デンソー レベルシフト回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253417A (en) 1991-01-29 1992-09-09 Nec Corp Level shift circuit
JP3704187B2 (ja) 1995-07-20 2005-10-05 株式会社ルネサステクノロジ レベル変換回路、内部電位発生回路および半導体装置
CN1112768C (zh) * 1995-09-21 2003-06-25 松下电器产业株式会社 输出电路
KR100266633B1 (ko) * 1997-10-10 2000-09-15 김영환 레벨 쉬프터 회로
US6064229A (en) * 1998-03-26 2000-05-16 Lucent Technologies Inc. Voltage translating buffer based on low voltage technology
US6127848A (en) * 1998-07-20 2000-10-03 National Semiconductor Corporation Voltage translator with gate oxide breakdown protection
DE69922637D1 (de) * 1999-06-04 2005-01-20 St Microelectronics Srl CMOS Schalter zum Übertragen von hohen Spannungen, insbesondere für Zeilendekodierer in nichtflüchtigen Speichern mit geringem Verbrauch während des Schaltens
US6407579B1 (en) * 2000-01-20 2002-06-18 Koninklijke Philips Electronics N.V. Fast high voltage level shifter with gate oxide protection
JP3658280B2 (ja) * 2000-06-09 2005-06-08 シャープ株式会社 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置
US7194071B2 (en) 2000-12-28 2007-03-20 Intel Corporation Enhanced media gateway control protocol

Also Published As

Publication number Publication date
JP2003174357A (ja) 2003-06-20
US6791392B2 (en) 2004-09-14
US20030080796A1 (en) 2003-05-01

Similar Documents

Publication Publication Date Title
US8358165B2 (en) Ultra-low voltage level shifting circuit
US6963226B2 (en) Low-to-high level shifter
US5381061A (en) Overvoltage tolerant output buffer circuit
US7375574B2 (en) Semiconductor device
CN1095247C (zh) 输出电路
EP1901430B1 (en) High speed level shifter
JP3796034B2 (ja) レベル変換回路および半導体集積回路装置
US7061299B2 (en) Bidirectional level shifter
KR100231659B1 (ko) 레벨 시프트 반도체 장치
KR100566395B1 (ko) 레벨 쉬프터 및 이를 이용한 레벨 쉬프팅 방법
US5081377A (en) Latch circuit with reduced metastability
US6445210B2 (en) Level shifter
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
US5736869A (en) Output driver with level shifting and voltage protection
KR100269643B1 (ko) 전력소비 억제회로
US6768368B2 (en) Level shifter circuit and semiconductor device including the same
US6087886A (en) Hybrid dual threshold transistor multiplexer
KR100747328B1 (ko) 동작 범위가 넓은 차동 증폭기
US6819142B2 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
US6040708A (en) Output buffer having quasi-failsafe operation
US7005908B2 (en) Voltage level shift circuit and power supply detection circuit
JP3843015B2 (ja) 半導体装置
JP5090083B2 (ja) 半導体装置
US7683668B1 (en) Level shifter
EP0872958B1 (en) MOS logic circuit and semiconductor apparatus including the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041006

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060904

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100922

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100922

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110922

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120922

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130922

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees