JP5215356B2 - レベルコンバータ回路 - Google Patents

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Description

本発明は、デジタル信号の信号レベルを、第１の電圧レベルから、上記第１の電圧レベルよりも高い第２の電圧レベルに変換するためのレベルコンバータ回路に関する。
ＬＳＩの消費電力を削減する最も有効な手法として、電源電圧の低減が挙げられる。特に、近年のＬＳＩにおいては、回路ブロック毎に最適な電源電圧を供給する手法が採用されるため、各回路ブロック間の電源電圧が異なる場合がある。したがって、このような信号レベルの異なる回路間にはレベルコンバータ回路が必要となる。これまで、様々なレベルコンバータ回路が報告されてきた。既存の回路は、ラッチ構成を基本としたレベルコンバータ回路が一般的である。しかし、これらのレベルコンバータ回路は、回路間の電源電圧の差電圧が大きな場合、低電源電圧によって駆動されるトランジスタの駆動力が極めて小さくなり、安定したレベル変換動作が保証されない課題がある。
特開平０６−３１１０１４号公報。 特開２００６−１３５３８４号公報。 特開２００７−１８０６７１号公報。
S. Henzler, "Power Management of Digital Circuits in Deep Sub-Micron CMOS Technologies", Springer, October 2006. Y. Kanno, H. Mizuno, K. Tanaka, and T. Watanabe, "Level converters with high immunity to power-supply bouncing for high-speed sub-1-V LSIs", Digest of Technical Papers of 2000 Symposium on VLSI Circuits, pp. 202-203, June 2000. I. J. Chang, J. J. Kim, and K. Roy, "Robust level converter design for sub-threshold logic", in Proceedings of the International Symposium on Low Power Electronics and Design (ISLPED), pp. 14-19, October 2006. O-S. Kwon and K.-S. Min, "Fast-delay and low-power level shifter for low-voltage applications", IEICE Transactions on Electronics, Volume E90-C, number 7, pp. 1540-1543, July 2007. H. Shao and C.-Y. Tsui, "Low energy level converter design for sub-Vth logics", in Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 107-108, January 2009. Y.-S. Lin and D. M. Sylvester, "Single stage static level shifter design for subthreshold to I/O Voltage conversion", in Proceeding of the 13th International Symposium on Low Power Electronics and Design (ISLPED), pp. 197-200, August 2008. F. Ishihara, F. Shikh, and B. Nikolic, "Level conversion for dual-supply systems", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Volume 12, Issue 2, pp. 185-195, February 2004.
これまで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路の低消費電力化は、デバイス素子の微細化及びそれに伴う電源電圧の低減によって実現されてきた。デジタル回路の消費電力は電源電圧の２乗で表されることから、電源電圧の低減は低消費電力化に極めて有効な手法である。近年のＬＳＩにおいては、回路ブロック毎に最適な電源電圧を供給する手法が採用されるため、回路ブロック間の電源電圧が異なる設計がなされる（非特許文献１参照。）。したがって、信号レベルの異なる回路間には、レベルコンバータ回路が必要となる。
図１は、従来技術に係るレベルコンバータ回路１００の応用例を示すブロック図である。図１において、レベルコンバータ回路１００は、低電源電圧ＶＤＤＬ（例えば０．４Ｖである。）が供給される低電圧回路ブロック２００からの信号の信号レベルを変換して、高電源電圧ＶＤＤＨ（例えば３Ｖである。）が供給される高電圧回路ブロック３００に出力する。低電圧回路ブロック２００からレベルコンバータ回路１００に入力される入力信号ＩＮは、ハイレベル又はローレベルを有する２値信号であり、ハイレベルの電位は低電源電圧ＶＤＤＬであり、ローレベルの電位は接地電位である。また、レベルコンバータ回路１００によって高電圧回路ブロック３００に出力される出力信号ＯＵＴは、ハイレベル又はローレベルを有する２値信号であり、ハイレベルの電位は高電源電圧ＶＤＤＨであり、ローレベルの電位は接地電位である。以下、低電源電圧ＶＤＤＬの電圧レベルを第１のハイレベルといい、高電源電圧ＶＤＤＨの電圧レベルを第２のハイレベルという。また、低電源電圧ＶＤＤＬを有する電圧源を低電圧源といい、高電源電圧ＶＤＤＨを有する電圧源を高電圧源という。
これまで、様々なレベルコンバータ回路が報告されてきた。多くのレベルコンバータ回路は、クロスカップル接続されたｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、ｐＭＯＳトランジスタという。）からなるラッチ回路と、ｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタという。）とを備えて構成される。しかし、これらのレベルコンバータ回路のｎＭＯＳトランジスタは低電源電圧で駆動されることになるため、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間の駆動力を考慮した回路設計が極めて重要になる。ラッチ回路を基本にしたレベルコンバータ回路では、ｐＭＯＳトランジスタをクロスカップル接続させてポジティブフィードバック回路を構成するので、出力信号を反転させるためにｎＭＯＳトランジスタのチャネル幅を大きく設計してｎＭＯＳトランジスタの駆動力を高める手法、及びクロスカップル接続されたｐＭＯＳトランジスタの駆動力を低くする手法など、様々な改善策が試みられている（非特許文献２乃至７、及び特許文献１乃至３参照。）。しかし、電源電圧の低電圧化が進み電源電圧間の差電圧が大きくなると、これらの設計手法では安定したレベル変換動作を保証することが困難になる。
最初に、従来技術に係るレベルコンバータ回路であるクロスカップル接続型レベルコンバータ回路について説明し、その課題について述べる。
図２は、従来技術に係るクロスカップル型レベルコンバータ回路１００の構成を示す回路図である。レベルコンバータ回路１００は、入力信号ＩＮ及び入力信号ＩＮＢがそれぞれゲートに入力されたｎＭＯＳトランジスタ（ＭＮ１０１，ＭＮ１０２）とクロスカップル接続されたｐＭＯＳトランジスタ（ＭＰ１０１，ＭＰ１０２）とで構成される。ここで入力信号ＩＮと入力信号ＩＮＢとは、相補関係である。入力信号ＩＮが第１のハイレベルになると、入力信号ＩＮＢ及びノードＮ１０１の電圧はローレベルとなる。これにより、ｐＭＯＳトランジスタＭＰ１０２を介して端子Ｔ１０２が充電されて、レベルコンバータ回路１００は第２のハイレベルである出力信号ＯＵＴを出力する。一方、入力信号ＩＮがローレベルになると、入力信号ＩＮＢは第１のハイレベルとなる。ｎＭＯＳトランジスタＭＮ１０２は端子Ｔ１０２を放電して、レベルコンバータ回路１００はローレベルの出力信号ＯＵＴを出力する。
しかし、従来技術に係るレベルコンバータ回路１００には、端子Ｔ１０２を充電する電流と放電する電流との間に大きな差があると正常に動作しない課題がある。これは、電源電圧間（高電源電圧ＶＤＤＨと低電源電圧ＶＤＤＬとの間）の差電圧が大きくなると特に顕著になる。例えば、入力信号ＩＮが第１のハイレベルからローレベルになったとき、ｎＭＯＳトランジスタＭＮ１０２は低電圧源の低電源電圧ＶＤＤＬで駆動される。このとき、ｐＭＯＳトランジスタＭＰ１０２を流れる電流が、ｎＭＯＳトランジスタＭＮ１０２を流れる電流よりも多くなると、出力信号ＯＵＴの論理（信号レベル）は反転せず、第２のハイレベルが保持される。すなわち、入力信号ＩＮがローレベルであるにも関わらず、出力信号ＯＵＴは第２のハイレベルのままとなり、レベルコンバータ回路１００が正常に動作しない。
従来技術に係るレベルコンバータ回路１００において安定動作を保証するためには、ｎＭＯＳトランジスタＭＮ１０２を流れる電流量とｐＭＯＳトランジスタＭＰ１０２を流れる電流量とをバランスさせる必要がある。このために、ｎＭＯＳトランジスタＭＮ１０２及びｐＭＯＳトランジスタＭＰ１０２のチャネル幅及びしきい値電圧を適切に設定する必要がある。しかし、ｐＭＯＳトランジスタＭＰ１０２のゲートに入力される電圧の振幅は、接地電圧から高電源電圧ＶＤＤＨと広い一方、ｎＭＯＳトランジスタＭＮ１０２のゲートに入力される電圧の振幅は接地電圧から低電源電圧ＶＤＤＬと狭い。すなわち、従来技術に係るレベルコンバータ回路１００は、高電源電圧ＶＤＤＨと低電源電圧ＶＤＤＬとの間の電圧差が大きくなると、ｎＭＯＳトランジスタＭＮ１０２を流れる電流量とｐＭＯＳトランジスタＭＰ１０２を流れる電流量とのバランスを取ることが困難となる。さらに、プロセスバラツキ及び温度変化によってｎＭＯＳトランジスタＭＮ１０２及びｐＭＯＳトランジスタＭＰ１０２を流れる電流量が変化すると、レベルコンバータ回路１００は安定して動作しない。
これらの問題点を改善するためのレベルコンバータ回路が提案されている（非特許文献２乃至７、及び特許文献１乃至３参照。）。しかし、これらのレベルコンバータ回路の多くがクロスカップル接続を基本とし、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを流れる電流のバランスを取りやすくした回路構成を実現しているが、上記の課題を解決したものとはいえない。
本発明の目的は以上の問題点を解決し、従来技術に比較して、回路ブロック間の電源電圧の差電圧が大きい場合でも安定に動作可能であり、かつ低消費電力で動作するレベルコンバータ回路を提供することにある。
本発明に係るレベルコンバータ回路は、第１の信号レベルを有するデジタル信号である入力信号を、上記第１の信号レベルよりも高い第２の信号レベルを有する出力信号に変換するレベルコンバータ回路において、
上記入力信号を増幅して上記出力信号に出力する増幅回路と、
上記入力信号の信号レベルが変化するとき上記増幅回路に流れる動作電流に対応する制御電流を生成する電流生成回路と、
上記電流生成回路によって生成された制御電流を検出して、上記増幅回路の動作電流が上記検出した制御電流に対応するように制御する電流検出回路とを備え、
上記電流生成回路は、上記電流検出回路と接地との間に挿入されかつ直列に接続された第１及び第２のｎＭＯＳトランジスタを備え、
上記第１のｎＭＯＳトランジスタは上記入力信号に応答して動作しかつ上記第２のｎＭＯＳトランジスタは上記入力信号の反転信号に応答して動作するように構成されたことを特徴とする。
また、上記レベルコンバータ回路は、上記第１及び第２のｎＭＯＳトランジスタのしきい値電圧を上記レベルコンバータ回路に比較して低下させて、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタの基板電位を変化させる制御回路をさらに備えたことを特徴とする。
さらに、上記レベルコンバータ回路は、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタに対してそれぞれ並列に、別のｎＭＯＳトランジスタを接続したことを特徴とする。
またさらに、上記レベルコンバータ回路において、上記電流生成回路はさらに、
上記入力信号の信号レベルが変化しないときであって上記入力信号がハイレベルでありかつ上記出力信号がローレベルであるときに、上記出力信号がハイレベルとなるように補正するための上記制御電流を生成する立ち上がり電流生成回路と、
上記入力信号の信号レベルが変化しないときであって上記入力信号がローレベルでありかつ上記出力信号がハイレベルであるときに、上記出力信号がローレベルとなるように補正するための上記制御電流を生成する立ち下がり電流生成回路と
のうちの少なくとも１つを備えたことを特徴とする。
また、上記レベルコンバータ回路において、上記立ち上がり電流生成回路は、
電圧源と接地との間に挿入されかつ所定のノードを介して直列に接続された、ｐＭＯＳトランジスタ及び第３のｎＭＯＳトランジスタと、
上記電流検出回路と接地との間に挿入されかつ直列に接続された第４及び第５のｎＭＯＳトランジスタとを備え、
上記ｐＭＯＳトランジスタは上記出力信号に応答して動作し、上記第３のｎＭＯＳトランジスタは上記入力信号に応答して動作し、上記第４のｎＭＯＳトランジスタは上記入力信号に応答して動作し、かつ上記第５のｎＭＯＳトランジスタは上記ノードの信号レベルに応答して動作するように構成されたことを特徴とする。
さらに、上記レベルコンバータ回路において、上記立ち下がり電流生成回路は、
上記電流検出回路と接地との間に挿入されかつ直列に接続された第６及び第７のｎＭＯＳトランジスタとを備え、
上記第６のｎＭＯＳトランジスタは上記入力信号の反転信号に応答して動作し、かつ上記第７のｎＭＯＳトランジスタは上記出力信号に応答して動作するように構成されたことを特徴とする。
またさらに、上記レベルコンバータ回路において、上記増幅回路は、差動増幅回路と、ソース接地増幅回路とを備えたことを特徴とする。
ここで、上記レベルコンバータ回路において、上記ソース接地増幅回路は、プッシュプル型ソース接地増幅回路であることを特徴とする。
本発明に係るレベルコンバータ回路によれば、電流生成回路によって生成される電流に対応する電流を増幅回路に印加して、信号レベルを変換するので、第１の信号レベルと第２の信号レベルとの間の差が大きい場合でも、レベルコンバータ回路は安定に動作する。また、電流生成回路は、入力信号の信号レベルが変化するときのみ制御電流を生成し、入力信号の信号レベルが変化しないときは制御電流を生成しないので、レベルコンバータ回路は低消費電力で動作する。
また、本発明に係るレベルコンバータ回路によれば、上記第１及び第２のｎＭＯＳトランジスタのしきい値電圧を上記レベルコンバータ回路に比較して低下させて、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタの基板電位を変化させる制御回路をさらに備えるので、レベルコンバータ回路が上記レベルコンバータ回路に比較して高速に動作する。
またさらに、本発明に係るレベルコンバータ回路によれば、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタに対してそれぞれ並列に、別のｎＭＯＳトランジスタを接続するので、レベルコンバータ回路が上記レベルコンバータ回路に比較して高速に動作する。
またさらに、本発明に係るレベルコンバータ回路によれば、入力信号と入力信号の反転信号とがともにハイレベルである期間が存在しない場合にも、立ち上がり電流生成回路又は立ち下がり電流生成回路が制御電流を生成するので、レベルコンバータ回路は正常に動作する。さらに、外部ノイズ等の外乱により出力信号の信号レベルが変化する場合にも、立ち上がり電流生成回路又は立ち下がり電流生成回路が制御電流を生成するので、レベルコンバータ回路は正常に動作する。
従来技術に係るレベルコンバータ回路１００の応用例を示すブロック図である。 従来技術に係るクロスカップル型レベルコンバータ回路１００の構成を示す回路図である。 本発明の第１の実施形態に係るレベルコンバータ回路１の応用例を示すブロック図である。 本発明の第１の実施形態に係るレベルコンバータ回路１の構成を示すブロック図である。 図３Ｂの電流生成回路１０の構成を示すブロック図である。 図４の電流生成回路１０に入力される入力信号ＩＮ及び入力信号ＩＮＢの電圧と、電流生成回路１０によって生成される電流ＩＡ１との間のタイミングを示すタイミング図であり、（ａ）は入力信号ＩＮ及び入力信号ＩＮＢの電圧を示し、（ｂ）は電流ＩＡ１を示す。 図４の電流生成回路１０の第１の変形例である電流生成回路１０ａの構成を示す回路図である。 図４の電流生成回路１０の第２の変形例である電流生成回路１０ｂの構成を示す回路図である。 図４の電流生成回路１０の第３の変形例である電流生成回路１０ｃの構成を示す回路図である。 図４の電流生成回路１０の第４の変形例である電流生成回路１０ｄの構成を示す回路図である。 図３Ｂのレベルコンバータ回路１への理想的な入力信号ＩＮ，ＩＮＢの波形を示すグラフである。 図３Ｂのレベルコンバータ回路１への非理想的な入力信号ＩＮ，ＩＮＢの波形を示すグラフである。 本発明の第２の実施形態に係るレベルコンバータ回路１Ａの応用例を示すブロック図である。 本発明の第２の実施形態に係るレベルコンバータ回路１Ａの構成を示すブロック図である。 図１１Ｂの電流生成回路１０Ａの構成を示す回路図である。 本発明の第３の実施形態に係るレベルコンバータ回路１Ｂの応用例を示すブロック図である。 本発明の第３の実施形態に係るレベルコンバータ回路１Ｂの構成を示すブロック図である。 図４の電流生成回路１０によって生成されるピーク電流の低電源電圧ＶＤＤＬへの依存性を示すグラフである。 図３Ｂの電流ＩＡ２，ＩＡ３の周波数応答特性を示すグラフである。 （ａ）は図３Ｂのレベルコンバータ回路１への入力信号ＩＮの波形及び図３Ｂのレベルコンバータ回路１からの出力信号ＯＵＴの波形を示すグラフであり、（ｂ）は図４の電流生成回路１０によって生成される電流ＩＡ１の波形を示すグラフである。 低電源電圧ＶＤＤＬの電圧値に対する図３Ｂのレベルコンバータ回路１及び従来技術に係るレベルコンバータ回路１００の遅延時間を示すグラフである。 低電源電圧ＶＤＤＬの電圧値に対する図３Ｂのレベルコンバータ回路１及び従来技術に係るレベルコンバータ回路１００の消費電力を示すグラフである。 図３Ｂのレベルコンバータ回路１についての試作チップの写真である。 図１９の試作チップの動作を測定するための測定環境を示すブロック図である。 （ａ）は図２０の測定環境において、試作チップ４０２への入力信号ＩＮの波形を示すグラフであり、（ｂ）は図２０の測定環境において、試作チップからの出力信号ＯＵＴの波形を示すグラフである。 図１９の試作チップのシュム（Ｓｈｍｏｏ）プロットを示す図である。 低電源電圧ＶＤＤＬの電圧値に対する図１９の試作チップの消費電力を示すグラフである。 図１１Ｂのレベルコンバータ回路１Ａへの入力信号ＩＮ，ＩＮＢの波形及び図１１Ｂのレベルコンバータ回路１Ａからの出力信号ＯＵＴの波形を示すグラフである。 図１２の変化時電流生成回路１１によって生成される電流ＩＣの波形を示すグラフである。 図１２の立ち下がり電流生成回路１３によって生成される電流ＩＦの波形を示すグラフである。 図１２の立ち上がり電流生成回路１２によって生成される電流ＩＲの波形を示すグラフである。 低電源電圧ＶＤＤＬの電圧値に対する図１１Ｂのレベルコンバータ回路１Ａ及び図３Ｂのレベルコンバータ回路１の遅延時間を示すグラフである。 低電源電圧ＶＤＤＬの電圧値に対する図１１Ｂのレベルコンバータ回路１Ａ及び図３Ｂのレベルコンバータ回路１の消費電力を示すグラフである。 図１２の電流生成回路１０Ａにおいて、入力信号ＩＮを第１のハイレベルに固定し、入力信号ＩＮＢをローレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＦを示すグラフである。 図１２の電流生成回路１０Ａにおいて、入力信号ＩＮを第１のハイレベルに固定し、入力信号ＩＮＢをローレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＲを示すグラフである。 図１２の電流生成回路１０Ａにおいて、入力信号ＩＮをローレベルに固定し、入力信号ＩＮＢを第１のハイレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＦを示すグラフである。 図１２の電流生成回路１０Ａにおいて、入力信号ＩＮをローレベルに固定し、入力信号ＩＮＢを第１のハイレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＲを示すグラフである。 図１３Ｂのレベルコンバータ回路１Ｂへの入力信号ＩＮ，ＩＮＢの波形及び図１３Ｂのレベルコンバータ回路１Ｂからの出力信号ＯＵＴの波形を示すグラフである。 図１２の変化時電流生成回路１１によって生成される電流ＩＣの波形を示すグラフである。 図１２の立ち下がり電流生成回路１３によって生成される電流ＩＦの波形を示すグラフである。 図１２の立ち上がり電流生成回路１２によって生成される電流ＩＲの波形を示すグラフである。
第１の実施形態．
図３Ａは、本発明の第１の実施形態に係るレベルコンバータ回路１の応用例を示すブロック図である。図３Ａにおいて、レベルコンバータ回路１は、低電源電圧ＶＤＤＬ（例えば０．４Ｖである。）が供給される低電圧回路ブロック２００からの信号の信号レベルを変換して、高電源電圧ＶＤＤＨ（例えば３Ｖである。）が供給される高電圧回路ブロック３００に出力する。低電圧回路ブロック２００からレベルコンバータ回路１に入力される入力信号ＩＮは、ハイレベル又はローレベルを有する２値信号であり、ハイレベルの電位は低電源電圧ＶＤＤＬであり、ローレベルの電位は接地電位である。また、レベルコンバータ回路１によって高電圧回路ブロック３００に出力される出力信号ＯＵＴは、ハイレベル又はローレベルを有する２値信号であり、ハイレベルの電位は高電源電圧ＶＤＤＨであり、ローレベルの電位は接地電位である。以下、低電源電圧ＶＤＤＬの電圧レベルを第１のハイレベルといい、高電源電圧ＶＤＤＨの電圧レベルを第２のハイレベルという。また、低電源電圧ＶＤＤＬを有する電圧源を低電圧源といい、高電源電圧ＶＤＤＨを有する電圧源を高電圧源という。
図３Ｂは、本発明の第１の実施形態に係るレベルコンバータ回路１の構成を示すブロック図である。図３Ｂにおいて、レベルコンバータ回路１は、電流生成回路１０と、電流検出回路２０と、差動増幅回路３０と、ソース接地増幅回路４０と、前処理回路５０と、端子Ｔ１，Ｔ２とを備えて構成される。
第１の実施形態に係るレベルコンバータ回路１は、第１のハイレベルを有するデジタル信号である入力信号ＩＮを、第１のハイレベルよりも高い第２のハイレベルを有する出力信号ＯＵＴに変換するレベルコンバータ回路１において、
入力信号ＩＮを増幅して出力信号ＯＵＴに出力する差動増幅回路３０及びソース接地増幅回路４０と、
入力信号ＩＮの電圧が変化するとき差動増幅回路３０及びソース接地増幅回路４０のそれぞれに流れる動作電流ＩＡ２，ＩＡ３に対応する制御電流ＩＡ１を生成する電流生成回路１０と、
電流生成回路１０によって生成された制御電流ＩＡ１を検出して、差動増幅回路３０及びソース接地増幅回路４０のそれぞれの動作電流ＩＡ２，ＩＡ３が制御電流ＩＡ１に対応するように制御する電流検出回路２０とを備え、
電流生成回路１０は、電流検出回路２０と接地との間に挿入されかつ直列に接続されたｎＭＯＳトランジスタＭＮ１１，ＭＮ１２を備え、
ｎＭＯＳトランジスタＭＮ１１は入力信号ＩＮに応答して動作しかつｎＭＯＳトランジスタＭＮ１２は入力信号ＩＮの反転信号ＩＮＢに応答して動作するように構成されたことを特徴とする。
前処理回路５０は、ｐＭＯＳトランジスタＭＰ５１と、ｎＭＯＳトランジスタＭＮ５１とを備えて構成される。ｐＭＯＳトランジスタＭＰ５１のソースは、低電圧源に接続される。ｐＭＯＳトランジスタＭＰ５１のゲート及びｎＭＯＳトランジスタＭＮ５１のゲートは、端子Ｔ１に接続され、低電圧回路ブロック２００からの入力信号ＩＮは当該ゲートに入力される。ｐＭＯＳトランジスタＭＰ５１のドレインは、ｎＭＯＳトランジスタＭＮ５１のドレインに接続される。ｎＭＯＳトランジスタＭＮ５１のソースは接地される。ｐＭＯＳトランジスタＭＰ５１とｎＭＯＳトランジスタＭＮ５１とは、直列に接続されてインバータを構成しており、当該インバータは入力信号ＩＮを反転した信号ＩＮＢ（以下、入力信号ＩＮＢともいう。）を電流生成回路１０及び差動増幅回路３０に出力する。
電流生成回路１０は、詳細後述するように、電流検出回路２０、前処理回路５０、及び端子Ｔ１に接続され、その回路の接地部は接地される。
電流検出回路２０は、ｐＭＯＳトランジスタＭＰ２１を備えて構成される。ｐＭＯＳトランジスタＭＰ２１のソースは、高電圧源に接続され、ｐＭＯＳトランジスタＭＰ２１のゲートは、ｐＭＯＳトランジスタＭＰ３１のゲート及びｐＭＯＳトランジスタＭＰ４１のゲートに接続されるとともに、ｐＭＯＳトランジスタＭＰ２１のドレインに接続される。ｐＭＯＳトランジスタＭＰ２１のドレインは、電流生成回路１０に接続される。ｐＭＯＳトランジスタＭＰ２１，ＭＰ３１，ＭＰ４１は、カレントミラー回路を構成する。
差動増幅回路３０は、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２とを備えて構成される。ｐＭＯＳトランジスタＭＰ３１のソースは、高電圧源に接続され、ｐＭＯＳトランジスタＭＰ３１のドレインは、ｐＭＯＳトランジスタＭＰ３２のソース及びｐＭＯＳトランジスタＭＰ３３のソースに接続される。ｐＭＯＳトランジスタＭＰ３２のゲートは、前処理回路５０に接続され、入力信号ＩＮＢは当該ゲートに入力される。ｐＭＯＳトランジスタＭＰ３２のドレインは、ｎＭＯＳトランジスタＭＮ３１のドレインに接続される。ｐＭＯＳトランジスタＭＰ３３のゲートは、端子Ｔ１に接続され、入力信号ＩＮは当該ゲートに入力される。ｐＭＯＳトランジスタＭＰ３３のドレインは、ｎＭＯＳトランジスタＭＮ３２のドレインに接続される。ｎＭＯＳトランジスタＭＮ３１のゲートは、ｎＭＯＳトランジスタＭＮ３１のドレイン及びｎＭＯＳトランジスタＭＮ３２のゲートに接続される。ｎＭＯＳトランジスタＭＮ３１のソース及びｎＭＯＳトランジスタＭＮ３２のソースは接地される。
ソース接地増幅回路４０は、ｐＭＯＳトランジスタＭＰ４１と、ｎＭＯＳトランジスタＭＮ４１とを備えて構成される。ｐＭＯＳトランジスタＭＰ４１のソースは、高電圧源に接続され、ｐＭＯＳトランジスタＭＰ４１のドレインは、ｎＭＯＳトランジスタＭＮ４１のドレインに接続される。ｎＭＯＳトランジスタＭＮ４１のゲートは、ｐＭＯＳトランジスタＭＰ３３のドレインとｎＭＯＳトランジスタＭＮ３２のドレインとの接続点に接続され、ｎＭＯＳトランジスタＭＮ４１のソースは接地される。ｐＭＯＳトランジスタＭＰ４１のドレインとｎＭＯＳトランジスタＭＮ４１のドレインとの接続点は、端子Ｔ２に接続される。ここで、差動増幅回路３０とソース接地増幅回路４０とは、２段増幅回路を構成する。
レベルコンバータ回路１では、入力信号ＩＮがｐＭＯＳトランジスタＭＰ３３のゲートに入力され、入力信号ＩＮＢがｐＭＯＳトランジスタＭＰ３２のゲートに入力される。レベルコンバータ回路１の特徴は、入力信号ＩＮ及び入力信号ＩＮＢを利用した電流生成回路１０にある。電流生成回路１０は、入力信号ＩＮの信号レベルが変化する期間のみ電流ＩＡ１（制御電流ＩＡ１ともいう。）を生成する。電流検出回路２０は、電流ＩＡ１を検出して制御電圧Ｖｃｔｒｌを発生し、差動増幅回路３０に流れる電流ＩＡ２（動作電流ＩＡ２ともいう。）及びソース接地増幅回路４０に流れる電流ＩＡ３（動作電流ＩＡ３ともいう。）が、電流ＩＡ１に対応するようにカレントミラー回路を介して制御する。差動増幅回路３０及びソース接地増幅回路４０は、それぞれ対応する電流ＩＡ２，ＩＡ３が供給されると、小振幅の入力信号ＩＮを大振幅の出力信号ＯＵＴに増幅して出力することによりレベル変換を実行する。以下、レベルコンバータ回路１の動作を詳細に説明する。
レベルコンバータ回路１は、差動増幅回路３０及びソース接地増幅回路４０を備えて構成される２段増幅回路と、電流生成回路１０と、電流検出回路２０と、前処理回路５０とを備えて構成される。電流生成回路１０によって生成される電流ＩＡ１に対応する電流ＩＡ２及びＩＡ３がそれぞれ差動増幅回路３０及びソース接地増幅回路４０に供給される場合を考える。入力信号ＩＮの電圧が入力信号ＩＮＢの電圧よりも高い場合、出力信号ＯＵＴは第２のハイレベルとなる。一方、入力信号ＩＮの電圧が入力信号ＩＮＢの電圧よりも低い場合、出力信号ＯＵＴはローレベルとなる。入力信号ＩＮと入力信号ＩＮＢとは、第１のハイレベル又はローレベルの相補関係であることから、入力信号ＩＮがローレベルから第１のハイレベルになったとき、入力信号ＩＮＢは第１のハイレベルからローレベルとなり、出力信号ＯＵＴはローレベルから第２のハイレベルまで上昇する。
ここで、端子Ｔ２に対する充放電電流に注目する。出力信号ＯＵＴの論理（信号レベル）は、ｐＭＯＳトランジスタＭＰ４１及びｎＭＯＳトランジスタＭＮ４１を流れる充放電電流によって端子Ｔ２が充放電されることによって決定される。充放電を担うｐＭＯＳトランジスタＭＰ４１及びｎＭＯＳトランジスタＭＮ４１のゲート電圧は、電流生成回路１０によって生成される電流ＩＡ１によって決定されるため、ｐＭＯＳトランジスタＭＰ４１及びｎＭＯＳトランジスタＭＮ４１に流れる電流量のバランスを緻密に調整する必要がない。すなわち、レベルコンバータ回路１は、図２に示す従来技術に係るレベルコンバータ回路１００と比較して、高電源電圧ＶＤＤＨと低電源電圧ＶＤＤＬとの間の電圧差、プロセスバラツキ、及び温度変化に対して耐性を有する。
差動増幅回路３０及びソース接地増幅回路４０は通常、基準電流源回路から生成される電流を利用して動作する。しかしながら、定常的に電流が流れることは消費電力を増大させるので好ましくない。一般に、レベルコンバータ回路１は、入力信号ＩＮの電圧が変化するときのみ高速に動作することが求められる。すなわち、入力信号ＩＮの電圧が変化するときのみ差動増幅回路３０及びソース接地増幅回路４０に流れる電流を生成し、入力信号ＩＮの電圧が変化しないときには電流を生成しないようにすることで、レベルコンバータ回路１の低消費電力化を実現することができる。このための電流生成回路１０を考えた。
図４は、図３Ｂの電流生成回路１０の構成を示すブロック図である。電流生成回路１０は、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２を備えて構成される。ｎＭＯＳトランジスタＭＮ１１のドレインは、電流検出回路２０に接続され、ｎＭＯＳトランジスタＭＮ１１のゲートは、端子Ｔ３に接続される。端子Ｔ３には、前処理回路５０から入力信号ＩＮＢが入力される。ｎＭＯＳトランジスタＭＮ１１のソースは、ｎＭＯＳトランジスタＭＮ１２のドレインに接続される。ｎＭＯＳトランジスタＭＮ１２のゲートは、端子Ｔ４に接続される。端子Ｔ４は、端子Ｔ１に接続され、入力信号ＩＮが端子Ｔ４に入力される。ｎＭＯＳトランジスタＭＮ１２のソースは接地される。なお、電流生成回路１０は、入力信号ＩＮが端子Ｔ３に入力され、かつ入力信号ＩＮＢが端子Ｔ４に入力されるように構成されてもよい。
図４において、電流生成回路１０では、２つのｎＭＯＳトランジスタＭＮ１１，ＭＮ１２を縦続接続し、ｎＭＯＳトランジスタＭＮ１１のゲートに入力信号ＩＮＢを印加し、ｎＭＯＳトランジスタＭＮ１２のゲートに入力信号ＩＮを印加する。このとき、入力信号ＩＮＢ，ＩＮの信号レベルは、有限の遅延時間で変化するため、入力信号ＩＮＢ，ＩＮがともに有限の電圧を有する期間が存在する。この期間において、ｎＭＯＳトランジスタＭＮ１１は入力信号ＩＮＢに応答して動作し、ｎＭＯＳトランジスタＭＮ１２は入力信号ＩＮに応答して動作して、電流ＩＡ１を生成する。
図５は、図４の電流生成回路１０に入力される入力信号ＩＮ及び入力信号ＩＮＢの電圧と、電流生成回路１０によって生成される電流ＩＡ１との間のタイミングを示すタイミング図であり、図５（ａ）は入力信号ＩＮ及び入力信号ＩＮＢの電圧を示し、図５（ｂ）は電流ＩＡ１を示す。入力信号ＩＮの電圧が変化すると、前処理回路５０を介して入力信号ＩＮＢの電圧が反転する。このとき、入力信号ＩＮ，ＩＮＢの信号レベルが変化する期間には、入力信号ＩＮ，ＩＮＢの電圧がともに、しきい値電圧Ｖｔｈを超える期間が存在し、当該期間においてｎＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン状態となり、入力信号のいずれか一方がローレベルになるまで電流ＩＡ１が生成される。この電流ＩＡ１に対応する電流ＩＡ２，ＩＡ３ が差動増幅回路３０及びソース接地増幅回路４０に印加されて、レベル変換動作が実行される。入力信号ＩＮの電圧が変化しないとき、レベルコンバータ回路１は、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２を流れるリーク電流のみで動作する。したがって、この電流生成回路１０を利用することで、レベルコンバータ回路１は、低消費電力で信号レベル変換動作を実現することができる。
入力信号ＩＮが変化してから出力信号ＯＵＴが変化するまでの遅延時間は、電流生成回路１０によって生成される電流ＩＡ１に依存する。したがって、縦続接続した２つのｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のトランジスタサイズ若しくはしきい値電圧を調整する、又は差動増幅回路３０及びソース接地増幅回路４０のカレントミラー比を調整することで、上記遅延時間を制御することができる。
以上説明したように、第１の実施形態によれば、電流生成回路１０によって生成される電流ＩＡ１に対応する電流ＩＡ２，ＩＡ３をそれぞれ差動増幅回路３０及びソース接地増幅回路４０に印加して、信号レベルを変換するので、低電源電圧ＶＤＤＬと高電源電圧ＶＤＤＨとの間の差電圧が大きい場合でも、レベルコンバータ回路１は安定に動作する。また、電流生成回路１０は、入力信号ＩＮの電圧が変化するときのみ電流ＩＡ１を生成し、入力信号ＩＮの電圧が変化しないときは電流ＩＡ１を生成しないので、レベルコンバータ回路１は低消費電力で動作する。
図６は、図４の電流生成回路１０の第１の変形例である電流生成回路１０ａの構成を示す回路図である。図６の電流生成回路１０ａは、図４の電流生成回路１０と比較して、電圧Ｖｃ１を発生するＶｃ１発生器（電圧発生器）５０１と、電圧Ｖｃ２を発生するＶｃ２発生器（電圧発生器）５０２と、コントローラ５０３とをさらに備える点が異なる。ｎＭＯＳトランジスタＭＮ１１の基板電位（ウェル電位）は、Ｖｃ１発生器５０１によって発生される電圧Ｖｃ１に設定され、ｎＭＯＳトランジスタＭＮ１２の基板電位は、Ｖｃ２発生器５０２によって発生される電圧Ｖｃ２に設定される。コントローラ５０３は、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のしきい値電圧がそれぞれ電流生成回路１０におけるｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のしきい値電圧よりも低下するように、Ｖｃ１発生器５０１及びＶｃ２発生器５０２によって発生される電圧Ｖｃ１，Ｖｃ２を制御する。これにより、電流生成回路１０ａによって生成される電流ＩＡ１が電流生成回路１０によって生成される電流ＩＡ１よりも増加し、レベルコンバータ回路１が高速に動作するようになる。
図７は、図４の電流生成回路１０の第２の変形例である電流生成回路１０ｂの構成を示す回路図である。図７の電流生成回路１０ｂは、図４の電流生成回路１０と比較して、ｎＭＯＳトランジスタＭＮ１１の基板電位が、ｎＭＯＳトランジスタＭＮ１１のドレインの電圧と同一の電圧に設定され、ｎＭＯＳトランジスタＭＮ１２の基板電位が、ｎＭＯＳトランジスタＭＮ１２のドレインの電圧と同一の電圧に設定されている点が異なる。これにより、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のしきい値電圧がそれぞれ電流生成回路１０におけるｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のしきい値電圧よりも低下して、電流生成回路１０ｂによって生成される電流ＩＡ１が電流生成回路１０によって生成される電流ＩＡ１よりも増加し、レベルコンバータ回路１が高速に動作するようになる。
図８は、図４の電流生成回路１０の第３の変形例である電流生成回路１０ｃの構成を示す回路図である。図８の電流生成回路１０ｃは、図４の電流生成回路１０と比較して、ｎＭＯＳトランジスタＭＮ１１の基板電位が、ｎＭＯＳトランジスタＭＮ１１のドレインの電圧と同一の電圧に設定され、ｎＭＯＳトランジスタＭＮ１２の基板電位が、ｎＭＯＳトランジスタＭＮ１２のソースの電圧と同一の電圧に設定されている点が異なる。これにより、ｎＭＯＳトランジスタＭＮ１１のしきい値電圧がそれぞれ電流生成回路１０におけるｎＭＯＳトランジスタＭＮ１１のしきい値電圧よりも低下して、電流生成回路１０ｃによって生成される電流ＩＡ１が電流生成回路１０によって生成される電流ＩＡ１よりも増加し、レベルコンバータ回路１が高速に動作するようになる。
図９は、図４の電流生成回路１０の第４の変形例である電流生成回路１０ｄの構成を示す回路図である。図９の電流生成回路１０ｄは、図４の電流生成回路１０と比較して、ｎＭＯＳトランジスタＭＮ１１ａ，ＭＮ１２ａをさらに備える点が異なる。ｎＭＯＳトランジスタＭＮ１１ａのドレインは、電流検出回路２０に接続され、ｎＭＯＳトランジスタＭＮ１１ａのゲートは、端子Ｔ３に接続され、入力信号ＩＮＢは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１１ａのソースは、ｎＭＯＳトランジスタＭＮ１２ａのドレインに接続される。ｎＭＯＳトランジスタＭＮ１２ａのゲートは、端子Ｔ４に接続され、入力信号ＩＮは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１２ａのソースは接地される。
図９において、ｎＭＯＳトランジスタＭＮ１１ａ，ＭＮ１２ａは、図４のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２と同様に接続されるように構成される。これによって、電流生成回路１０ｄにおいて電流が流れる経路が、電流生成回路１０において電流が流れる経路よりも増加するので、電流生成回路１０ｄによって生成される電流ＩＡ１が電流生成回路１０によって生成される電流ＩＡ１よりも増加し、レベルコンバータ回路１が高速に動作するようになる。
なお、電流生成回路１０のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２に対して、ゲート幅を大きくする、トランジスタのサイズを大きくする、又はチャネル幅を大きくしてもよく、これによって、電流生成回路１０によって生成される電流ＩＡ１が増加し、レベルコンバータ回路１が高速に動作するようになる。
第２の実施形態．
レベルコンバータ回路１の動作は、入力信号ＩＮの波形に強く依存する課題がある。また、レベルコンバータ回路１は、回路動作の特性上、ノイズ耐性に課題がある。すなわち、次の２つの課題がある。
課題Ａ：入力信号ＩＮの波形と入力信号ＩＮＢの波形との間に電圧の重なり、すなわち入力信号ＩＮ及び入力信号ＩＮＢがともに第１のハイレベルである期間がない場合、電流生成回路１０が電流ＩＡ１を生成しない。
課題Ｂ：出力信号ＯＵＴの論理確定後、電流生成回路１０は動作せず、レベルコンバータ回路１はリーク電流で動作する。このため、レベルコンバータ回路１はノイズ等の外乱に弱い可能性がある。
以下では、課題Ａ及び課題Ｂのそれぞれについて説明する。
まず、課題Ａについて説明する。図１０Ａは、図３Ｂのレベルコンバータ回路１への理想的な入力信号ＩＮ，ＩＮＢの波形を示すグラフであり、図１０Ｂは、図３Ｂのレベルコンバータ回路１への非理想的な入力信号ＩＮ，ＩＮＢの波形を示すグラフである。レベルコンバータ回路１は、入力信号ＩＮと入力信号ＩＮＢとの論理が重なった電圧領域を、縦続接続したｎＭＯＳトランジスタＭＮ１１，ＭＮ１２で検出し、電流ＩＡ１を生成して動作する。図１０Ａより明らかなように、理想的な入力信号ＩＮ，ＩＮＢの波形の場合には、入力信号ＩＮ及び入力信号ＩＮＢの論理が変化する期間において、入力信号ＩＮ，ＩＮＢがともに有限の電圧を有する期間、すなわちともに第１のハイレベルである期間が存在する。ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２がこの期間の間オン状態となりし、レベルコンバータ回路１を動作させるための電流ＩＡ１を生成する。一方、図１０Ｂに示す非理想的な入力信号ＩＮ，ＩＮＢの波形の場合は、入力信号ＩＮの立ち上がりでは入力信号ＩＮと入力信号ＩＮＢとの波形が重なるが、入力信号ＩＮの立ち下がりでは入力信号ＩＮと入力信号ＩＮＢとの波形は重ならない。これは、入力信号ＩＮの立ち下がりにおいて、電流生成回路１０が十分な電流ＩＡ１を生成できないことを意味しており、レベルコンバータ回路１が安定に動作することを保証することができない課題がある。
次に、課題Ｂについて説明する。レベルコンバータ回路１では、出力信号ＯＵＴの論理が切り替わるときのみ電流生成回路１０が動作して、電流ＩＡ１を生成する。この電流ＩＡ１に対応する電流ＩＡ２，ＩＡ３によって差動増幅回路３０及びソース接地増幅回路４０が動作し、レベル変換動作を実現する。しかし、出力信号ＯＵＴの論理が切り替わった後を考えると、端子Ｔ２はフローティング状態となり、ノイズ等の外乱の影響を受けやすい課題がある。すなわち、レベルコンバータ回路１が第２のハイレベルである出力信号ＯＵＴを出力すべき期間において、ノイズなどの影響によって出力信号ＯＵＴが第２のハイレベルから低下したとしても、これを補正することができない課題がある。また、レベルコンバータ回路１がローレベルである出力信号ＯＵＴを出力すべき期間において、ノイズなどの影響によって出力信号ＯＵＴがローレベルから上昇したとしても、これを補正することができない課題がある。
第２の実施形態に係るレベルコンバータ回路１Ａは、上記の課題Ａ，Ｂを解決する。レベルコンバータ回路１Ａは、レベルコンバータ回路１を基本構造とし、これにフィードバック制御方式を導入することで上記の課題Ａ，Ｂを解決する。
図１１Ａは、本発明の第２の実施形態に係るレベルコンバータ回路１Ａの応用例を示すブロック図である。図１１Ａにおいて、レベルコンバータ回路１Ａは、低電源電圧ＶＤＤＬ（例えば０．４Ｖである。）が供給される低電圧回路ブロック２００からの信号の信号レベルを変換して、高電源電圧ＶＤＤＨ（例えば３Ｖである。）が供給される高電圧回路ブロック３００に出力する。以下、入力信号ＩＮ，ＩＮＢ、第１のハイレベル、第２のハイレベル、低電圧源、及び高電圧源はそれぞれ、第１の実施形態で説明した入力信号ＩＮ，ＩＮＢ、第１のハイレベル、第２のハイレベル、低電圧源、及び高電圧源と同様である。
図１１Ｂは、本発明の第２の実施形態に係るレベルコンバータ回路１Ａの構成を示すブロック図である。図１１Ｂにおいて、レベルコンバータ回路１Ａは、第１の実施形態に係るレベルコンバータ回路１と比較して、電流生成回路１０に代えて電流生成回路１０Ａを備える点が異なり、その他の構成要素は、レベルコンバータ回路１と同様であり、その説明を省略する。図１１Ｂに示すように、電流生成回路１０Ａには、出力信号ＯＵＴが入力されて、フィードバック制御が実行される。
図１２は、図１１Ｂの電流生成回路１０Ａの構成を示す回路図である。電流生成回路１０Ａは、変化時（ＣＨＡＮＧＥ）電流生成回路１１と、立ち上がり（ＲＩＳＥ）電流生成回路１２と、立ち下がり（ＦＡＬＬ）電流生成回路１３とを備えて構成される。
変化時電流生成回路１１は、図４の電流生成回路１０と同様の構成であり、同様に動作する。立ち上がり電流生成回路１２は、入力信号ＩＮの立ち上がり（ＲＩＳＥ）をモニタし、立ち下がり電流生成回路１３は、入力信号ＩＮの立ち下がり（ＦＡＬＬ）をモニタする。ここで、変化時電流生成回路１１によって生成される電流を電流ＩＣ（制御電流ＩＣともいう。）とし、立ち上がり電流生成回路１２によって生成される電流を電流ＩＲ（制御電流ＩＲともいう。）とし、立ち下がり電流生成回路１３によって生成される電流を電流ＩＦ（制御電流ＩＦともいう。）とする。以下、立ち上がり電流生成回路１２、及び立ち下がり電流生成回路１３について説明する。
立ち上がり電流生成回路１２は、ｐＭＯＳトランジスタＭＰ１１と、ｎＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１５と、端子Ｔ５，Ｔ６，Ｔ７とを備えて構成される。ｐＭＯＳトランジスタＭＰ１１のソースは高電圧源に接続され、ｐＭＯＳトランジスタＭＰ１１のゲートは、端子Ｔ５に接続され、出力信号ＯＵＴは当該ゲートに入力される。ｐＭＯＳトランジスタＭＰ１１のドレインは、ｎＭＯＳトランジスタＭＮ１３のドレインに接続される。ｎＭＯＳトランジスタＭＮ１３のゲートは、端子Ｔ６に接続され、入力信号ＩＮは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１３のソースは接地される。また、ｐＭＯＳトランジスタＭＰ１１のドレインとｎＭＯＳトランジスタＭＮ１３のドレインとの接続点をノードＮ１１という。ｎＭＯＳトランジスタＭＮ１４のドレインは、電流検出回路２０に接続され、ｎＭＯＳトランジスタＭＮ１４のゲートは、端子Ｔ７に接続され、入力信号ＩＮは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１４のソースは、ｎＭＯＳトランジスタＭＮ１５のドレインに接続される。ｎＭＯＳトランジスタＭＮ１５のゲートはノードＮ１１に接続され、ｎＭＯＳトランジスタＭＮ１５のソースは接地される。ここで、端子Ｔ５は端子Ｔ２に接続されており、端子Ｔ６及び端子Ｔ７は端子Ｔ１に接続されている。
立ち上がり電流生成回路１２は、２段構成で実現される。１段目の回路では、ｐＭＯＳトランジスタＭＰ１１が出力信号ＯＵＴをモニタし、ｎＭＯＳトランジスタＭＮ１３が入力信号ＩＮをモニタする。２段目の回路では、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５を縦続接続し、ｎＭＯＳトランジスタＭＮ１５は、ノードＮ１１の電圧をモニタし、ｎＭＯＳトランジスタＭＮ１４は、入力信号ＩＮをモニタする。この回路構成により、ｐＭＯＳトランジスタＭＰ１１は、出力信号ＯＵＴに応答して動作し、ｎＭＯＳトランジスタＭＮ１３，ＭＮ１４は入力信号ＩＮに応答して動作し、ｎＭＯＳトランジスタＭＮ１５は、ノードＮ１１の電圧に応答して動作する。また、立ち上がり電流生成回路１２は、入力信号ＩＮが第１のハイレベルかつ出力信号ＯＵＴがローレベルのときにのみ動作して、出力信号ＯＵＴが第２のハイレベルとなるように補正するための電流ＩＲを生成する。
入力信号ＩＮが第１のハイレベルであり、かつ出力信号ＯＵＴが第２のハイレベルのとき、ノードＮ１１の電圧はローレベルとなる。このため、ｎＭＯＳトランジスタＭＮ１５はオフ状態となり、２段目の回路は電流ＩＲを生成しない。一方、入力信号ＩＮが第１のハイレベルであり、かつ出力信号ＯＵＴがローレベルのとき、すなわち入力信号ＩＮと出力信号ＯＵＴとの論理が不一致のとき、ノードＮ１１の電圧はハイレベルとなってｎＭＯＳトランジスタＭＮ１５がオン状態となり、２段目の回路は電流ＩＲを生成する。電流ＩＲの電流量は、入力信号ＩＮの電圧、すなわち低電源電圧ＶＤＤＬによって規定される。
立ち下がり電流生成回路１３は、ｎＭＯＳトランジスタＭＮ１６，ＭＮ１７と、端子Ｔ８，Ｔ９とを備えて構成される。ｎＭＯＳトランジスタＭＮ１６のドレインは、電流検出回路２０に接続され、ｎＭＯＳトランジスタＭＮ１６のゲートは、端子Ｔ８に接続され、入力信号ＩＮＢは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１６のソースは、ｎＭＯＳトランジスタＭＮ１７のドレインに接続される。ｎＭＯＳトランジスタＭＮ１７のゲートは、端子Ｔ９に接続され、出力信号ＯＵＴは当該ゲートに入力される。ｎＭＯＳトランジスタＭＮ１７のソースは接地される。ここで、端子Ｔ８には前処理回路５０から入力信号ＩＮＢが入力されており、端子Ｔ９は端子Ｔ２に接続されている。
立ち下がり電流生成回路１３は、１段構成で実現される。ｎＭＯＳトランジスタＭＮ１６，ＭＮ１７が縦続接続され、ｎＭＯＳトランジスタＭＮ１７は出力信号ＯＵＴをモニタし、ｎＭＯＳトランジスタＭＮ１６は入力信号ＩＮＢをモニタする。この回路構成により、ｎＭＯＳトランジスタＭＮ１６は、入力信号ＩＮＢに応答して動作し、ｎＭＯＳトランジスタＭＮ１７は、出力信号ＯＵＴに応答して動作する。また、立ち下がり電流生成回路１３は入力信号ＩＮがローレベル（このとき、入力信号ＩＮＢは第１のハイレベルである。）かつ出力信号ＯＵＴが第２のハイレベルのときにのみ動作して、出力信号ＯＵＴがローレベルとなるように補正するための電流ＩＦを生成する。
入力信号ＩＮがローレベルであり、かつ出力信号ＯＵＴがローレベルのとき、立ち下がり電流生成回路１３は動作しない。入力信号ＩＮがローレベルであり、かつ出力信号ＯＵＴが第２のハイレベルのとき、すなわち入力信号ＩＮと出力信号ＯＵＴとの論理が不一致のとき、立ち下がり電流生成回路１３は電流ＩＦを生成する。電流ＩＦの電流量は、入力信号ＩＮＢの電圧、すなわち低電源電圧ＶＤＤＬによって規定される。
まず、入力信号ＩＮが第１のハイレベル（入力信号ＩＮＢがローレベル）の場合の電流生成回路１０Ａの動作について以下説明する。まず、出力信号ＯＵＴが第２のハイレベルのときについて説明する。このとき、入力信号ＩＮと出力信号ＯＵＴとの論理は一致する。変化時電流生成回路１１は、ｎＭＯＳトランジスタＭＮ１１がオフ状態であるので、電流ＩＣを生成しない。また、立ち上がり電流生成回路１２のノードＮ１１の電圧は、ｐＭＯＳトランジスタＭＰ１１がオフ状態でありかつｎＭＯＳトランジスタＭＮ１３がオン状態であるので、接地電圧まで低下する。ｎＭＯＳトランジスタＭＮ１５は、ノードＮ１１の電圧に応答してオフ状態となる。したがって、立ち上がり電流生成回路１２は、電流ＩＲを生成しない。さらに、立ち下がり電流生成回路１３は、ｎＭＯＳトランジスタＭＮ１６がオフ状態であるので、電流ＩＦを生成しない。したがって、入力信号ＩＮが第１のハイレベルであり、かつ出力信号ＯＵＴが第２のハイレベルであるときは、電流生成回路１０Ａは電流を生成しない。
次に、出力信号ＯＵＴがローレベルのときについて説明する。このとき、入力信号ＩＮと出力信号ＯＵＴとの論理は一致しない。変化時電流生成回路１１は、ｎＭＯＳトランジスタＭＮ１１がオフ状態であるので、電流ＩＣを生成しない。また、立ち上がり電流生成回路１２において、ｐＭＯＳトランジスタＭＰ１１がオン状態となり、ノードＮ１１の電圧は高電源電圧ＶＤＤＨまで上昇する。ｎＭＯＳトランジスタＭＮ１５は、ノードＮ１１の電圧に応答してオン状態となり、これによって電流ＩＲが生成される。さらに、立ち下がり電流生成回路１３は、ｎＭＯＳトランジスタＭＮ１６がオフ状態であるので、電流ＩＦを生成しない。したがって、入力信号ＩＮが第１のハイレベルであり、かつ出力信号ＯＵＴがローレベルであるときは、電流生成回路１０Ａは電流ＩＲを生成する。
次いで、入力信号ＩＮがローレベル（入力信号ＩＮＢが第１のハイレベル）の場合の電流生成回路１０Ａの動作について以下説明する。まず、出力信号ＯＵＴがローレベルのときについて説明する。このとき、入力信号ＩＮと出力信号ＯＵＴとの論理は一致する。変化時電流生成回路１１は、ｎＭＯＳトランジスタＭＮ１２がオフ状態であるので、電流ＩＣを生成しない。また、立ち上がり電流生成回路１２において、ノードＮ１１の電圧は、ｐＭＯＳトランジスタＭＰ１１がオン状態でありかつｎＭＯＳトランジスタＭＮ１３がオフ状態であるので、高電源電圧ＶＤＤＨまで上昇する。ｎＭＯＳトランジスタＭＮ１５は、ノードＮ１１の電圧に応答してオン状態であるが、入力信号ＩＮがローレベルであるためｎＭＯＳトランジスタＭＮ１４はオフ状態である。したがって、立ち上がり電流生成回路１２は電流ＩＲを生成しない。さらに、立ち下がり電流生成回路１３は、ｎＭＯＳトランジスタＭＮ１７がオフ状態であるので、電流ＩＦを生成しない。したがって、入力信号ＩＮがローレベルであり、かつ出力信号ＯＵＴがローレベルであるときは、電流生成回路１０Ａは電流を生成しない。
次に、出力信号ＯＵＴが第２のハイレベルのときについて説明する。このとき、入力信号ＩＮと出力信号ＯＵＴとの論理は一致しない。変化時電流生成回路１１は、ｎＭＯＳトランジスタＭＮ１２がオフ状態であるので、電流ＩＣを生成しない。また、立ち上がり電流生成回路１２において、ｐＭＯＳトランジスタＭＰ１１はオフ状態となり、ノードＮ１１がフローティング状態となる。しかし、入力信号ＩＮがローレベルであるのでｎＭＯＳトランジスタＭＮ１４がオフ状態となるため、立ち上がり電流生成回路１２は電流ＩＲを生成しない。また、立ち下がり電流生成回路１３は、ｎＭＯＳトランジスタＭＮ１６，ＭＮ１７がオン状態となるため、電流ＩＦを生成する。したがって、入力信号ＩＮがローレベルであり、かつ出力信号ＯＵＴが第２のハイレベルであるときは、電流生成回路１０Ａは電流ＩＦを生成する。
さらに、上述したレベルコンバータ回路１の課題Ａ，Ｂに対するレベルコンバータ回路１Ａの効果について考察する。
まず、課題Ａについて説明する。入力信号ＩＮと入力信号ＩＮＢとがともに第１のハイレベルとなる期間が存在しない場合、電流生成回路１０は正しく電流を生成することができない。このとき、入力信号ＩＮと出力信号ＯＵＴとの論理は不一致となる場合がある。これに対して、電流生成回路１０Ａを用いることで論理不一致を解決することができる。すなわち、入力信号ＩＮが第１のハイレベルであり、かつ出力信号ＯＵＴがローレベルである論理不一致が存在する場合には、立ち上がり電流生成回路１２が電流ＩＲを生成する。また、入力信号ＩＮがローレベルであり、かつ出力信号ＯＵＴが第２のハイレベルである論理不一致が存在する場合には、立ち下がり電流生成回路１３が電流ＩＦを生成する。これにより、論理不一致が存在する場合には、電流生成回路１０Ａによって電流が生成され、正しい論理を出力することを保証することができる。
これは、レベルコンバータ回路１Ａが、図１０Ｂで示した非理想的な入力信号ＩＮ，ＩＮＢの波形に対応できることを意味する。また、図１０Ｂと異なる非理想的な波形、すなわち、入力信号ＩＮの立ち上がりにおいて入力信号ＩＮと入力信号ＩＮＢとの波形が重ならない場合、及び入力信号ＩＮの立ち上がり並びに立ち下がりの両方において入力信号ＩＮと入力信号ＩＮＢとの波形が重ならない場合においても、レベルコンバータ回路１Ａは、正常に動作する。
次に、課題Ｂについて説明する。入力信号ＩＮの論理が第１のハイレベルであり、出力信号ＯＵＴの論理が第２のハイレベルである場合、すなわち論理がハイレベルで一致している場合を考える。このとき、端子Ｔ２はリーク電流で充電され、端子Ｔ２はハイインピーダンス状態となる。このとき、外部ノイズ等の外乱により出力信号ＯＵＴの電圧が低下した場合を考える。出力信号ＯＵＴの電圧が徐々に低下すると、出力信号ＯＵＴをモニタする立ち上がり電流生成回路１２のｐＭＯＳトランジスタＭＰ１１が出力信号ＯＵＴの電圧の低下に対応した電流を生成し、ノードＮ１１の電圧が徐々に上昇する。これに応じて、ノードＮ１１の電圧をモニタするｎＭＯＳトランジスタＭＮ１５は、電流ＩＲを生成し始める。上述したように、出力信号ＯＵＴの電圧が低下すると、立ち上がり電流生成回路１２によって電流ＩＲが生成され、出力信号ＯＵＴの電圧の低下を回避するように差動増幅回路３０及びソース接地増幅回路４０に電流が供給される。
次に、入力信号ＩＮの論理がローレベルであり、出力信号ＯＵＴの論理がローレベルである場合、すなわち論理がローレベルで一致している場合を考える。このとき、端子Ｔ２はリーク電流で放電され、端子Ｔ２はハイインピーダンス状態となる。このとき、外部ノイズ等の外乱により出力信号ＯＵＴの電圧が上昇した場合を考える。出力信号ＯＵＴの電圧が徐々に上昇すると、出力信号ＯＵＴをモニタする立ち下がり電流生成回路１３のｎＭＯＳトランジスタＭＮ１７が出力信号ＯＵＴの電圧の上昇に対応した電流を生成する。また、ｎＭＯＳトランジスタＭＮ１６のゲートには第１のハイレベルを有する入力信号ＩＮＢが印加されているため、ｎＭＯＳトランジスタＭＮ１６はオン状態である。上述したように、出力信号ＯＵＴの電圧が上昇すると、立ち下がり電流生成回路１３によって電流ＩＦが生成され、出力信号ＯＵＴの電圧の上昇を回避するように差動増幅回路３０及びソース接地増幅回路４０に電流が供給される。
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、入力信号ＩＮと入力信号ＩＮＢがともに第１のハイレベルである期間が存在しない場合にも、立ち上がり電流生成回路１２が電流ＩＲを生成する、又は立ち下がり電流生成回路１３が電流ＩＦを生成するので、レベルコンバータ回路１Ａは正常に動作する。さらに、外部ノイズ等の外乱により出力信号ＯＵＴの電圧が変化する場合にも、立ち上がり電流生成回路１２が電流ＩＲを生成する、又は立ち下がり電流生成回路１３が電流ＩＦを生成するので、レベルコンバータ回路１Ａは正常に動作する。
なお、第２の実施形態では、立ち上がり電流生成回路１２及び立ち下がり電流生成回路１３を備えて電流生成回路１０Ａを構成したが、本発明はこれに限らず、立ち上がり電流生成回路１２又は立ち下がり電流生成回路１３のうちのいずれか一方を備えて電流生成回路１０Ａを構成してもよい。
第３の実施形態．
図１３Ａは、本発明の第３の実施形態に係るレベルコンバータ回路１Ｂの応用例を示すブロック図である。図１３Ａにおいて、レベルコンバータ回路１Ｂは、低電源電圧ＶＤＤＬ（例えば０．４Ｖである。）が供給される低電圧回路ブロック２００からの信号の信号レベルを変換して、高電源電圧ＶＤＤＨ（例えば３Ｖである。）が供給される高電圧回路ブロック３００に出力する。以下、入力信号ＩＮ，ＩＮＢ、第１のハイレベル、第２のハイレベル、低電圧源、及び高電圧源はそれぞれ、第１の実施形態で説明した入力信号ＩＮ，ＩＮＢ、第１のハイレベル、第２のハイレベル、低電圧源、及び高電圧源と同様である。
図１３Ｂは、本発明の第３の実施形態に係るレベルコンバータ回路１Ｂの構成を示すブロック図である。第２の実施形態に係るレベルコンバータ回路１Ａでは、電流ＩＦの特性を十分に評価できない課題があった。
レベルコンバータ回路１Ｂは、レベルコンバータ回路１Ａと比較して、差動増幅回路３０に代えて差動増幅回路３０Ｂを備える点、ソース接地増幅回路４０に代えてプッシュプル型ソース接地増幅回路４０Ｂを備える点が異なり、その他の構成要素はレベルコンバータ回路１Ａと同様であり、その説明を省略する。
差動増幅回路３０Ｂは、差動増幅回路３０と比較して、ｐＭＯＳトランジスタＭＰ３２のドレインとｎＭＯＳトランジスタＭＮ３１のドレインとの接続点がｎＭＯＳトランジスタＭＮ４２のゲートに接続されている点、及びｐＭＯＳトランジスタＭＰ３３のドレインとｎＭＯＳトランジスタＭＮ３２のドレインとの接続点がｎＭＯＳトランジスタＭＮ４３のゲートに接続されている点が異なり、その他の構成要素及び動作は差動増幅回路３０と同様である。
プッシュプル型ソース接地増幅回路４０Ｂは、ｐＭＯＳトランジスタＭＰ４２，ＭＰ４３と、ｎＭＯＳトランジスタＭＮ４２，ＭＮ４３とを備えて構成される。ｐＭＯＳトランジスタＭＰ４２のソースは高電圧源に接続され、ｐＭＯＳトランジスタＭＰ４２のゲートは、ｐＭＯＳトランジスタＭＰ４２のドレイン及びｐＭＯＳトランジスタＭＰ４３のゲートに接続される。ｐＭＯＳトランジスタＭＰ４２のドレインは、ｎＭＯＳトランジスタＭＮ４２のドレインに接続される。ｎＭＯＳトランジスタＭＮ４２のゲートは、ｐＭＯＳトランジスタＭＰ３２のドレインとｎＭＯＳトランジスタＭＮ３１のドレインとの接続点に接続され、ｎＭＯＳトランジスタＭＮ４２のソースは接地される。ｐＭＯＳトランジスタＭＰ４３のソースは高電圧源に接続され、ｐＭＯＳトランジスタＭＰ４３のドレインは、ｎＭＯＳトランジスタＭＮ４３のドレインに接続される。ｎＭＯＳトランジスタＭＮ４３のゲートは、ｐＭＯＳトランジスタＭＰ３３のドレインとｎＭＯＳトランジスタＭＮ３２のドレインとの接続点に接続され、ｎＭＯＳトランジスタＭＮ４３のソースは接地される。ｐＭＯＳトランジスタＭＰ４３のドレインとｎＭＯＳトランジスタＭＮ４３のドレインとの接続点は、端子Ｔ２に接続される。ここで、差動増幅回路３０Ｂとプッシュプル型ソース接地増幅回路４０Ｂとは、２段増幅回路を構成する。
プッシュプル型ソース接地増幅回路４０Ｂは、上述したように構成されるので、出力信号ＯＵＴの立ち上がり及び立ち下がりの両方において、電流生成回路１０Ａによって生成される電流に対応した電流によって端子Ｔ２を充電及び放電することができる。
以上説明したように、第３の実施形態によれば、第２の実施形態と同様の作用効果を有する。
なお、第１及び第２の実施形態では、差動増幅回路３０及びソース接地増幅回路４０を備えてレベルコンバータ回路１及びレベルコンバータ回路１Ａを構成したが、本発明はこれに限らず、差動増幅回路３０Ｂ及びプッシュプル型ソース接地増幅回路４０Ｂを備えてレベルコンバータ回路１及びレベルコンバータ回路１Ａを構成してもよい。
第１の実施形態に係るレベルコンバータ回路１についてのシミュレーション評価（実施例１）について以下説明する。図３Ｂのレベルコンバータ回路１について、ＳＰＩＣＥシミュレーション評価の結果を示す。使用したプロセスは０．３５μｍＣＭＯＳプロセスである。低電源電圧ＶＤＤＬは０．４〜０．８Ｖとし、また高電源電圧ＶＤＤＨは３Ｖとした。
本発明者らは、電流生成回路１０のシミュレーション評価を行った。図１４は、図４の電流生成回路１０によって生成されるピーク電流の低電源電圧ＶＤＤＬへの依存性を示すグラフである。図１４は、低電源電圧ＶＤＤＬを０．４Ｖ〜０．８Ｖに変化させたときに、電流生成回路１０によって生成される電流ＩＡ１のピーク電流値を示す。低電源電圧ＶＤＤＬの上昇に従って、ピーク電流は指数関数的に増加することが確認できる。これは、低電源電圧ＶＤＤＬが低電圧であるときは、電流生成回路１０の縦続接続したｎＭＯＳトランジスタＭＮ１１，ＭＮ１２がしきい値電圧以下のサブスレッショルド領域で動作し、低電源電圧ＶＤＤＬが上昇すると、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート電圧が上昇して、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２に流れる電流が指数関数的に増加するためである。
電流生成回路１０によって生成される電流ＩＡ１は、ｐＭＯＳトランジスタＭＰ２１，ＭＰ３１，ＭＰ４１を備えて構成されるカレントミラー回路を介して差動増幅回路３０及びソース接地増幅回路４０に供給される。図５に示すように、電流生成回路１０によって生成される電流ＩＡ１はパルス電流となるため、カレントミラー回路を介しての電流供給精度の課題がある。そこで、差動増幅回路３０に供給される電流ＩＡ２及びソース接地増幅回路４０に供給される電流ＩＡ３の周波数特性を評価した。
図１５は、図３Ｂの電流ＩＡ２，ＩＡ３の周波数応答特性を示すグラフである。図１５に示すように、カレントミラー回路は、電流ＩＡ１の周波数が約２ＭＨｚ以下の場合、一定の電流利得を維持したまま電流を差動増幅回路３０及びソース接地増幅回路４０に供給できることがわかる。電流ＩＡ１の周波数が２ＭＨｚを超えると、カレントミラー回路のローパスフィルタの効果によって電流利得は減少する。すなわち、レベルコンバータ回路１は、数ＭＨｚ帯域の動作帯域を有する。レベルコンバータ回路１の動作帯域を向上させるためには、電流生成回路１０によって生成される電流ＩＡ１の電流量を高める工夫が必要になる。上述した電流生成回路１０の変形例に係る電流生成回路１０ａ，１０ｂ，１０ｃ，１０ｄを用いることによって、電流生成回路１０によって生成される電流ＩＡ１の電流量を高めることができる。
本発明者らは、レベルコンバータ回路１の動作の一例として、低電源電圧ＶＤＤＬを０．５５Ｖ、入力信号ＩＮの周波数を１０ｋＨｚとしてシミュレーション評価を行った。図１６（ａ）は、図１のレベルコンバータ回路１への入力信号ＩＮの波形及び図１のレベルコンバータ回路１からの出力信号ＯＵＴの波形を示すグラフであり、図１６（ｂ）は、図２の電流生成回路１０によって生成される電流ＩＡ１の波形を示すグラフである。図１６（ａ）に示すように、入力信号ＩＮの論理に同期して、０〜３Ｖの振幅を有する出力信号ＯＵＴが出力される。また、図１６（ｂ）に示すように、入力信号ＩＮの論理が反転するときにのみ、大きな電流ＩＡ１が生成される。
図１７は、低電源電圧ＶＤＤＬの電圧値に対する図３Ｂのレベルコンバータ回路１及び従来技術に係るレベルコンバータ回路１００の遅延時間を示すグラフである。図３Ｂのレベルコンバータ回路１の遅延時間を図２に示した従来技術に係るレベルコンバータ回路１００の遅延時間と比較する。従来技術に係るレベルコンバータ回路１００は、低電源電圧ＶＤＤＬが０．７Ｖ以上のときに、レベルコンバータ回路１よりも高速に動作する。しかし、低電源電圧ＶＤＤＬが低下するにつれ、レベルコンバータ回路１００の動作遅延は指数関数的に増大し、低電源電圧ＶＤＤＬが約０．５２Ｖ以下になると、レベルコンバータ回路１００は、動作することができない。これは、従来技術に係るレベルコンバータ回路１００では、出力信号ＯＵＴの電圧を低下させるために端子Ｔ１０２を放電する電流は、低電源電圧ＶＤＤＬの電圧に依存するためである。すなわち、低電源電圧ＶＤＤＬが低電圧になるほどｎＭＯＳトランジスタＭＮ１０２を流れる電流が減少し、遅延時間が指数関数的に増大する。そして、低電源電圧ＶＤＤＬが約０．５２Ｖ以下になるとｎＭＯＳトランジスタＭＮ１０２を流れる電流量よりｐＭＯＳトランジスタＭＰ１０２を流れる電流量の方が多くなり、出力信号ＯＵＴの論理は反転することなく、レベルコンバータ回路１００は動作を停止する。
一方、レベルコンバータ回路１では、電流生成回路１０によって生成される電流ＩＡ１の電流量で遅延時間が決定される。低電源電圧ＶＤＤＬが０．６５Ｖ付近よりも低い領域では、電流生成回路１０のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２が、サブスレッショルド領域で動作する。このため、図１４に示すように、電流ＩＡ１の電流量が低電源電圧ＶＤＤＬに対して指数関数的に変化する。これにより、低電源電圧ＶＤＤＬの上昇に従って、遅延時間が指数関数的に減少する。また、低電源電圧ＶＤＤＬが約０．６５Ｖより高い領域では、遅延時間はほぼ一定となる。これは、低電源電圧ＶＤＤＬが０．６５Ｖ以上になると電流生成回路１０によって生成される電流ＩＡ１は増加するものの、図１５に示すようにカレントミラー回路のローパスフィルタの効果によって生成される電流ＩＡ１の供給能力が減少する。その結果、差動増幅回路３０に流れる電流ＩＡ２及びソース接地増幅回路４０に流れる電流ＩＡ３は増加せず、遅延時間はほぼ一定となる。このことは、図１７の遅延時間の逆数である周波数がＭＨｚオーダーであることからも図１５の結果と一致する。レベルコンバータ回路１は、電流生成回路１０によって生成される電流ＩＡ１に対応する電流を用いて、端子Ｔ２に対する充電及び放電の両方を実行するため、従来技術に係るレベルコンバータ回路１００が有する問題は発生せず、低電源電圧ＶＤＤＬと高電源電圧ＶＤＤＨとの間の電源電圧の差が大きくなるような低い低電源電圧ＶＤＤＬにおいても安定に動作する。
図１８は、低電源電圧ＶＤＤＬの電圧値に対する図３Ｂのレベルコンバータ回路１及び従来技術に係るレベルコンバータ回路１００の消費電力を示すグラフである。ここでは、入力信号ＩＮの周波数は１ｋＨｚである。また、図３Ｂのレベルコンバータ回路１の消費電力を図２に示した従来技術に係るレベルコンバータ回路１００の消費電力と比較する。図１８より明らかなとおり、レベルコンバータ回路１は、従来技術に係るレベルコンバータ回路１００と比較して、低消費電力で動作可能である。従来技術に係るレベルコンバータ回路１００は、高電圧源から多量の貫通電流が流れるため消費電力が高くなる。
また、図１８において、従来技術に係るレベルコンバータ回路１００の消費電力が、低電源電圧ＶＤＤＬの上昇とともに指数関数的に減少していることが確認できる。これは、低電源電圧ＶＤＤＬで動作するロジック回路の信号波形が原因である。低電源電圧ＶＤＤＬで動作するロジック回路においては、トランジスタの電流駆動能力が極めて低くなり、信号が緩やかに変化する。そのため、０．５５Ｖ程度の低電源電圧ＶＤＤＬでは、信号の遷移時間が長くなり、高電圧源から多量の貫通電流が流れる。一方で、低電源電圧ＶＤＤＬの上昇とともに、信号は急峻に変化するため、高電圧源からの貫通電流が減少する。
一方、レベルコンバータ回路１の消費電力は、低電源電圧ＶＤＤＬが変化しても、ほぼ変化しない。これは、低電源電圧ＶＤＤＬの上昇による次の２つの要因に起因する。
（１）電流生成回路１０によって生成される電流ＩＡ１の増加。
（２）低電源電圧ＶＤＤＬによって駆動されるロジック回路の信号の遅延改善。
図１４に示すとおり、電流生成回路１０によって生成される電流ＩＡ１が、低電源電圧ＶＤＤＬの上昇に従って指数関数的に増加する。一方で、低電源電圧ＶＤＤＬの上昇に従って低電源電圧ＶＤＤＬで動作するロジック回路の遅延時間は指数関数的に減少する。これら２つの要因により、瞬間的に流れる電流ＩＡ１は指数関数的に増加するが、電流ＩＡ１が流れる時間は指数関数的に短くなるので、最終的に流れる電流ＩＡ１の全体量はほぼ変化しない。したがって、レベルコンバータ回路１の消費電力は、低電源電圧ＶＤＤＬに対する依存性が小さい。
表１は、図３Ｂのレベルコンバータ回路１及び従来技術に係るレベルコンバータ回路１００のプロセスバラツキ及び温度変化に対する耐性を示す。表１では、低電源電圧ＶＤＤＬは０．６Ｖである。また、表１中のＦＦ，ＦＳ，ＴＴ，ＳＦ，ＳＳは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのコーナーモデルを表し、Ｐは当該レベルコンバータ回路が正常に動作するパス状態を表し、Ｆは当該レベルコンバータ回路が正常に動作しないフェイル状態を表す。
Figure 0005215356
従来技術に係るレベルコンバータ回路１００は、プロセスバラツキ及び温度変化によってｎＭＯＳトランジスタのしきい値電圧が高くなると、正常に動作しなくなる。これは、遅延時間の低電源電圧ＶＤＤＬに対する依存性の結果と同様に、ｎＭＯＳトランジスタＭＮ１０２を流れる電流がｐＭＯＳトランジスタＭＰ１０２を流れるリーク電流よりも小さくなることで、端子Ｔ１０２が放電されないためである。一方、レベルコンバータ回路１は、プロセスバラツキ及び温度変化に対して安定に動作する。
本発明者らは、レベルコンバータ回路１の有効性を確認するために、チップを試作した。試作チップの信号波形及び消費電力の測定結果を以下に示す。使用したプロセスは０．３５μｍ ２Ｐ−４Ｍ ＣＭＯＳプロセスである。図１９に試作チップの写真を示す。回路面積は、４３μｍ×４３μｍと小面積である。
図２０は、図１９の試作チップの動作を測定するための測定環境を示すブロック図である。図２０に示すように、パッケージされた試作チップ４０２をボード上に実装して測定を行った。ファンクションジェネレータ４０１を用いて低振幅の入力信号ＩＮを生成し、レベルコンバータ回路（試作チップ４０２）に入力する。ファンクションジェネレータ４０１からの入力信号ＩＮ及びレベルコンバータ回路からの出力信号ＯＵＴをオシロスコープ４０３に入力して評価した。また、高電源電圧ＶＤＤＨは３Ｖである。
図２１（ａ）は、図２０の測定環境において、試作チップ４０２への入力信号ＩＮの波形を示すグラフであり、図２１（ｂ）は、図２０の測定環境において、試作チップからの出力信号ＯＵＴの波形を示すグラフである。図２１は、低電源電圧ＶＤＤＬが０．４Ｖ、入力信号ＩＮの周波数が１０ｋＨｚであるときの入力信号ＩＮの波形及び出力信号ＯＵＴの波形を示す。０．４Ｖの振幅を有する低振幅の入力信号ＩＮが、レベルコンバータ回路１によって３Ｖの振幅を有する大振幅の出力信号ＯＵＴにレベル変換されている様子が確認できる。
また、図２１の結果から、入力信号ＩＮが変化してから、出力信号ＯＵＴが変化するまでの立ち上がり時間と立ち下がり時間とが異なることがわかる。その結果、出力信号ＯＵＴのデューティ比が５０％以下となった。これは、レベルコンバータ回路１の特性に起因する。図３Ｂに示したレベルコンバータ回路１の端子Ｔ２の充放電は、ｐＭＯＳトランジスタＭＰ４１及びｎＭＯＳトランジスタＭＮ４１に流れる電流によって行われる。このとき、出力信号ＯＵＴの立ち上がり時間は、ｐＭＯＳトランジスタＭＰ４１を流れる電流、すなわち、カレントミラー回路を介して供給される電流生成回路１０によって生成される電流ＩＡ１に対応する電流によって決まる。一方、ｎＭＯＳトランジスタＭＮ４１を流れる電流は、ｎＭＯＳトランジスタＭＮ４１のゲートに印加される電圧によって決まる。ｎＭＯＳトランジスタＭＮ４１のゲートの容量を充放電するための時間も、カレントミラー回路を介して供給される電流生成回路１０によって生成される電流ＩＡ１に対応する電流によって決まるが、差動増幅回路３０の回路構成の特性から、ｐＭＯＳトランジスタＭＰ４１によって端子Ｔ２が充電される時間と、ｎＭＯＳトランジスタＭＮ４１によって端子Ｔ２が放電される時間とは異なる。そのため、出力信号ＯＵＴの立ち上がり時間と立ち下がり時間とが異なる結果となる。今後は、立ち上がり時間と立ち下がり時間とが等しくなるような回路を構成するなど、デューティ比を５０％に近づける必要がある。
図２２は、図１９の試作チップのシュム（Ｓｈｍｏｏ）プロットを示す図である。低電源電圧ＶＤＤＬに対して、レベルコンバータ回路１が動作可能な周波数帯をプロットしている。低電源電圧ＶＤＤＬが０．４Ｖから０．６４Ｖ付近であるとき、動作可能な最大周波数が指数関数的に増加している。これは、低電源電圧ＶＤＤＬの上昇に従って電流生成回路１０によって生成される電流ＩＡ１が指数関数的に増加するためである。低電源電圧ＶＤＤＬが０．６４Ｖを超えると動作可能な周波数は２ＭＨｚ付近からほぼ一定となる。これは、図１７に示したシミュレーション結果と同様に、カレントミラー回路のローパスフィルタの効果により、電流生成回路１０によって生成された電流ＩＡ１の高周波成分が差動増幅回路３０及びソース接地増幅回路４０に供給されず、差動増幅回路３０及びソース接地増幅回路４０に流れる電流が制限されるためである。
図２３は、低電源電圧ＶＤＤＬの電圧値に対する図１９の試作チップの消費電力を示すグラフである。ここでは、入力信号ＩＮの周波数は１０ｋＨｚである。試作チップの消費電力は、低電源電圧ＶＤＤＬへの依存性が小さく、低電源電圧ＶＤＤＬの上昇とともに減少している。これは、図１８のシミュレーション結果と一致する。
レベルコンバータ回路１は、クロスカップル型レベルコンバータ回路１００よりも低消費電力で動作し、かつ低電源電圧ＶＤＤＬが低電圧であっても安定に動作することから、低電圧動作ＬＳＩに有用である。
第１の実施形態では、回路ブロック間の電源電圧の差電圧が大きい場合でも安定に動作可能なレベルコンバータ回路１を提案した。レベルコンバータ回路１は、２段増幅回路を基本とした回路を構成することで、従来技術に係るレベルコンバータ回路１００の問題点である充放電部分の電源電圧差依存性を緩和する。さらに、レベルコンバータ回路１は入力信号ＩＮが変化するときのみ電力を消費することから低消費電力で動作することができる。０．３５μｍ標準ＣＭＯＳプロセスを用いてチップを試作し、測定により動作を確認した。レベルコンバータ回路１を用いることで、０．４Ｖ振幅の低電圧信号を３Ｖ振幅の高電圧信号に変換することができる。レベルコンバータ回路１は、低消費電力、低電圧動作ＬＳＩに有用である。
第２の実施形態に係るレベルコンバータ回路１Ａについてのシミュレーション評価（実施例２）について以下説明する。本発明者らは、レベルコンバータ回路１Ａの動作を確認するためのシミュレーション評価を行った。使用したＣＭＯＳプロセスは、０．３５μｍＣＭＯＳプロセスである。
本発明者らは、レベルコンバータ回路１Ａのシミュレーション評価を行った。ここで、低電源電圧ＶＤＤＬは０．４Ｖであり、高電源電圧ＶＤＤＨは３．０Ｖである。シミュレーションの結果を図２４〜図２７に示す。図２４は、図１１Ｂのレベルコンバータ回路１Ａへの入力信号ＩＮ，ＩＮＢの波形及び図１１Ｂのレベルコンバータ回路１Ａからの出力信号ＯＵＴの波形を示すグラフである。図２５は、図１２の変化時電流生成回路１１によって生成される電流ＩＣの波形を示すグラフである。図２６は、図１２の立ち下がり電流生成回路１３によって生成される電流ＩＦの波形を示すグラフである。図２７は、図１２の立ち上がり電流生成回路１２によって生成される電流ＩＲの波形を示すグラフである。
図２４に示すように、入力信号ＩＮの論理に一致して出力信号ＯＵＴがレベル変換されて出力されている。また、入力信号ＩＮの立ち上がりと入力信号ＩＮＢの立ち下がりとにおいては、波形が重なっているが、入力信号ＩＮの立ち下がりと入力信号ＩＮＢの立ち上がりとにおいては、波形が重なっていない。これは、入力信号ＩＮの立ち下がりでは電流ＩＣが正しく生成されないことを意味する。
図２５に示すように、入力信号ＩＮの立ち上がり時に、変化時電流生成回路１１は、正常に電流ＩＣを生成している（１ナノアンペアオーダーのピーク電流である。）。一方、入力信号ＩＮの立ち下がり時には、変化時電流生成回路１１は、電流ＩＣを生成しているように見える（２ナノアンペアオーダーのピーク電流である。）。しかし、上述のように、入力信号ＩＮの立ち下がりでは、入力信号ＩＮと入力信号ＩＮＢとは重ならないため、変化時電流生成回路１１が正常動作しているとはいえない。この電流ＩＣは、出力信号ＯＵＴのキックバック現象によって生成された電流であり、変化時電流生成回路１１によって生成された電流ではない。
しかしながら、レベルコンバータ回路１Ａは、所望の動作（すなわち、ローレベルの出力信号ＯＵＴを出力する。）を行っている。これは、レベルコンバータ回路１Ａのレベル変換動作が、差動増幅回路３０及びソース接地増幅回路４０における出力信号ＯＵＴの立ち上がり時間の遅延時間並びに立ち下がり時間の遅延時間、及び電流生成回路１０Ａの遅延時間に依存するためである。レベルコンバータ回路１Ａの差動増幅回路３０及びソース接地増幅回路４０では、出力信号ＯＵＴの立ち上がり遅延時間はｐＭＯＳトランジスタＭＰ４１の充電電流ＩＡ３で決定され、出力信号ＯＵＴの立ち下がり時間はｎＭＯＳトランジスタＭＮ４１の放電電流ＩＡ４で決定される。充電電流ＩＡ３は電流生成回路１０Ａによって生成される電流ＩＡ１に依存する一方で、放電電流ＩＡ４は電流生成回路１０Ａによって生成される電流に依存しないことが考えられる。
これを図１１Ｂに示す差動増幅回路３０及びソース接地増幅回路４０の回路図で考える。充電電流ＩＡ３は、ｐＭＯＳトランジスタＭＰ２１，ＭＰ４１で構成されるカレントミラー回路を介して供給される電流生成回路１０Ａによって生成された電流ＩＡ１に対応する電流である。一方、放電電流ＩＡ４は、ソース接地増幅回路４０のｎＭＯＳトランジスタＭＮ４１のゲート電圧、すなわち差動増幅回路３０のノードＮ３１の電圧に依存する。ノードＮ３１の電圧は、入力信号ＩＮがローレベルとなると、ローレベルから第１のハイレベルの近傍電圧に変化する。ノードＮ３１の電圧は、ｎＭＯＳトランジスタＭＮ４１のゲートに印加されるため、出力信号ＯＵＴは立ち下がってローレベルとなる。ノードＮ３１の電圧は、電流生成回路１０Ａによって生成される電流ＩＡ１に依存せず、第１のハイレベルの近傍電圧となって出力信号ＯＵＴを立ち下げる。すなわち、差動増幅回路３０及びソース接地増幅回路４０では、出力信号ＯＵＴの立ち上がり遅延時間が長く、立ち下がり遅延時間が短い。立ち上がり遅延時間が長いため、入力信号ＩＮの立ち上がりにおいて論理不一致が生じ、電流生成回路１０Ａの立ち上がり電流生成回路１２が論理不一致を検出し、電流ＩＲを生成して出力信号ＯＵＴの立ち上がりを加速させる。一方、レベルコンバータ回路１Ａの差動増幅回路３０及びソース接地増幅回路４０は、出力信号ＯＵＴの立ち下がり時には素早く反応するため、立ち下がり電流生成回路１３は動作せずともレベルコンバータ回路１Ａはローレベルの出力信号ＯＵＴを出力することができる。
図２６に示すように、電流ＩＦが生成されていないことが確認できる。これは、上述のように出力信号ＯＵＴの立ち下がり遅延時間が短いので、電流生成回路１０Ａが動作を開始する前に、出力信号ＯＵＴがローレベルに立ち下がるからである。一方、出力信号ＯＵＴの立ち上がりにおいて、図２５に示すように電流ＩＣが生成されているが、出力信号ＯＵＴを立ち上げるのに十分な電流量とは言えず、立ち上がり電流生成回路１２が論理不一致を検出し、電流ＩＲを生成する。図２７に示すように、出力信号ＯＵＴの立ち上がりにおいて、電流ＩＲが生成されていることが確認できる。
図２８は、低電源電圧ＶＤＤＬの電圧値に対する図１１Ｂのレベルコンバータ回路１Ａ及び図３Ｂのレベルコンバータ回路１の遅延時間を示すグラフである。図２８において、フィードバック制御を有するレベルコンバータ回路１Ａの遅延時間は実線で示され、フィードバック制御を有しないレベルコンバータ回路１の遅延時間は破線で示される。図２８に示すように、レベルコンバータ回路１Ａの遅延時間は、低電源電圧ＶＤＤＬの上昇とともに減少することが確認できる。また、レベルコンバータ回路１Ａは、レベルコンバータ回路１と比較して、高速に動作することが確認できる。低電源電圧ＶＤＤＬが約０．５５Ｖ以下の低電圧では、レベルコンバータ回路１Ａはレベルコンバータ回路１よりも数倍程度高速に動作し、低電源電圧ＶＤＤＬが高くなるにつれて、その差は大きくなることが確認できる。立ち上がり電流生成回路１２によって生成される電流ＩＲ及び立ち下がり電流生成回路１３によって生成される電流ＩＦが差動増幅回路３０及びソース接地増幅回路４０の動作電流に加算されることが、レベルコンバータ回路１Ａの高速動作に繋がっているといえる。
図２９は、低電源電圧ＶＤＤＬの電圧値に対する図１１Ｂのレベルコンバータ回路１Ａ及び図３Ｂのレベルコンバータ回路１の消費電力を示すグラフである。図２９において、フィードバック制御を有するレベルコンバータ回路１Ａの消費電力は実線で示され、フィードバック制御を有しないレベルコンバータ回路１の消費電力は破線で示される。レベルコンバータ回路１Ａは、レベルコンバータ回路１よりも消費電力が多い。これは、立ち上がり電流生成回路１２によって生成される電流ＩＲ及び立ち下がり電流生成回路１３によって生成される電流ＩＦが、差動増幅回路３０及びソース接地増幅回路４０の動作電流に加算されるためである。しかし、増加する消費電力は、ナノワットオーダーの微小電力に抑えることができている。
本発明者らは、電流生成回路１０Ａの特性評価を行うためのシミュレーション評価を行った。ここでは、図１２に示す電流生成回路１０Ａにおいて、以下の２つのシミュレーションを実行した。
シミュレーション１：入力信号ＩＮを第１のハイレベルに固定し、入力信号ＩＮＢをローレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖまで変化させて、立ち上がり電流生成回路１２によって生成される電流ＩＲ及び立ち下がり電流生成回路１３によって生成される電流ＩＦを測定する。
シミュレーション２：入力信号ＩＮをローレベルに固定し、入力信号ＩＮＢを第１のハイレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖまで変化させて、立ち上がり電流生成回路１２によって生成される電流ＩＲ及び立ち下がり電流生成回路１３によって生成される電流ＩＦを測定する。
まず、シミュレーション１の結果について説明する。図３０Ａは、図１２の電流生成回路１０Ａにおいて、入力信号ＩＮを第１のハイレベルに固定し、入力信号ＩＮＢをローレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＦを示すグラフである。また、図３０Ｂは、図１２の電流生成回路１０Ａにおいて、入力信号ＩＮを第１のハイレベルに固定し、入力信号ＩＮＢをローレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＲを示すグラフである。
入力信号ＩＮが第１のハイレベルであり、入力信号ＩＮＢがローレベルであるため、出力信号ＯＵＴは第２のハイレベルであることが理想である。図３０Ｂに示すように、出力信号ＯＵＴが約２．４Ｖ以下の低い電圧である場合、電流ＩＲが生成されることが確認できる。この電流ＩＲは、出力信号ＯＵＴを上昇させるようにカレントミラー回路を介して差動増幅回路３０及びソース接地増幅回路４０に供給される。一方、出力信号ＯＵＴが高い電圧、すなわち第２のハイレベルに近い場合、電流ＩＲは生成されないことが確認できる。また、このとき、入力信号ＩＮＢはローレベルであり、出力信号ＯＵＴを立ち下げる必要はないため、図３０Ａに示すように電流ＩＦは生成されない。電流ＩＲの電流量（シミュレーション１では約１７ｎＡである。）は、低電源電圧ＶＤＤＬの値（シミュレーション１では０．４Ｖである。）に依存する。低電源電圧ＶＤＤＬが上昇すると、電流ＩＲは増大する。
次に、シミュレーション２の結果について説明する。図３１Ａは、図１２の電流生成回路１０Ａにおいて、入力信号ＩＮをローレベルに固定し、入力信号ＩＮＢを第１のハイレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＦを示すグラフである。また、図３１Ｂは、図１２の電流生成回路１０Ａにおいて、入力信号ＩＮをローレベルに固定し、入力信号ＩＮＢを第１のハイレベルに固定し、出力信号ＯＵＴを０Ｖから３Ｖに変化させた場合に生成される電流ＩＲを示すグラフである。
入力信号ＩＮがローレベルであり、入力信号ＩＮＢが第１のハイレベルであるため、出力信号ＯＵＴはローレベルであることが理想である。図３１Ａに示すように、出力信号ＯＵＴが約０．３Ｖ以上の高い電圧である場合、電流ＩＦが生成されることが確認できる。この電流ＩＦは、出力信号ＯＵＴを低下させるようにカレントミラー回路を介して差動増幅回路３０及びソース接地増幅回路４０に供給される。一方、出力信号ＯＵＴが低い電圧、すなわちローレベルに近い場合、電流ＩＦは生成されないことが確認できる。また、このとき、入力信号ＩＮはローレベルであり、出力信号ＯＵＴを立ち上げる必要はないため、図３１Ｂに示すように電流ＩＲは生成されない。電流ＩＦの電流量（シミュレーション２では約１７ｎＡである。）は、低電源電圧ＶＤＤＬの値（シミュレーション２では０．４Ｖである。）に依存する。低電源電圧ＶＤＤＬが上昇すると、電流ＩＦは増大する。
第３の実施形態に係るレベルコンバータ回路１Ｂについてのシミュレーション評価（実施例３）について以下説明する。本発明者らは、レベルコンバータ回路１Ｂのシミュレーション評価を行った。その結果を図３２〜図３５に示す。図３２は、図１３Ｂのレベルコンバータ回路１Ｂへの入力信号ＩＮ，ＩＮＢの波形及び図１３Ｂのレベルコンバータ回路１Ｂからの出力信号ＯＵＴの波形を示すグラフである。図３３は、図１２の変化時電流生成回路１１によって生成される電流ＩＣの波形を示すグラフである。図３４は、図１２の立ち下がり電流生成回路１３によって生成される電流ＩＦの波形を示すグラフである。図３５は、図１２の立ち上がり電流生成回路１２によって生成される電流ＩＲの波形を示すグラフである。
図３２に示すように、入力信号ＩＮの論理に一致して出力信号ＯＵＴがレベル変換されて出力されている。また、入力信号ＩＮの立ち上がりと入力信号ＩＮＢの立ち下がりとにおいては、波形が重なっているが、入力信号ＩＮの立ち下がりと入力信号ＩＮＢの立ち上がりとにおいては、波形が重なっていない。このため、図３３に示すように、入力信号ＩＮの立ち上がりでは電流ＩＣが生成されるが、入力信号ＩＮの立ち下がりでは電流ＩＣが生成されない。レベルコンバータ回路１Ｂは、レベルコンバータ回路１Ａと比較して、２段増幅回路の構成を変更したので、電流生成回路１０Ａが動作を開始する前に出力信号ＯＵＴがローレベルに立ち下がることがなくなり、図３４に示すように、電流ＩＦが解析通りに生成されている。また、図３５に示すように、入力信号ＩＮの立ち上がりにおいて、電流ＩＲが生成されている。上述したように、電流生成回路１０Ａのすべての回路ブロック（変化時電流生成回路１１、立ち上がり電流生成回路１２、及び立ち下がり電流生成回路１３）が解析通りに動作することを確認した。
以上詳述したように、本発明に係るレベルコンバータ回路によれば、電流生成回路によって生成される電流に対応する電流を増幅回路に印加して、信号レベルを変換するので、第１の信号レベルと第２の信号レベルとの間の差が大きい場合でも安定な動作が可能である。また、電流生成回路は、入力信号の信号レベルが変化するときのみ制御電流を生成し、入力信号の信号レベルが変化しないときは制御電流を生成しないので、レベルコンバータ回路は低消費電力で動作する。
また、本発明に係るレベルコンバータ回路によれば、上記第１及び第２のｎＭＯＳトランジスタのしきい値電圧を上記レベルコンバータ回路に比較して低下させて、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタの基板電位を変化させる制御回路をさらに備えるので、レベルコンバータ回路が上記レベルコンバータ回路に比較して高速に動作する。
またさらに、本発明に係るレベルコンバータ回路によれば、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタに対してそれぞれ並列に、別のｎＭＯＳトランジスタを接続するので、レベルコンバータ回路が上記レベルコンバータ回路に比較して高速に動作する。
またさらに、本発明に係るレベルコンバータ回路によれば、入力信号と入力信号の反転信号とがともにハイレベルである期間が存在しない場合にも、立ち上がり電流生成回路又は立ち下がり電流生成回路が制御電流を生成するので、レベルコンバータ回路は正常に動作する。さらに、外部ノイズ等の外乱により出力信号の信号レベルが変化する場合にも、立ち上がり電流生成回路又は立ち下がり電流生成回路が制御電流を生成するので、レベルコンバータ回路は正常に動作する。
１，１Ａ，１Ｂ，１００…レベルコンバータ回路、
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０Ａ…電流生成回路、
１１…変化時電流生成回路、
１２…立ち上がり電流生成回路、
１３…立ち下がり電流生成回路、
２０…電流検出回路、
３０，３０Ｂ…差動増幅回路、
４０…ソース接地増幅回路、
４０Ｂ…プッシュプル型ソース接地増幅回路、
５０…前処理回路、
２００…低電圧回路ブロック、
３００…高電圧回路ブロック、
４０１…ファンクションジェネレータ、
４０２…試作チップ、
４０３…オシロスコープ、
５０１…Ｖｃ１発生器、
５０２…Ｖｃ２発生器、
５０３…コントローラ、
ＩＶ１０１…インバータ、
ＭＮ１１〜ＭＮ１７，ＭＮ１１ａ，ＭＮ１２ａ，ＭＮ３１，ＭＮ３２，ＭＮ４１〜ＭＮ４３，ＭＮ５１，ＭＮ１０１，ＭＮ１０２…ｎＭＯＳトランジスタ、
ＭＰ１１，ＭＰ２１，ＭＰ３１〜ＭＰ３３，ＭＰ４１〜ＭＰ４３，ＭＰ５１，ＭＰ１０１，ＭＰ１０２…ｐＭＯＳトランジスタ、
Ｎ１１，Ｎ３１，Ｎ１０１…ノード、
Ｔ１〜Ｔ９，Ｔ１０１，Ｔ１０２…端子。

Claims (7)

  1. 第１の信号レベルを有するデジタル信号である入力信号を、上記第１の信号レベルよりも高い第２の信号レベルを有する出力信号に変換するレベルコンバータ回路において、
    上記入力信号を増幅して上記出力信号に出力する増幅回路と、
    上記入力信号の信号レベルが変化するとき上記増幅回路に流れる動作電流に対応する制御電流を生成する電流生成回路と、
    上記電流生成回路によって生成された制御電流を検出して、上記増幅回路の動作電流が上記検出した制御電流に対応するように制御する電流検出回路とを備え、
    上記電流生成回路は、上記電流検出回路と接地との間に挿入されかつ直列に接続された第１及び第２のｎＭＯＳトランジスタを備え、
    上記第１のｎＭＯＳトランジスタは上記入力信号に応答して動作しかつ上記第２のｎＭＯＳトランジスタは上記入力信号の反転信号に応答して動作するように構成され、
    上記レベルコンバータ回路は、
    上記第１及び第２のｎＭＯＳトランジスタのしきい値電圧を上記レベルコンバータ回路に比較して低下させて、上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタの基板電位を変化させる制御回路をさらに備えたことを特徴とするレベルコンバータ回路。
  2. 第１の信号レベルを有するデジタル信号である入力信号を、上記第１の信号レベルよりも高い第２の信号レベルを有する出力信号に変換するレベルコンバータ回路において、
    上記入力信号を増幅して上記出力信号に出力する増幅回路と、
    上記入力信号の信号レベルが変化するとき上記増幅回路に流れる動作電流に対応する制御電流を生成する電流生成回路と、
    上記電流生成回路によって生成された制御電流を検出して、上記増幅回路の動作電流が上記検出した制御電流に対応するように制御する電流検出回路とを備え、
    上記電流生成回路は、上記電流検出回路と接地との間に挿入されかつ直列に接続された第１及び第２のｎＭＯＳトランジスタを備え、
    上記第１のｎＭＯＳトランジスタは上記入力信号に応答して動作しかつ上記第２のｎＭＯＳトランジスタは上記入力信号の反転信号に応答して動作するように構成され、
    上記レベルコンバータ回路は、
    上記制御電流を上記レベルコンバータ回路に比較して増加させるように、上記第１及び第２のｎＭＯＳトランジスタに対してそれぞれ並列に、別のｎＭＯＳトランジスタを接続したことを特徴とするレベルコンバータ回路。
  3. 上記電流生成回路はさらに、
    上記入力信号の信号レベルが変化しないときであって上記入力信号がハイレベルでありかつ上記出力信号がローレベルであるときに、上記出力信号がハイレベルとなるように補正するための上記制御電流を生成する立ち上がり電流生成回路と、
    上記入力信号の信号レベルが変化しないときであって上記入力信号がローレベルでありかつ上記出力信号がハイレベルであるときに、上記出力信号がローレベルとなるように補正するための上記制御電流を生成する立ち下がり電流生成回路と
    のうちの少なくとも１つを備えたことを特徴とする請求項１又は２記載のレベルコンバータ回路。
  4. 上記立ち上がり電流生成回路は、
    電圧源と接地との間に挿入されかつ所定のノードを介して直列に接続された、ｐＭＯＳトランジスタ及び第３のｎＭＯＳトランジスタと、
    上記電流検出回路と接地との間に挿入されかつ直列に接続された第４及び第５のｎＭＯＳトランジスタとを備え、
    上記ｐＭＯＳトランジスタは上記出力信号に応答して動作し、上記第３のｎＭＯＳトランジスタは上記入力信号に応答して動作し、上記第４のｎＭＯＳトランジスタは上記入力信号に応答して動作し、かつ上記第５のｎＭＯＳトランジスタは上記ノードの信号レベルに応答して動作するように構成されたことを特徴とする請求項３記載のレベルコンバータ回路。
  5. 上記立ち下がり電流生成回路は、
    上記電流検出回路と接地との間に挿入されかつ直列に接続された第６及び第７のｎＭＯＳトランジスタとを備え、
    上記第６のｎＭＯＳトランジスタは上記入力信号の反転信号に応答して動作し、かつ上記第７のｎＭＯＳトランジスタは上記出力信号に応答して動作するように構成されたことを特徴とする請求項３記載のレベルコンバータ回路。
  6. 上記増幅回路は、差動増幅回路と、ソース接地増幅回路とを備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載のレベルコンバータ回路。
  7. 上記ソース接地増幅回路は、プッシュプル型ソース接地増幅回路であることを特徴とする請求項６記載のレベルコンバータ回路。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766696B2 (en) 2010-01-27 2014-07-01 Solaredge Technologies Ltd. Fast voltage level shifter circuit
JP6041241B2 (ja) * 2013-03-04 2016-12-07 国立大学法人神戸大学 差動増幅回路のための適応バイアス生成回路及び差動増幅回路
US9490780B2 (en) * 2014-12-18 2016-11-08 Intel Corporation Apparatuses, methods, and systems for dense circuitry using tunnel field effect transistors
JP6524829B2 (ja) * 2015-07-13 2019-06-05 株式会社デンソー レベルシフト回路
US11590860B2 (en) * 2020-05-18 2023-02-28 Ford Global Technologies, Llc Microcontroller dual input boot assist control circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2979623B2 (ja) * 1990-10-24 1999-11-15 日本電気株式会社 レベルシフト回路
JP2546489B2 (ja) 1993-04-23 1996-10-23 日本電気株式会社 レベル変換回路
DE19713832C1 (de) * 1997-04-03 1998-11-12 Siemens Ag Eingangsverstärker für Eingangssignale mit steilen Flanken
JP2002311063A (ja) * 2001-04-19 2002-10-23 Nanopower Solution Kk 適応制御回路
JP4159814B2 (ja) 2002-06-26 2008-10-01 株式会社エヌ・ティ・ティ・データ 双方向型ネットワーク侵入検知システムおよび双方向型侵入検知プログラム
JP4421365B2 (ja) * 2004-04-21 2010-02-24 富士通マイクロエレクトロニクス株式会社 レベル変換回路
JP2006135384A (ja) 2004-11-02 2006-05-25 Sony Corp レベルシフタ
JP2007180671A (ja) 2005-12-27 2007-07-12 Toppan Printing Co Ltd レベルシフタ回路
TWI311859B (en) * 2006-06-16 2009-07-01 Richtek Technology Corporatio Level shift circuit and method for the same
GB2455432B (en) * 2007-12-14 2013-04-10 Icera Inc Voltage control
JP5194954B2 (ja) * 2008-03-31 2013-05-08 富士通セミコンダクター株式会社 レベルコンバータ
US7714612B1 (en) * 2008-09-18 2010-05-11 National Semiconductor Corporation Integrated circuit with pin-selectable mode of operation and level-shift functionality and related apparatus, system, and method
US8278969B2 (en) * 2010-07-27 2012-10-02 Ati Technologies Ulc Method and apparatus for voltage level shifting with concurrent synchronization

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