JP5038710B2 - レベル変換回路 - Google Patents

Description

本発明は、レベル変換回路に関し、特に、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルからＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルへ、ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）信号を変換する回路の構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、レベル変換回路においては、以下の技術が考えられる。

図１に、ＣＭＬレベルからＣＭＯＳレベルへのレベル変換回路の入出力電圧波形の一例を示す。図１において、レベル変換回路の入力はＣＭＬレベル（１．２ｖ／０．９ｖ）、出力はＣＭＯＳレベル（１．２ｖ／０ｖ）となっている。

高速ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ）への適用には、レベル変換（１．２ｖ／０．９ｖ→１．２ｖ／０ｖ）機能に加えて、高速・低電力動作（５ＧＨｚ）、Ｄｕｔｙ比補償が要求される。ここで言うＤｕｔｙ（デューティ）比とは、パルス幅の歪みを定量的に表現するための値で、パルス幅ＴＷとサイクル時間ＴＣとの比である（Ｄｕｔｙ比＝（ＴＷ／ＴＣ）・１００％）。特に、ハーフレート動作（クロックパルスの立ち上がり時刻と立下り時刻を基準として全ての回路が同期して動作する方式）を前提とした高速インターフェース回路では、動作の基準となる時刻がＤｕｔｙ比に左右されるために、Ｄｕｔｙ比を５０％に保つことが大変重要となる。なお、今回の検討では、９０ｎｍＣＭＯＳデバイスを前提として、電源電圧ＶＤＤは１．２ｖとし、信号のＬｏｗ／Ｈｉｇｈレベルは、ＣＭＬレベルが０．９／１．２ｖ、ＣＭＯＳレベルが０／１．２ｖとした。

従来、この様なレベル変換回路としては、図２に示すようなゲインの高い差動回路を用いることが一般的である。図２は、従来のレベル変換回路の構成を示す回路図である。

なお、本出願人は、発明した結果に基づき、先行技術調査を行った。その結果、特許文献１及び特許文献２が抽出された。特許文献１は、図５にレベルシフト回路が示され、同じ回路（レプリカ）を使った参照電圧Ｖ_ＣＯＮＴ生成回路が図８に示されている。しかし、比較回路についての記載はない。また、特許文献２は、［要約］に「ＣＭＯＳレベルの中央の電位として出力される第１の基準電位Ｖｒｅｆ１と、ＥＣＬレベルの中央電位として出力される第２の基準電位Ｖｒｅｆ２が一致するように・・・制御される」ことが記載されている。しかし、ソースフォロア回路についての記載はない。
特開昭５９−０９９８１９号公報 特開平０６−０１３８７８号公報

ところで、前記のようなレベル変換回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、図２の回路には、２つの問題点がある。第１の問題点は、低電力化に不向きな回路方式であることである。なぜなら、この回路方式では動作速度がカレントスイッチ電流Ｉｃｓに比例するため、高速動作実現のためには大きな直流電流Ｉｃｓが必要となる。第２の問題点は、電源電圧・温度変動やデバイスばらつき等で、回路の閾値電圧Ｖｃｔｈが変動するため、出力波形のＤｕｔｙ比が崩れてしまうことである。

図３は、従来のレベル変換回路の入出力特性を示す図である。図３に示すように、電源電圧・温度変動やデバイス特性がばらつくと、回路の入出力特性が変動し、回路の閾値電圧Ｖｃｔｈ（出力がＨｉｇｈレベルからＬｏｗベルに変化する入力電圧）が変動する。

図４は、レベル変換回路の閾値電圧Ｖｃｔｈが変動した場合のＤｕｔｙ比を示す波形図である。例えば、図４に示すように、回路の閾値電圧が低い側にずれたとした場合、回路の閾値電圧が低いため、出力の切り替わりは、入力がＬｏｗレベルからＨｉｇｈレベルに遷移する場合に比べて、ＨｉｇｈレベルからＬｏｗレベルに遷移し始める時刻が遅れる。この結果、出力波形はＬｏｗレベルの期間よりもＨｉｇｈレベルの期間（ＴＷ）が長くなり、Ｄｕｔｙ比が５０％から大きくずれてしまうことになる。

また、回路の閾値電圧Ｖｃｔｈを調整したレベル変換回路として、図５に示すような回路が考えられる。図５は、本発明の前提として検討したレベル変換回路の構成を示す回路図である。この回路は、破線内でリングオシレータ５０１が構成されている。リングオシレータ５０１は、初段ソースフォロア回路５０２、次段と同じＣＭＯＳ回路（ダミー）５０３、レベルシフト回路ＬＳ、発振防止用容量Ｃなどから構成されている。リングオシレータ５０１は、ＣＭＬ回路閾値電圧Ｖｃｍｌｔｈ（ＣＭＬ回路の中心電圧）を入力し、次段ソースフォロア回路５０４に制御電圧Ｖｃを出力している。発振防止用容量Ｃで強制的に発振を止めることで、初段ソースフォロア回路５０２の出力が、ほぼ次段ＣＭＯＳ回路５０５の中心電圧（回路としての閾値電圧）となるような、制御電圧Ｖｃを得る方法である。しかし、図５の回路は、大きな発振防止用容量Ｃが必要であること、レベルシフト回路のばらつきなどの問題がある。

そこで、本発明の目的は、レベル変換回路において、低電力・高速動作を実現することができる技術を提供することにある。

また、本発明の他の目的は、レベル変換回路において、電源電圧・温度変動やデバイス特性のばらつき等による入出力特性の変動を抑制することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明によるレベル変換回路は、ＣＭＬレベルからＣＭＯＳレベルへＡＣ信号を変換するレベル変換回路である。このレベル変換回路は、ＣＭＬレベルのＡＣ信号が入力される第１トランジスタと、制御電圧が入力される第２トランジスタとを有するソースフォロア回路と、前記第２トランジスタに入力される前記制御電圧を生成する制御電圧生成回路とを有する。この制御電圧生成回路は、ＣＭＬレベルの中心電圧が入力される第３トランジスタと、前記制御電圧が入力される第４トランジスタとを有する前記ソースフォロア回路のレプリカと、前記ソースフォロア回路のレプリカの出力電圧と次段ＣＭＯＳ回路閾値電圧とが等しくなるように前記制御電圧を制御する比較回路とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）ＤＣ経路であるソースフォロア回路のＤＣ電流を絞ることで低電力化が実現される。

（２）ソースフォロア回路の下段ＭＯＳトランジスタのゲート電圧を次段ＣＭＯＳ回路の閾値電圧で制御することによって、電源電圧・温度変動とデバイスばらつきによる出力パルス幅の歪みが補償される。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図６は本発明の一実施の形態によるレベル変換回路の基本構成を示すブロック図である。

まず、図６により、本実施の形態によるレベル変換回路の基本構成の一例を説明する。本実施の形態のレベル変換回路は、ＣＭＬレベルからＣＭＯＳレベルへＡＣ信号を変換する回路である。例えば、ＣＭＬレベルが０．９／１．２ｖ、ＣＭＯＳレベルが０／１．２ｖとして説明する。

本実施の形態によるレベル変換回路は、例えば、ソースフォロア回路６０３と結合容量Ｃ１で構成されたレベルシフト回路６０１と、制御電圧生成回路６０２で構成される。ソースフォロア回路６０３は、ドレインが電源に接続され、ゲートが入力に接続され、ソースが出力に接続されたｎ型ＭＯＳトランジスタＮＭ１と、ドレインが出力に接続され、ゲートが制御電圧Ｖｃに接続され、ソースがグランドに接続されたｎ型ＭＯＳトランジスタＮＭ２から構成される。ソースフォロア回路６０３の入力と出力の間には、結合容量Ｃ１が接続されている。ソースフォロア回路６０３の出力には、インバータ回路等の次段ＣＭＯＳ回路６０６が接続される。

制御電圧生成回路６０２は、ソースフォロア回路６０３のレプリカ（ダミー）であるレプリカソースフォロア回路６０４と、オペアンプ等の比較器６０５から構成されている。レプリカソースフォロア回路６０４は、ドレインが電源に接続され、ゲートがＣＭＬ回路閾値電圧Ｖｃｍｌｔｈ（ＣＭＬ回路の中心電圧）に接続され、ソースが比較器６０５の入力に接続されたｎ型ＭＯＳトランジスタＮＭ３と、ドレインが比較器６０５の入力に接続され、ゲートが制御電圧Ｖｃに接続され、ソースがグランドに接続されたｎ型ＭＯＳトランジスタＮＭ４から構成されている。比較器６０５は、レプリカソースフォロア回路６０４の出力と次段ＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈが入力され、制御電圧Ｖｃを出力している。

ここで、レプリカ（ダミー）とは、基準となる回路を複製したものであり、回路特性が同等のものをいう。一例として、トランジスタの閾値電圧を一致させて、トランジスタＮＭ１とトランジスタＮＭ３のサイズを同じにして、トランジスタＮＭ２とトランジスタＮＭ４のサイズを同じにする。また、トランジスタサイズ及び閾値電圧が完全同一でなくても、トランジスタＮＭ１の閾値電圧とトランジスタＮＭ３の閾値電圧とが等しく、トランジスタＮＭ２の閾値電圧とトランジスタＮＭ４の閾値電圧とが等しく、トランジスタＮＭ１とトランジスタＮＭ２とのサイズ比と、トランジスタＮＭ３とトランジスタＮＭ４とのサイズ比とが等しければ、同様の効果を奏する。

第１の課題である、低電力・高速動作は、レベルシフト回路６０１で解決した。このレベルシフト回路６０１では、ＤＣ的なレベルシフト動作をソースフォロア回路６０３が、ＡＣ的なレベルシフト動作を結合容量Ｃ１が受け持つことになる。この構成により、動作速度がＡＣ的な動作で決定されるため、ＤＣ電流を抑えても高速な動作が可能となり、低電力化が実現できる。なお、この回路のＡＣ的なゲインは、結合容量Ｃ１と次段ＣＭＯＳ回路６０６の入力容量との比となる。このため、結合容量Ｃ１は、次段ＣＭＯＳ回路６０６の入力容量に対して、十分に大きな値、例えば５倍以上大きく設定する必要がある。

第２の課題である環境変動（電源電圧・温度変動等）やデバイスばらつきによる入出力特性の変動については、ソースフォロア回路６０３下段のトランジスタＮＭ２のゲート電圧を、制御電圧生成回路６０２で補償することで解決した。制御電圧生成回路６０２は、レベルシフト回路６０１のソースフォロア回路６０３のレプリカであるレプリカソースフォロア回路６０４とオペアンプ等の比較器６０５で構成された負帰還回路である。この構成により、比較器６０５の−入力端子に、次段ＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈを印加すると、レプリカソースフォロア回路６０４の入力電圧によらず、その出力は常に次段ＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈと一致する。この時、レプリカソースフォロア回路６０４の入力にＣＭＬ回路の中心電圧（ＣＭＬ回路閾値電圧Ｖｃｍｌｔｈ）を印加することで、電源・温度変動やデバイス特性がばらついても、常にソースフォロア回路６０３の出力と次段ＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈが一致するような制御電圧Ｖｃを、この制御電圧生成回路６０２は出力することになる。

したがって、電源電圧・温度変動やデバイス特性がばらついても、常に入出力特性、つまりレベル変換回路の閾値電圧Ｖｃｔｈが変動しないことになるために、Ｄｕｔｙ比変動も抑えることが可能となる。

前述したように、この回路方式では、制御電圧生成回路６０２への入力であるＣＭＬ回路閾値電圧Ｖｃｍｌｔｈ（ＣＭＬ回路の中心電圧）と次段ＣＭＯＳ回路閾値電圧Ｖｃｍｏｓｔｈを必要としており、これらの電圧の精度も重要となる。ＣＭＬ回路閾値電圧Ｖｃｍｌｔｈについては、ＣＭＬ回路のレプリカ回路を用いることによって、十分な精度で生成可能である。次段ＣＭＯＳ回路閾値電圧Ｖｃｍｏｓｔｈについても、本レベル変換回路方式の効果を得るために必須であり、次に、その回路構成例を説明する。

まず、電源電圧・温度変動やデバイスばらつきによるＣＭＯＳ回路の閾値電圧への影響を把握する必要がある。図７は、理想的なＣＭＯＳ回路の回路構成と入出力特性を示す図であり、（ａ）は回路構成、（ｂ）は入出力特性を示す。

入力にＣＭＯＳ回路閾値電圧Ｖｃｍｏｓｔｈが印加された状態では、図７に示すように、ｐ型ＭＯＳトランジスタ、ｎ型ＭＯＳトランジスタともに、飽和領域で動作していることを仮定すると、以下の式が成立する。ここで、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの相互コンダクタンスをβｐ、βｎとし、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの閾値電圧をＶｔｈｐ、Ｖｔｈｎ、ドレイン電流をＩｄｓｐ、Ｉｄｓｎとする。

Ｉｄｓｎ＝βｎ×（Ｖｃｍｏｓｔｈ−Ｖｔｈｎ）^２
＝Ｉｄｓｐ
＝βｐ×（ＶＤＤ−Ｖｃｍｏｓｔｈ−Ｖｔｈｐ）^２
ここで、さらにβｎ＝βｐになるように設計すると、
Ｖｃｍｏｓｔｈ＝ＶＤＤ／２＋（Ｖｔｈｎ−Ｖｔｈｐ）／２
となる。ＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈは、電源電圧ＶＤＤとＭＯＳトランジスタの閾値電圧ＶｔｈｐとＶｔｈｎの差分に依存することがわかる。したがって、ＣＭＯＳ回路の閾値電圧生成回路は、上記の依存性を持った回路にする必要がある。

図８に、この依存性を持ったＣＭＯＳ回路閾値電圧（Ｖｃｍｏｓｔｈ）生成回路の基本構成を示す。この回路は、次段ＣＭＯＳ回路６０６のレプリカであるレプリカＣＭＯＳ回路８０１とオペアンプ等の比較器８０２で構成したＶＣ２発生回路８０３と、電源電圧ＶＤＤの１／２の電圧を発生させるＶＣ１発生回路８０４で構成されている。ＶＣ１発生回路８０４は、抵抗Ｒ１で電源電圧ＶＤＤを２分割することで、ＶＤＤ／２電圧を生成する。ＶＣ２発生回路８０３において、レプリカＣＭＯＳ回路８０１のｐ型ＭＯＳトランジスタＰＭ１、ｎ型ＭＯＳトランジスタＮＭ５が、ともに飽和領域で動作していることを仮定すると、それぞれの電流は以下のように表せる。ここで、ｐ型ＭＯＳトランジスタＰＭ１とｎ型ＭＯＳトランジスタＮＭ５の相互コンダクタンスをβｐ、βｎとし、トランジスタＰＭ１，ＮＭ５の閾値電圧をＶｔｈｐ，Ｖｔｈｎ、ドレイン電流をＩｄｓｐ，Ｉｄｓｎとする。

Ｉｄｓｎ＝βｎ×（ＶＣ２−Ｖｔｈｎ）^２
＝Ｉｄｓｐ
＝βｐ×（ＶＤＤ／２−Ｖｔｈｐ）^２
ここで、βｎ＝βｐと設計すると、
ＶＣ２＝ＶＤＤ／２＋（Ｖｔｈｎ−Ｖｔｈｐ）
となる。したがって、ＣＭＯＳ回路閾値電圧発生回路の出力であるＣＭＯＳ回路閾値電圧Ｖｃｍｏｓｔｈは、次式に示すようにＶＣ１とＶＣ２を抵抗Ｒ２で２分割した電圧となる。

Ｖｃｍｏｓｔｈ＝ＶＤＤ／２＋（Ｖｔｈｎ−Ｖｔｈｐ）／２
以上のように、本回路を用いれば、図７に示したＣＭＯＳ回路の閾値電圧Ｖｃｍｏｓｔｈと等しい電圧を生成できることがわかる。

図９に、ＣＭＯＳ回路閾値電圧生成回路の他の構成例を示す。

図９の回路は、ＶＣ１を生成するのにＶＤＤ／２発生回路９０１を用いている。この回路により、ＶＣ１につき大電流を流すことが可能となる。ＶＤＤ／２発生回路９０１は、次段ＣＭＯＳ回路６０６のレプリカであるレプリカＣＭＯＳ回路９０２と、オペアンプ等の比較器９０３とで構成される負帰還回路である。このような構成にすることで、ＭＯＳトランジスタの飽和特性を考慮した回路となる。参照電圧ＶｒｅｆにはＶＤＤ／２が印加される。比較器９０３により、レプリカＣＭＯＳ回路９０２の出力電圧とＶｒｅｆ（＝ＶＤＤ／２）とが等しくなるようにＶＣ１電圧が制御される。また、比較器８０２により、レプリカＣＭＯＳ回路８０１の出力電圧とＶｒｅｆ（＝ＶＤＤ／２）とが等しくなるようにＶＣ２電圧が制御される。なお、図９の回路の場合、容量Ｃ２は小さな容量値でよい。

図１０に、ＣＭＯＳ回路閾値電圧生成回路の更に別の構成例を示す。この回路は、図８のＣＭＯＳ回路閾値電圧生成回路の代表例と比べてＶＣ１発生回路８０４の部分は全く同様である。ＶＣ２発生回路８０３ａのオペアンプが比較器ではなくボルテージフォロア回路１００１を形成している点が図８と異なる。ノードＮ１の電位ＶＮ１は図８で説明したように、
ＶＮ１＝ＶＤＤ／２＋（Ｖｔｈｎ−Ｖｔｈｐ）
となる。ＶＣ２発生回路８０３ａの出力電圧ＶＣ２も、ボルテージフォロワ回路１００１によって
ＶＣ２＝ＶＮ１
となり、よって図８のＣＭＯＳ回路閾値電圧生成回路と同様なＣＭＯＳ回路閾値電圧Ｖｃｍｏｓｔｈが得られる。

図１１は、本発明の一実施の形態によるレベル変換回路の全体構成を示す回路図である。図１１において、例えば、電源電圧ＶＤＤは１．２ｖ、１／２ＶＤＤは０．６ｖ、ＣＭＬ回路閾値電圧Ｖｃｍｌｔｈは１．０５ｖである。

以上説明したように、ＳｅｒＤｅｓ適用を前提としたレベル変換回路の課題は、低電力化と、電源電圧・温度変動やデバイスばらつきによる出力パルス幅の歪み低減である。これらの課題を解決するために、ソースフォロア回路を基本にして、レベルシフト量をソースフォロア回路の下段ＭＯＳトランジスタの電圧で制御する低電力レベル変換回路を発明した。

上記レベル変換回路は、ＤＣ的なレベルシフトを担う２つのＭＯＳトランジスタで構成されたソースフォロア回路と、ＡＣ的なレベルシフトを担うソースフォロア回路の入出力間に接続された結合容量で構成した。この構成で、ＤＣ経路であるソースフォロア回路のＤＣ電流を絞ることで低電力化を実現した。

また、次段ＣＭＯＳ回路の閾値電圧発生回路として、次段ＣＭＯＳ回路のレプリカ回路と比較器（オペアンプ等）で生成する回路を考案した。本回路で、ソースフォロア回路の下段ＭＯＳトランジスタのゲート電圧を次段ＣＭＯＳ回路の閾値電圧で制御することによって、電源電圧・温度変動とデバイスばらつきによる出力パルス幅の歪みを補償した。

本回路方式は、９０ｎｍＣＭＯＳを用いた場合に従来回路に比べて、電力で約１／８倍の効果が、Ｄｕｔｙ比変動量についても１ｐｓ以下、約１／５倍に低減できる見通しが得られた。ここで言うＤｕｔｙ比変動量とは、レベル変換回路の出力パルス幅の変動量である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置、電子機器等の製造業において利用可能である。

ＣＭＬレベルからＣＭＯＳレベルへのレベル変換回路の入出力電圧波形の一例を示す図である。 従来のレベル変換回路の構成を示す回路図である。 従来のレベル変換回路の入出力特性を示す図である。 レベル変換回路の閾値電圧Ｖｃｔｈが変動した場合のＤｕｔｙ比を示す波形図である。 本発明の前提として検討したレベル変換回路の構成を示す回路図である。 本発明の一実施の形態によるレベル変換回路の基本構成を示すブロック図である。 理想的なＣＭＯＳ回路の回路構成と入出力特性を示す図であり、（ａ）は回路構成、（ｂ）は入出力特性を示す。 本発明の一実施の形態によるレベル変換回路において、ＣＭＯＳ回路閾値電圧生成回路の構成例を示す回路図である。 本発明の一実施の形態によるレベル変換回路において、ＣＭＯＳ回路閾値電圧生成回路の他の構成例を示す回路図である。 本発明の一実施の形態によるレベル変換回路において、ＣＭＯＳ回路閾値電圧生成回路の更に別の構成例を示す回路図である。 本発明の一実施の形態によるレベル変換回路の全体構成を示す回路図である。

符号の説明

５０１ リングオシレータ
５０２ 初段ソースフォロア回路
５０３ ＣＭＯＳ回路
５０４ 次段ソースフォロア回路
５０５，６０６ 次段ＣＭＯＳ回路
６０１ レベルシフト回路
６０２ 制御電圧生成回路
６０３ ソースフォロア回路
６０４ レプリカソースフォロア回路
６０５，８０２，９０３ 比較器
８０１，９０２ レプリカＣＭＯＳ回路
８０３，８０３ａ ＶＣ２発生回路
８０４ ＶＣ１発生回路
９０１ ＶＤＤ／２発生回路
Ｃ 発振防止用容量
Ｃ１ 結合容量
Ｃ２ 容量
ＬＳ レベルシフト回路
ＮＭ１〜ＮＭ５，ＰＭ１ トランジスタ
Ｒ１，Ｒ２ 抵抗
ＴＣ サイクル時間
ＴＷ パルス幅
ＶＣＯＮＴ，Ｖｒｅｆ 参照電圧
ＶＤＤ 電源電圧
Ｖｃ 制御電圧
Ｖｃｍｌｔｈ ＣＭＬ回路閾値電圧
Ｖｃｍｏｓｔｈ ＣＭＯＳ回路閾値電圧
Ｖｃｔｈ 回路の閾値電圧
Ｖｒｅｆ１ 第１の基準電位
Ｖｒｅｆ２ 第２の基準電位
Ｖｔｈｐ，Ｖｔｈｎ トランジスタの閾値電圧

Claims (2)

1. ＣＭＬレベルのＡＣ信号が入力される第１トランジスタと、制御電圧が入力される第２トランジスタとを有するソースフォロア回路と、
   前記第２トランジスタに入力される前記制御電圧を生成する制御電圧生成回路とを有し、
   前記制御電圧生成回路は、
   ＣＭＬレベルの中心電圧が入力される第３トランジスタと、前記制御電圧が入力される第４トランジスタとを有する、前記ソースフォロア回路のレプリカと、
   前記ソースフォロア回路のレプリカの出力電圧と次段ＣＭＯＳ回路閾値電圧とが等しくなるように前記制御電圧を制御する比較回路とを有し、
   前記ソースフォロア回路は、ＣＭＬレベルの信号が入力される入力部とＣＭＯＳレベルの信号を出力する出力部との間に容量を有し、
   前記ソースフォロア回路における前記容量は、前記次段ＣＭＯＳ回路の入力容量に対して、５倍以上であることを特徴とするレベル変換回路。
2. ＣＭＬレベルのＡＣ信号が入力される第１トランジスタと、制御電圧が入力される第２トランジスタとを有するソースフォロア回路と、
   前記第２トランジスタに入力される前記制御電圧を生成する制御電圧生成回路とを有し、
   前記制御電圧生成回路は、
   ＣＭＬレベルの中心電圧が入力される第３トランジスタと、前記制御電圧が入力される第４トランジスタとを有する、前記ソースフォロア回路のレプリカと、
   前記ソースフォロア回路のレプリカの出力電圧と次段ＣＭＯＳ回路閾値電圧とが等しくなるように前記制御電圧を制御する比較回路とを有し、
   前記ソースフォロア回路は、ＣＭＬレベルの信号が入力される入力部とＣＭＯＳレベルの信号を出力する出力部との間に容量を有し、
   さらに、前記次段ＣＭＯＳ回路閾値電圧を生成するＣＭＯＳ回路閾値電圧生成回路を有し、
   前記ＣＭＯＳ回路閾値電圧生成回路は、前記ソースフォロア回路の次段に接続されるＣＭＯＳ回路のレプリカを含むことを特徴とするレベル変換回路。

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