CN113196660A - 用于功率和高速应用的比较器 - Google Patents

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Abstract

在某些方面中，一种比较器(100)包括第一反相器(110)，该第一反相器具有输入、输出和电压供应输入(112)，其中第一反相器的输入和第一反相器的输出耦合在一起，并且第一反相器的电压供应输入(112)被配置为接收第一比较电压(VI)。比较器还包括第二反相器(120)，该第二反相器具有输入、输出和电压供应输入(122)，其中第二反相器的输入耦合到第一反相器的输出，并且第二反相器的电压供应输入(122)被配置为接收第二比较电压(V2)。

Description

用于功率和高速应用的比较器
相关申请的交叉引用
本申请要求于2019年4月4日向美国专利商标局提交的非临时申请号16/375,734号和于2018年12月17日向美国专利商标局提交的临时申请号62/780,761的优先权和权益，为了所有可应用目的，其内容通过引用并入本文，就如同在这里全部列出一样。
技术领域
本公开的各方面一般涉及比较器，更具体地，涉及用于功率和高速应用的比较器。
背景技术
比较器可以被配置为比较两个输入电压，并且输出输出信号，该输出信号指示两个输入电压中的哪个输入电压更高。比较器可以用于多种设备，这些设备包括模数转换器(ADC)、时间到数字转换器(TDC)、延迟锁定环(DLL)、以及其他设备。
发明内容
以下呈现了对一个或多个实现方式的简化概述，以提供对这样的实现方式的基本理解。该发明内容并非所有预期实现方式的广泛概述，并且既不旨在标识所有实现方式的关键元件或关键元件，也不旨在描绘任何或所有实现方式的范围。它的唯一目的是以简化形式呈现一个或多个实现方式的一些概念，作为稍后呈现的更详细描述的序言。
第一方面涉及一种比较器。该比较器包括第一反相器，该第一反相器具有输入、输出和电压供应输入，其中第一反相器的输入和第一反相器的输出耦合在一起，第一反相器的电压供应输入被配置为接收第一比较电压。比较器还包括第二反相器，该第二反相器具有输入、输出和电压供应输入，其中第二反相器的输入耦合到第一反相器的输出，并且第二反相器的电压供应输入被配置为接收第二比较电压。
第二方面涉及一种比较器。该比较器包括第一反相器，该第一反相器具有输入、输出和电压供应输入，其中第一反相器的输入和第一反相器的输出耦合在一起。比较器还包括第二反相器，该第二反相器具有输入、输出和电压供应输入，其中第二反相器的输入耦合到第一反相器的输出。比较器还包括第一压控电阻器，该第一压控电阻器耦合在电压供应轨与第一反相器的电压供应输入之间；以及第二压控电阻器，该第二压控电阻器耦合在电压供应轨与第二反相器的电压供应输入之间。
附图说明
图1示出了根据本公开的某些方面的比较器的示例。
图2示出了根据本公开的某些方面的比较器中的反相器的示例性实现方式。
图3示出了根据本公开的某些方面的包括输出缓冲器的比较器的示例。
图4示出了根据本公开的某些方面的包括迟滞电路的比较器的示例。
图5示出了图示了根据本公开的某些方面的迟滞电路的操作的时序图的实例。
图6示出了根据本公开的某些方面的迟滞电路的示例性实施方式。
图7示出了根据本公开的某些方面的包括使能开关的比较器的示例。
图8示出了根据本公开的某些方面的包括压控电阻器的比较器的示例。
图9示出了根据本公开的某些方面的包括前置放大器的比较器的示例。
图10示出了根据本公开的某些方面的包括压控电阻器的比较器的另一示例。
图11示出了根据本公开的某些方面的压控电阻器的示例性实现方式。
图12示出了根据本公开的某些方面的前置放大器的示例性实现方式。
图13示出了根据本公开的某些方面的其中比较器用于比较两个供应电压的示例。
具体实施方式
下文结合附图所阐述的详细描述旨在作为对各种配置的描述，并不旨在表示其中可以实践本文中所描述的概念的唯一配置。具体实施方式包括用于提供对各种概念的透彻理解的特定细节。然而，对于本领域技术人员而言，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和部件以框图形式示出，以免使这些概念晦涩难懂。
一种类型的比较器包括差分对放大器。该差分对放大器可能需要偏置电路系统、用于轨对轨比较的多个级、以及用于轨对轨比较的大型NMOS级和大型PMOS级。此外，差分对放大器可能太慢，无法用于具有轨对轨输出的低压差分高速应用。
另一类型的比较器包括时钟控制式强臂锁存器。该时钟控制式强臂锁存器需要高频时钟来进行高速比较。此外，时钟控制式强臂锁存器可能会受到时钟馈通的影响，并且将噪声注入附近电路系统。
又一类型的比较器为阈值反相器量化(TIQ)比较器。TIQ比较器仅比较一个电压与固定电压，从而限制了它的使用和应用。
图1示出了根据本公开的某些方面的比较器100的示例。比较器100被配置为比较第一电压(标记为“V1”)与第二电压(标记为“V2”)，并且在比较器100的输出(标记为“OUT”)处输出输出信号，该输出信号指示第一电压V1和第二电压V2中的哪个电压较高。因为第一电压V1和第二电压V2是比较器100正在比较的电压，所以它们可以分别称为第一比较电压V1和第二比较电压V2。
比较器100包括第一反相器110和第二反相器120。第一反相器110和第二反相器120可以相同或基本相同。第一电压V1输入到第一反相器110的电压供应输入112，而第二电压V2输入到第二反相器120的电压供应输入122。换言之，第一反相器110的电压供应输入112被配置为接收第一电压V1，并且第二反相器120的电压供应输入122被配置为接收第二电压V2。在一个示例中，第一电压V1和第二电压V2是比较器100要比较以进行供应电压比较的供应电压。
第一反相器110的输出116和第一反相器110的输入114耦合在一起，这使得第一反相器110在高增益区域中自偏置并且输出参考电压(标记为“Vref”)。参考电压Vref可以近似等于第一电压V1的中点(即，近似等于V1/2)。参考电压Vref输入到第二反相器120的输入124。第二反相器120的输出126提供比较器100的输出。
第二反相器120具有反相器阈值电压，该反相器阈值电压与第二反相器120的输入124相关联。当输入到第二反相器120的电压(即，Vref)与反相器阈值电压相交时，第二反相器120的输出翻转逻辑状态。因为第二电压V2输入到第二反相器120的电压供应输入122，反相器阈值电压是第二电压V2的函数。在一个示例中，反相器阈值电压可以近似等于V2/2。不要混淆反相器阈值电压与晶体管的阈值电压。
在操作中，如果参考电压Vref低于第二反相器120的反相器阈值电压，则第二反相器120输出逻辑1，并且如果参考电压Vref高于第二反相器120的反相器阈值电压，则第二反相器120输出逻辑0。由于参考电压Vref是第一电压V1的函数(例如，近似等于V1/2)并且反相器阈值电压是第二电压V2的函数(例如，近似等于V2/2)，第二反相器120的输出126处的逻辑状态取决于第一电压V1和第二电压V2。
在一个示例中，当第一电压V1和第二电压V2相等时，第二反相器120的参考电压Vref(例如，V1/2)和反相器阈值电压(例如，V2/2)相等。在该示例中，当第一电压V1高于第二电压V2时，参考电压Vref高于反相器阈值电压。在这种情况下，第二反相器120输出逻辑零。当第一电压V1低于第二电压V2时，参考电压Vref低于反相器阈值电压。在这种情况下，第二反相器120输出逻辑1。因此，在该示例中，当第一电压V1高于第二电压V2时，比较器100输出逻辑0，而当第一电压V1低于第二电压V2时，比较器100输出逻辑1。
与采用差分对放大器的比较器不同，比较器100无需外部偏置电路系统。这是因为第一反相器110通过将第一反相器110的输入114和输出116系接在一起而在高增益区域中自偏置。
与采用时钟控制式强臂锁存器的比较器不同，比较器100无需高频时钟。结果，比较器100不会遭受与高频时钟相关联的缺点中的一些缺点，诸如由高频时钟引起的进入附近电路系统时钟馈通和噪声注入。
与TIQ比较器不同，比较器100不局限于比较一个电压与固定电压。虽然比较器100可以用于比较一个电压与固定电压，但比较器100还可以用于比较两个非固定电压。
图2示出了根据本公开的某些方面的其中第一反相器110和第二反相器120中的每个反相器都使用互补金属氧化物半导体(CMOS)反相器来实现的示例。在该示例中，第一反相器110包括第一p型金属氧化物半导体(PMOS)晶体管210和第一n型金属氧化物半导体(NMOS)晶体管215。第一PMOS晶体管210的源极耦合到第一反相器110的电压供应输入112，第一PMOS晶体管210的漏极耦合到第一反相器110的输出116，第一PMOS晶体管210的栅极耦合到第一反相器110的输入114。第一NMOS晶体管215的漏极耦合第一反相器110的输出116，第一NMOS晶体管215的栅极耦合第一反相器110的输入114，第一NMOS晶体管215的源极耦合到接地。在一个示例中，第一PMOS晶体管210和第一NMOS晶体管215的尺寸被设计为使得参考电压Vref近似等于V1/2。
第一反相器110在其中第一PMOS晶体管210的电流近似等于第一NMOS晶体管215的电流的高增益区域中自偏置。如上文所讨论的，第一反相器110通过将第一反相器110的输入114和输出116系接在一起在高增益区域中自偏置。
第二反相器120包括第二PMOS晶体管220和第二NMOS晶体管225。第二PMOS晶体管220的源极耦合到第二反相器120的电压供应输入122，第二PMOS晶体管220的漏极耦合到第二反相器120的输出126，第二PMOS晶体管220的栅极耦合到第二反相器120的输入124。第二NMOS晶体管225的漏极耦合到第二反相器120的输出126，第二NMOS晶体管225的栅极耦合到第二反相器120的输入124，并且第二NMOS晶体管225的源极耦合到接地。在一个示例中，第二PMOS晶体管220和第二NMOS晶体管225的尺寸被设计成使得第二反相器120的反相器阈值电压近似等于V2/2。
在某些方面中，比较器100可以被校准为以使当第一电压V1和第二电压V2对于不同的过程相关偏移和温度相关偏移相等时，参考电压Vref和第二反相器120的反相器阈值电压近似相等。就这点而言，第一PMOS晶体管210可以通过并联耦合的多个PMOS晶体管来实现，其中在给定时间启用的多个PMOS晶体管的数目以数字方式进行控制，以控制第一PMOS晶体管210的强度。在校准期间，第一电压V1和第二电压V2被设置为相同的电压电平。然后，调整被启用的多个PMOS晶体管的数目，直至比较器100的输出切换(即，翻转逻辑状态)。此时，参考电压Vref与第二反相器120的反相器阈值电压近似相等，校准完成。应当领会，比较器100中的晶体管中的任一晶体管都可以通过并联耦合的多个晶体管来实现。
图3示出了根据本公开的某些方面的比较器300的另一示例。比较器300包括上文所讨论的图2中的比较器100。比较器300还包括第三反相器310，该第三反相器310耦合到第二反相器120的输出126。在该示例中，第三反相器310充当输出缓冲器级以增加增益。
第三反相器310的电压供应输入312被配置为接收第二电压V2，第三反相器310的输入314耦合到第二反相器120的输出126，并且第三反相器310的输出316提供比较器300的输出(标记为“OUT”)。在该示例中，由于添加了第三反相器310，所以比较器300的输出是图2中比较器100的输出的逻辑反相。
在图3的示例中，第三反相器310是CMOS反相器，该CMOS反相器包括第三PMOS晶体管320和第三NMOS晶体管325。第三PMOS晶体管320的源极耦合到第三反相器310的电压供应输入312，第三PMOS晶体管320的漏极耦合到第三反相器310的输出316，第三PMOS晶体管320的栅极耦合到第三反相器310的输入314。第三NMOS晶体管325的漏极耦合到第三反相器310的输出316，第三NMOS晶体管325的栅极耦合到第三反相器310的输入314，第三NMOS晶体管325的源极耦合到接地。
图4示出了根据本公开的某些方面的比较器400的另一示例。比较器400包括上文所讨论的图3中的比较器300。比较器400还包括迟滞电路410，该迟滞电路410被配置为向比较器400添加迟滞。如下文所进一步讨论的，迟滞有助于防止比较器输出(标记为“OUT”)在第一电压V1和第二电压V2接近时由于噪声而进行多次转变。
在该示例中，迟滞电路410包括第四PMOS晶体管415、第一开关420和第二开关425。第四PMOS晶体管415与第一PMOS晶体管210并联耦合，其中第四PMOS晶体管415的源极耦合到第一PMOS晶体管210的源极，并且第四PMOS晶体管415的漏极耦合到第一PMOS晶体管210的漏极。
第一开关420耦合在第四PMOS晶体管415的源极和栅极之间，第二开关425耦合在第四PMOS晶体管415的栅极和漏极之间。操作时，一次接通开关420和425中的一个开关。当关断(即，打开)第一开关420而接通(即，闭合)第二开关425时，第二开关425使第四PMOS晶体管415的栅极和漏极短路。在这种情况下，第四PMOS晶体管415与第一PMOS晶体管210并联接通(即，启用)。结果，第四PMOS晶体管415上拉参考电压Vref。如下文所进一步讨论的，第四PMOS晶体管415的尺寸可以被设计为使得第四PMOS晶体管415当被启用时少量上拉参考电压Vref。
当接通(即，闭合)第一开关420而关断(即，打开)第二开关425时，第一开关420使第四PMOS晶体管415的源极和栅极短路。在这种情况下，关断(即，禁用)第四PMOS晶体管415，并且第四PMOS晶体管415不上拉参考电压Vref。
因此，在该示例中，第四PMOS晶体管415当启用第四PMOS晶体管415时，少量上拉参考电压Vref，而当禁用第四PMOS晶体管415时，不上拉参考电压Vref。在某些方面中，第一开关420和第二开关425由比较器400的输出控制。在这些方面中，第一开关420被配置为关断，而第二开关425被配置为当比较器400具有第一逻辑值(例如，一)时接通。当比较器400的输出具有第二逻辑值(例如，零)时，第一开关420被配置为接通而第二开关425被配置为关断。因此，在该示例中，第四PMOS晶体管415在输出具有第一逻辑值(例如，一)时被启用，并且当输出具有第二逻辑值(例如，零)时被禁用。
现在，参考图5中的时序图对迟滞电路410的示例性操作进行描述。图5示出了比较器输出510、第一电压V1和第二电压V2随时间的示例。在该示例中，第一电压V1电压固定，而第二电压V2倾斜地上升或下降，如图5所示。在该示例中，当比较器输出510为高(即，一)时第四PMOS晶体管415被启用，而当比较器输出510为低(即，零)时第四PMOS晶体管415被禁用。
最初，第二电压V2低于第一电压V1，并且比较器输出510为高(即，一)。此外，由于比较器输出510为高，所以启用第四PMOS晶体管415。然后，第二电压V2倾斜地上升，并最终跨越第一电压V1。在该示例中，比较器输出510不会从高转变到低，直至第二电压V2在时间T1上升到高于第一电压V1一个小电压偏移520。这是由于当启用第四PMOS晶体管415时第四PMOS晶体管415少量上拉参考电压Vref的事实，如上文所讨论的。
当比较器输出510在时间T1变低时，禁用第四PMOS晶体管415。在时间T2，第二电压V2开始倾斜地下降。当第二电压V2跨越低于第一电压V1时，比较器输出510从低转换到高。在这种情况下，因为禁用(即，关断)第四PMOS晶体管415，所以电压偏移520不存在，因此不会如上文所讨论的少量上拉参考电压Vref。
因此，当第二电压V2正在上升时，比较器输出510不会从高转换到低，直至第二电压V2上升到高于第一电压V1小电压偏移520。当第二电压V2正在下降时，当第二电压V2跨越低于第一电压V1时比较器输出510从低转换到高。当第一电压V1和第二电压V2接近时，小电压偏移520有助于防止噪声(例如，第一电压V1和/或第二电压V2上的噪声)在比较器输出510中造成多次转换，假设噪声小于电压偏移520。可以调整电压偏移520(例如，通过相对于第一PMOS晶体管210的尺寸调整第四PMOS晶体管415的尺寸)，以使预期噪声在电压偏移520内。
尽管第一电压V1在图5所示的示例中固定以说明迟滞，但是应当领会，第一电压V1可以为非固定。此外，应当领会，为了便于说明，图5中的第一电压V1和第二电压V2上没有示出噪声。
在上述示例中，第二反相器120的输出是比较器400的输出的逻辑反相。因此，在该示例中，当第二反相器120的输出具有第一逻辑值(例如，一)时，第一开关420被配置为接通，而第二开关425被配置为关断，并且当第二反相器120的输出具有第二逻辑值(例如，零)时，第一开关420被配置为关断，而第二开关425被配置为接通。
图6示出了根据本公开的某些方面的其中第一开关420通过开关PMOS晶体管610实现并且第二开关425通过开关NMOS晶体管620实现的示例。在该示例中，开关PMOS晶体管610的源极耦合到第四PMOS晶体管415的源极，开关PMOS晶体管610的栅极耦合到比较器400的输出，开关PMOS晶体管610的漏极连接610耦合到第四PMOS晶体管415的栅极。开关NMOS晶体管620的漏极耦合到第四PMOS晶体管415的栅极，开关NMOS晶体管620的栅极耦合到比较器400的输出，并且开关NMOS晶体管620的源极耦合到第四PMOS晶体管415的漏极。
当比较器400的输出为高时，关断开关PMOS晶体管610而接通开关NMOS晶体管620。在这种情况下，启用第四PMOS晶体管415，其中开关NMOS晶体管620使第四PMOS晶体管415的栅极和漏极短接。
当比较器400的输出为低时，开关PMOS晶体管610接通并且开关NMOS晶体管620截止。在这种情况下，由于开关PMOS晶体管610使第四PMOS晶体管415的源极和栅极短路，所以禁用(即，关断)第四PMOS晶体管415。
在一些情况下，当比较器400的输出为高时，开关PMOS晶体管610可以部分接通。这是因为当比较器400的输出处的电压近似等于第二电压V2，而在一些情况下，第二电压V2可能低于第一电压V1。在这些情况下，当比较器400的输出为高时，开关PMOS晶体管610的源极到栅极电压大于零伏，这可能导致开关PMOS晶体管610在比较器400的输出为高时部分接通而非完全关断。为了防止这种情况发生，可以在比较器400的输出与开关PMOS晶体管610的栅极之间添加电压移位器630，如图6所示。在该示例中，当比较器400的输出为高时，电压移位器630可以被配置为将比较器400的输出处的电压向上电平移位到等于或大于第一电压V1的经电平移位电压，并且将经电平移位电压输入到开关PMOS晶体管610的栅极。电压电平移位有助于确保当比较器400的输出为高时，关断开关PMOS晶体管610。
图7示出了根据本公开的某些方面的比较器700的另一示例。比较器700包括上文所讨论的图4中的比较器400。比较器700还包括使能开关710，用于基于使能信号(标记为“启用”)选择性地启用比较器700。在图7的示例中，使能开关710通过第四NMOS晶体管实现，其中第四NMOS晶体管的漏极耦合到第一NMOS晶体管215、第二NMOS晶体管225和第三NMOS晶体管325的源极，第四NMOS晶体管的源极耦合到接地，并且使能信号输入到第四NMOS管的栅极。
当使能信号具有第一逻辑状态(例如，一)时，接通(即，闭合)使能开关710。在这种情况下，使能开关710将第一NMOS晶体管215、第二NMOS晶体管225和第三NMOS晶体管325的源极耦合到接地并且启用比较器700。当被启用时，比较器700以上文所讨论的方式操作。当需要比较器700时，可以启用比较器700。
当使能信号具有第二逻辑状态(例如，零)时，关断(即，打开)使能开关710。在这种情况下，使能开关710将第一NMOS晶体管215、第二NMOS晶体管225和第三NMOS晶体管325的源极与接地解耦并且禁用比较器700。当无需比较器700来节省功率时，可以禁用比较器700。
可以添加附加PMOS晶体管720以帮助确保当禁用比较器700时比较器700的输出具有明确定义的逻辑状态。在图7的示例中，PMOS晶体管720的源极耦合到第二电压V2，PMOS晶体管720的漏极耦合到比较器700的输出，PMOS晶体管720的栅极接收使能信号。当使能信号为高时(即，启用比较器700)，关断PMOS晶体管720。当使能信号为低时(即，禁用比较器700)，接通PMOS晶体管720。这使得PMOS晶体管720拉高比较器700的输出，从而给予比较器700的输出明确定义的逻辑状态一。
在一些应用中(例如，信号比较)，期望比较器的输入具有高阻抗，以使比较器的输入从第一电压V1和第二电压V2的源汲取(即，拉取)很少电流或不汲取电流。这是因为比较器的输入所汲取的电流可能会影响比较器所比较的电压。例如，如果被比较的电压中的一个电压在信号线上，则比较器的相应输入所汲取的电流可能使得信号线上的IR压降，该IR压降降低电压。为了解决这个问题，本公开的各方面提供了具有高输入阻抗的比较器，如下文所进一步讨论的。
图8示出了根据本公开的某些方面的具有高输入阻抗的比较器800的示例。比较器800包括上文所讨论的第一反相器110和第二反相器120，其中第一反相器110的输入114和输出116耦合在一起，第二反相器120的输入124耦合到第一反相器110的输出116，第二反相器120的输出126提供比较器800的输出。第一反相器110和第二反相器120可以使用图2所示的CMOS反相器来实现。
比较器800还包括第一压控电阻器820和第二压控电阻器830。第一压控电阻器820耦合在电压供应轨810与第一反相器110的电压供应输入112之间。第二压控电阻器830耦合在电压供应轨810与第二反相器120的电压供应输入122之间。供应轨810上的供给电压为Vdd。
第一压控电阻器820具有控制输入825，用于控制第一压控电阻器820的电阻。第一压控电阻器820的电阻介于供应轨810与第一反相器110的供应输入112之间。在图8的示例中，第一电压V1输入到控制输入825以控制第一压控电阻器820的电阻。第一反相器110的供应输入112处的电压(标记为“Vs1”)近似等于Vdd减去第一压控电阻器820两端的压降。第一压控电阻器820两端的压降是由第一电压V1控制的第一压控电阻器820的电阻的函数。因此，第一反相器110的供应输入112处的电压Vs1是第一电压V1的函数。电压Vs1可以被认为是输入到第一反相器110的供应输入112的供应电压，其中供应电压Vs1等于供应轨810处的供应电压减去第一压控电阻器820两端的压降，供应电压Vs1通过调整第一压控电阻器820的电阻来调整。
第二压控电阻器830具有控制输入835，用于控制第二压控电阻器830的电阻。第二压控电阻器830的电阻介于供应轨810与第二反相器120的供应输入122之间。在图8的示例中，第二电压V2输入到控制输入835以控制第二压控电阻器830的电阻。第二反相器120的供应输入122处的电压(标记为“Vs2”)近似等于Vdd减去第二压控电阻器830两端的压降。第二压控电阻器830两端的压降是由第二电压V2控制的第二压控电阻器830的电阻的函数。因此，第二反相器120的供应输入122处的电压Vs2是第二电压V2的函数。电压Vs2可以被认为是输入到第二反相器110的供应输入122的供应电压，其中供应电压Vs2等于供应轨810处的供应电压减去第二压控电阻器830两端的压降，供应电压Vs2通过调整第二压控电阻器830的电阻来调整。
在一个示例中，第一压控电阻器820和第二压控电阻器830中的每个压控电阻器被配置为随着相应控制输入处的电压的减小而减小相应电阻，并且随着相应控制输入处的电压的增加而增加相应电阻。在该示例中，第一压控电阻器820和第二压控电阻器830中的每个压控电阻器可以通过相应PMOS晶体管来实现，如下文所进一步讨论的。
在该示例中，当第一电压V1高于第二电压V2时，第一压控电阻器820的电阻大于第二压控电阻器830的电阻。结果，第一压控电阻器820两端的压降大于第二压控电阻器830两端的压降，并且第一反相器110的供应输入112处的电压Vs1低于第二反相器120的供应输入122处的电压Vs2。在这种情况下，第一反相器110所输出的参考电压Vref低于第二反相器120的反相器阈值电压，从而使得比较器800输出一。
当第一电压V1低于第二电压V2时，第一压控电阻器820的电阻小于第二压控电阻器830的电阻。结果，第一压控电阻器820两端的压降小于第二压控电阻器830两端的压降，并且第一反相器110的供应输入112处的电压Vs1高于第二反相器120的供应输入122处的电压Vs2。在这种情况下，第一反相器110所输出的参考电压Vref高于第二反相器120的反相器阈值电压，从而使得比较器800输出零。
因此，在上述示例中，比较器800在第一电压V1高于第二电压V2时输出一，并且在第一电压V1低于第二电压V2时输出零。
在另一示例中，第一压控电阻器820和第二压控电阻器830中的每个压控电阻器被配置为随着相应控制输入处的电压的减小而增加相应电阻，并且随着相应控制输入处的电压的增加而减小相应电阻。在该示例中，比较器800在第一电压V1高于第二电压V2时输出零，而在第一电压V1低于第二电压V2时输出一。因此，该示例中的比较器800的输出是前一示例中的比较器800的输出的逻辑反相。
在某些方面中，压控电阻器820和835的控制输入825和835具有高阻抗以向比较器800提供高输入阻抗。例如，每个压控电阻器820和830可以通过相应晶体管(例如，PMOS晶体管或NMOS晶体管)来实现，该晶体管具有耦合在供应轨810与相应反相器的电压供应输入之间的通道。在该示例中，每个压控电阻器820和830的电阻与相应晶体管的通道电阻相对应，该通道电阻由相应晶体管的栅极电压控制。在该示例中，具有高输入阻抗的每个压控电阻器820和830的控制输入位于相应晶体管的栅极处。
相比之下，具有低输入阻抗的图2所示的比较器100的每个输入都位于第一PMOS晶体管210的源极或第二PMOS晶体管220的源极处。在这种情况下，可以使第一PMOS晶体管210和第一NMOS晶体管215的通道宽度变小以保持第一反相器110所汲取的电流小。在第二反相器120中，当V1和V2不相等时，关断第二PMOS晶体管220或第二NMOS晶体管225。因此，第二反相器120在大部分时间可以汲取很少电流或不汲取电流。比较器100所汲取的电流对于供应电压比较而言可能不是什么问题，因为提供被比较的供应电压的供应轨可以被配置为提供相对大量的电流(即，比比较器100所消耗的电流大得多)。在这种情况下，比较器100所汲取的电流对正在被比较的供应电压的影响可以忽略不计。
图9示出了根据本公开的某些方面的比较器900的另一示例。比较器900包括上文参考图8所讨论的比较器800。另外，比较器900包括前置放大器910，该前置放大器910在比较器输入处提供附加增益。前置放大器910包括第一输入915、第二输入920、第一输出930和第二输出935。在图9的示例中，第一电压V1输入到前置放大器910的第一输入915，而第二电压V2输入到前置放大器910的第二输入920。前置放大器910的第一输出930耦合到第一压控电阻器820的控制输入825，并且前置放大器910的第二输出935耦合到第二压控电阻器830的控制输入835。因此，在该示例中，前置放大器910的第一输出930处的电压控制第一压控电阻器820的电阻，前置放大器910的第二输出935处的电压控制第二压控电阻器830的电阻。
前置放大器910基于输入到前置放大器910的第一电压V1和第二输入V2来在第一输出930和第二输出935处生成电压。在一个示例中，前置放大器910以第一增益放大第一电压V1以在前置放大器910的第一输出930处生成电压，并且以第二增益放大第二电压V2以在前置放大器910的第二输出935处生成电压。第一增益和第二增益可能近似相同。在该示例中，第一输出930处的电压可以由V1·G1或(V1·G1)+Vb1给出，其中G1是前置放大器910的第一增益并且Vb1是前置放大器910的第一偏置电压。此外，在该示例中，第二输出935处的电压可以由V2·G2或(V2·G2)+Vb2给出，其中G2是前置放大器910的第二增益，而Vb2是前置放大器910的第二偏置电压。第一偏置电压和第二偏置电压可以近似相同。
在另一示例中，前置放大器910以第一增益放大V1和V2的第一差分电压以在前置放大器910的第一输出930处生成电压，并且以第二增益放大V1和V2的第二差分电压V2以在前置放大器910的第二输出935处生成电压。第一增益和第二增益可以近似相同。在该示例中，第一差分电压可以近似等于V1-V2，第二差分电压可以近似等于V2-V1，反之亦然。在该示例中，第一输出930的电压可以由Vdiff_1·G1或(Vdiff_1·G1)+Vb1给出，其中Vdiff_1为第一差分电压，G1为前置放大器910的第一增益，Vb1为前置放大器910的第一偏置电压。此外，在该示例中，第二输出935处的电压可以由Vdiff_2·G2或(Vdiff_2·G2)+Vb2给出，其中Vdiff_2是第二差分电压，G2是Vb2是前置放大器910的第二增益，Vb2是前置放大器910的第二偏置电压。第一偏置电压和第二偏置电压可以近似相同。
图10示出了根据本公开的某些方面的比较器1000的另一示例。比较器1000包括图9所示的比较器900。另外，比较器1000包括第三压控电阻器1020和第四压控电阻器1030。第三压控电阻器1020耦合在第一反相器110与接地之间。第三压控电阻器1020具有控制输入1025，用于控制第三压控电阻器1020的电阻，其中第三压控电阻器1020的电阻介于第一反相器110与接地之间。第四压控电阻器1030耦合在第二反相器120与接地之间。第四压控电阻器1030具有控制输入1035，用于控制第四压控电阻器1030的电阻，其中第四压控电阻器1030的电阻介于第二反相器120与接地之间。如下文所进一步讨论的，第三压控电阻器1020和第四压控电阻器1030用于增加比较器1000的速度以提供更高的速度比较。
在该示例中，前置放大器1010包括上文所讨论的第一输入915、第二输入920、第一输出930和第二输出935。就这点而言，前置放大器1010可以以上文参考图9所讨论的方式基于第一电压V1和第二电压V2在第一输出930和第二输出935处生成电压。另外，前置放大器1010包括第三输出1040，该第三输出1040耦合到第三压控电阻器1020的控制输入1025输入；以及第四输出1045，该第四输出1045耦合到第四压控电阻器1030的控制输入1035输入。因此，如下文所进一步讨论的，前置放大器1010控制第三压控电阻器1020的电阻和第四压控电阻器1030的电阻。
操作时，前置放大器1010被配置为沿与第一压控电阻器820的电阻相反的方向调整第三压控电阻器1020的电阻。例如，当前置放大器1010由于第一电压V1和/或第二电压V2的改变而减小第一压控电阻器820的电阻时，前置放大器1010增加第三压控电阻器1020的电阻。减小第一压控电阻器820的电阻增加了第一反相器110的供应输入112处的电压Vs1，从而升高参考电压Vref(即，使Vref向上移位)。增加第三压控电阻器1020的电阻增加了第一反相器110与接地之间的电阻，从而减少了从第一反相器110流向接地的电流。这允许第一压控电阻器820更快上拉电压Vs1，由于第一压控电阻器820正在对抗从第一反相器110到接地的较少电流以升高电压Vs1。因此，通过沿与第一压控电阻器820的电阻相反的方向调整第三压控电阻器1020的电阻，前置放大器1010能够响应于第一电压V1和/或第二电压V2的改变而更快地移动第一反相器110的供应输入112处的电压Vs1，从而提高比较器1000的速度。
前置放大器1010还被配置为沿与第二压控电阻器830的电阻相反的方向调整第四压控电阻器1030的电阻。这允许前置放大器1010响应于第一电压V1和/或第二电压V2的改变而更快地移动第二反相器120的供应输入122处的电压Vs2。
图11示出了根据本公开的方面的第一反相器110、第二反相器120、第一压控电阻器820、第二压控电阻器830、第三压控电阻器1020和第四压控电阻器1030的示例性实现方式。在该示例中，第一反相器110和第二反相器120通过图2所示的相应CMOS反相器实现。上文参考图2所提供的CMOS反相器的详细描述适用于图11所示的CMOS反相器，因此为了简洁起见，本文中不再赘述。
在该示例中，第一压控电阻器820通过第五PMOS晶体管1120实现，其中第一压控电阻器820的控制输入825位于第五PMOS晶体管1120的栅极处。第五PMOS晶体管1120的源极耦合到供应轨810，第五PMOS晶体管1120的漏极耦合到第一反相器110的电压供应输入112，并且第五PMOS晶体管1120的栅极耦合到前置放大器1010的第一输出930。在该示例中，前置放大器1010通过减小第五PMOS晶体管1120的栅极电压(标记为“nm_b”)来减小第五PMOS晶体管1120的电阻，并且通过增加第五PMOS晶体管1120的栅极电压nm_b来增加第五PMOS晶体管1120的电阻。
第二压控电阻器830通过第六PMOS晶体管1130实现，其中第二压控电阻器830的控制输入835位于第六PMOS晶体管1130的栅极。第六PMOS晶体管1130的源极耦合到供应轨810，第六PMOS晶体管1130的漏极耦合到第二反相器120的电压供应输入122，并且第六PMOS晶体管1130的栅极耦合到前置放大器1010的第二输出935。在该示例中，前置放大器1010通过减小第六PMOS晶体管1130的栅极电压(标记为“nm_a”)来减小第六PMOS晶体管1130的电阻，并且通过增加第六PMOS晶体管1130的栅极电压nm_a来增加第六PMOS晶体管1130的电阻。
第三压控电阻器1020通过第五NMOS晶体管1140实现，其中第三压控电阻器1020的控制输入1025位于第五NMOS晶体管1140的栅极处。第五NMOS晶体管1140的漏极耦合到第一NMOS晶体管215的源极，第五NMOS晶体管1140的源极耦合到接地，第五NMOS晶体管1140的栅极耦合到前置放大器1010的第三输出1040。在该示例中，前置放大器1010通过增加第五NMOS晶体管1140的栅极电压(标记为“pm_a”)来减小第五NMOS晶体管1140的电阻，并且通过减小第五NMOS晶体管1140的栅极电压pm_a来增加第五NMOS晶体管1140的电阻。
第四压控电阻器1030通过第六NMOS晶体管1150实现，其中第四压控电阻器1030的控制输入1035位于第六NMOS晶体管1150的栅极。第六NMOS晶体管1150的漏极耦合到第二NMOS晶体管225的源极，第六NMOS晶体管1150的源极耦合到接地，第六NMOS晶体管1150的栅极耦合到前置放大器1010的第四输出1045。在该示例中，前置放大器1010通过增加第六NMOS晶体管1150的栅极电压(标记为“pm_b”)来减小第六NMOS晶体管1150的电阻，并且通过减小第六NMOS晶体管1150的栅极电压pm_b来增加第六NMOS晶体管1150的电阻。
图12示出了根据本公开的某些方面的前置放大器1010的示例性实现方式。前置放大器1010基于第一电压V1和第二电压V2来生成压控电阻器820、830、1020和1030的控制电压nm_a、pm_a、nm_b和pm_b。如下文所进一步讨论的，前置放大器1010具有快速切换速度，该快速切换速度允许前置放大器1010响应于V1和/或V2的改变而快速改变电压nm_a、pm_a、nm_b和pm_b以进行高速比较。
前置放大器1010包括偏置反相器1205，该偏置反相器1205自偏置以生成前置放大器1010的偏置电压(标记为“vabal”)，如下文所进一步讨论的。如图12所示，反相器1205通过将偏置反相器1205的输入1212和输出1218系接在一起而自偏置。偏置电压vabal在偏置反相器1205的输出1218处提供，并且可以近似等于Vdd/2，其中Vdd是供应轨810处的电压。
在图12的示例中，偏置反相器1205包括第七PMOS晶体管1210和第七NMOS晶体管1215。第七PMOS晶体管1210的源极耦合到供应轨810，第七PMOS晶体管1210的漏极耦合到偏置反相器1205的输出1218，并且第七PMOS晶体管1210的栅极耦合到偏置反相器1205的输入1212。第七NMOS晶体管1215的漏极耦合到偏置反相器1205的输出1218，第七NMOS晶体管1215的栅极耦合到偏置反相器1205的输入1212，并且第七NMOS晶体管1215的源极耦合到接地。
前置放大器1010还包括第八PMOS晶体管1220、第一电阻电路1240和第八NMOS晶体管1225。第一电阻电路1240耦合在第八PMOS晶体管1220的漏极与第八NMOS晶体管1225的漏极之间。第八PMOS晶体管1220的源极耦合到供应轨810，并且第八PMOS晶体管1220的栅极被偏置电压vabal偏置。第八NMOS晶体管1225的源极耦合到接地，并且第八NMOS晶体管1225的栅极通过偏置电压vabal偏置。如上文所讨论的，偏置电压vabal在偏置反相器1205的输出1218处提供。为了便于说明，图12中没有明确示出偏置反相器1205的输出1218与第八PMOS晶体管1220和第八NMOS晶体管1225的栅极之间的连接。
如上文所讨论的，第一电阻电路1240耦合在第八PMOS晶体管1220的漏极与第八NMOS晶体管1225的漏极之间。第一电阻电路1240的电阻由第一电压V1和第二电压V2控制。电阻在节点1242处生成控制电压nm_a而在节点1244生成控制电压pm_a，其中节点1242位于第一电阻电路1240与第八PMOS晶体管1220的漏极之间，而节点1244位于第一电阻电路1240与第八NMOS晶体管1225的漏极之间。nm_a和pm_a的差分电压可以以近似vabal(例如，Vdd/2)为中心。控制电压nm_a和pm_a由第一电阻电路1240的电阻控制，该电阻又由第一电压V1和第二电压V2控制。增加电阻会使控制电压nm_a向上移动而使控制电压pm_a向下移动(即，增加nm_a和pm_a的差分电压)。减小电阻会使控制电压nm_a向下移动，而使控制电压pm_a向上移动(即，减小nm_a和pm_a的差分电压)。在该示例中，如图11所示，节点1242(其提供nm_a)耦合到第二压控电阻器830的控制输入835，并且节点1244(其提供pm_a)耦合到第三压控电阻器1020的控制输入1025。
前置放大器1010还包括第九PMOS晶体管1230、第二电阻电路1260和第九NMOS晶体管1235。第二电阻电路1260耦合在第九PMOS晶体管1230的漏极与第九NMOS晶体管1235的漏极之间。第九PMOS晶体管1230的源极耦合到供应轨810，并且第九PMOS晶体管1230的栅极通过偏置电压vabal偏置。第九NMOS晶体管1235的源极耦合到接地，并且第九NMOS晶体管1235的栅极通过偏置电压vabal偏置。为了便于说明，图12中没有明确示出偏置反相器1205的输出1218与第九PMOS晶体管1230和第九NMOS晶体管1235的栅极之间的连接。
如上文所讨论的，第二电阻电路1260耦合在第九PMOS晶体管1230的漏极与第九NMOS晶体管1235的漏极之间。第二电阻电路1260的电阻由第一电压V1和第二电压V2控制。电阻在节点1262处生成控制电压nm_b而在节点1264生成控制电压pm_b，其中节点1262位于第二电阻电路1260与第九PMOS晶体管1230的漏极之间，而节点1264位于第二电阻电路1260与第九NMOS晶体管1235的漏极之间。nm_b和pm_b的差分电压可以以近似vabal(例如，Vdd/2)为中心。控制电压nm_b和pm_b由第二电阻电路1260的电阻控制，该电阻又由第一电压V1和第二电压V2控制。增加电阻会使控制电压nm_b向上移动而使控制电压pm_b向下移动(即，增加nm_b和pm_b的差分电压)。减小电阻会使控制电压nm_b向下移动，而使控制电压pm_b向上移动(即，减小nm_b和pm_b的差分电压)。在该示例中，如图11所示，节点1262(其提供nm_b)耦合到第一压控电阻器820的控制输入825，并且节点1264(其提供pm_b)耦合到第三压控电阻器1030的控制输入1035。
在某些方面中，响应于第一电压V1和/或第二电压V2的改变，第二电阻电路1260的电阻沿与第一电阻电路1240的电阻相反的方向移动。因而，当第一电阻电路1240的电阻增加时，第二电阻电路1260的电阻减小，反之亦然。
在一个示例中，当第二电压V2高于第一电压V1时，第一电阻电路1240的电阻大于第二电阻电路1260的电阻，并且当第一电压V1高于第二电压V2时，第一电阻电路1240的电阻小于第二电阻电路1260的电阻。在该示例中，当第二电压V2较高时，nm_a和pm_a的差分电压大于nm_b和pm_b的差分电压，其中两个差分电压以近似vabal(例如，Vdd/2)为中心。结果，控制电压nm_a大于控制电压nm_b并且控制电压pm_b大于控制电压pm_a。这使得参考电压Vref高于第二反相器120的反相器阈值电压，并且比较器1000输出零。在该示例中，当第一电压V1较高时，nm_b和pm_b的差分电压大于nm_a和pm_a的差分电压，其中两个差分电压均以近似vabal(例如，Vdd/2)为中心。结果，控制电压nm_b大于控制电压nm_a并且控制电压pm_a大于控制电压pm_b。这使得参考电压Vref低于第二反相器120的反相器阈值电压，并且比较器1000输出一。
在图12的示例中，第一电阻电路1240包括第十PMOS晶体管1250、第十一PMOS晶体管1252、第十NMOS晶体管1254和第十一NMOS晶体管1256。第十PMOS晶体管1250和第十一PMOS晶体管1252串联耦合，其中第十PMOS晶体管1250的源极耦合到节点1242，第十PMOS晶体管1250的漏极耦合到第十一PMOS晶体管1252的源极，第十一PMOS晶体管1252的漏极耦合到节点1244。第二电压V2输入到第十PMOS晶体管1250和第十一PMOS晶体管1252的栅极。
第十NMOS晶体管1254和第十一NMOS晶体管1256串联耦合，其中第十NMOS晶体管1254的漏极耦合到节点1242，第十NMOS晶体管1254的源极耦合到第十一NMOS晶体管1256的漏极，第十一NMOS晶体管1256的源极耦合到节点1244。第一电压V1输入到第十NMOS晶体管1254和第十一NMOS晶体管1256的栅极。
第一电阻电路1240具有高带宽，因此能够快速响应第一电压V1和/或第二电压V2的改变。这是因为第十一PMOS晶体管1252的源极在第十PMOS晶体管1250的漏极处提供低阻抗负载，而第十NMOS晶体管1254的源极在第十一NMOS晶体管1256的漏极处提供低阻抗负载。低负载阻抗以降低增益为代价增加带宽。然而，下一级中的反相器110和120提供大增益，从而填补前置放大器1010的较低增益。如下文所进一步讨论的，前置放大器1010的高带宽允许比较器1000实现高速。
在图12的示例中，第二电阻电路1260包括第十二PMOS晶体管1270、第十三PMOS晶体管1272、第十二NMOS晶体管1274和第十三NMOS晶体管1276。第十二PMOS晶体管1270和第十三PMOS晶体管1272串联耦合，其中第十二PMOS晶体管1270的源极耦合到节点1262，第十二PMOS晶体管1270的漏极耦合到第十三PMOS晶体管1272的源极，第十三PMOS晶体管1272的漏极耦合到节点1264。第一电压V1输入到第十二PMOS晶体管1270和第十三PMOS晶体管1272的栅极。
第十二NMOS晶体管1274和第十三NMOS晶体管1276串联耦合，其中第十二NMOS晶体管1274的漏极耦合到节点1262，第十二NMOS晶体管1274的源极耦合到第十三NMOS晶体管1276的漏极，并且第十三NMOS晶体管1276的源极耦合到节点1264。第二电压V2输入到第十二NMOS晶体管1274和第十三NMOS晶体管1276的栅极。
由于与上文所讨论的第一电阻电路1240类似的原因，所以第二电阻电路1260具有高带宽。在图12的示例中，除了第二电阻电路1260的输入是第一电阻电路1240的输入的反相之外，第二电阻电路1260的结构与第一电阻电路1240的结构相同。更具体地，第二电压V2输入到第一电阻电路1240的PMOS晶体管1250和1252，而第二电压V2输入到第二电阻电路1260的NMOS晶体管1274和1276，第一电压V1输入到第一电阻电路1240的NMOS晶体管1254和1256，而第一电压V1输入到第二电阻电路1260的PMOS晶体管1270和1272。响应于第一电压V1和/或第二电压V2的改变，反向输入使得第一电阻电路1240的电阻和第二电阻电路1260的电阻沿相反方向移动。
在图12的示例中，第十NMOS晶体管1254与第十一NMOS晶体管1256之间的节点耦合到第十二NMOS晶体管1274与第十三NMOS晶体管1276之间的节点。第十PMOS晶体管1250与第十一PMOS晶体管1252之间的节点耦合到第十二PMOS晶体管1270与第十三PMOS晶体管1272之间的节点。这有助于使第一电阻电路1240和第二电阻电路1260居中。
图12所示的示例性前置放大器1010允许比较器1000实现高速(例如，传播延迟小于400ps)和高精度(例如，分辨率为2mV)。
如上文所讨论的，比较器100可以用于比较两个供应电压。就这点而言，图13示出了其中第一反相器110的电压供应输入112耦合到第一电压供应轨1310并且第二反相器120的电压供应输入122耦合到第二电压供应轨1320的示例。第一电压供应轨1310提供第一电压V1，该第一电压V1在该示例中为第一供应电压。第二电压供应轨1320提供第二电压V2，该第二电压V2在该示例中为第二供应电压。
本文中使用诸如“第一”、“第二”等之类的指代的对元件的任何引用通常不会限制那些元件的数量或次序。相反，这些指代在本文中用作区分两个或更多个元件或元件实例的便利方式。因此，对第一元件和第二元件的引用并不意味着只能使用两个元件，或第一元件必须在第二元件之前。
在本公开中，单词“示例性”用于意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何实现方式或方面不一定被解释为优于或胜于本公开的其他方面。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中用于是指两个结构之间的直接电耦合或间接电耦合。如本文中所使用的，术语“大约”意指在所述值的10％以内(即，介于所述值的90％和110％之间)。
提供本公开的先前描述以使得本领域的任何技术人员能够制作或使用本公开。对于本领域技术人员而言，对本公开的各种修改将是显而易见的，并且在没有背离本公开的精神或范围的情况下，本文中所定义的一般原理可以应用于其他变化。因此，本公开不旨在局限于本文中所描述的示例，而是符合与本文中所公开的原理和新颖特征一致的最宽范围。

Claims (24)

1.一种比较器，包括：
第一反相器，具有输入、输出和电压供应输入，其中所述第一反相器的所述输入和所述第一反相器的所述输出耦合在一起，并且所述第一反相器的所述电压供应输入被配置为接收第一比较电压；以及
第二反相器，具有输入、输出和电压供应输入，其中所述第二反相器的所述输入耦合到所述第一反相器的所述输出，并且所述第二反相器的所述电压供应输入被配置为接收第二比较电压。
2.根据权利要求1所述的比较器，其中所述第一反相器的所述电压供应输入耦合到第一电压供应轨，并且所述第二反相器的所述电压供应输入耦合到第二电压供应轨。
3.根据权利要求1所述的比较器，其中所述第一反相器包括：
第一p型金属氧化物半导体(PMOS)晶体管，具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述第一反相器的所述电压供应输入，所述第一PMOS晶体管的所述漏极耦合到所述第一反相器的所述输出，并且所述第一PMOS晶体管的所述栅极耦合到所述第一反相器的所述输入；以及
第一n型金属氧化物半导体(NMOS)晶体管，具有源极、栅极和漏极，其中所述第一NMOS晶体管的所述漏极耦合到所述第一反相器的所述输出，所述第一NMOS晶体管的所述栅极耦合到所述第一反相器的所述输入，并且所述第一NMOS晶体管的所述源极耦合到接地。
4.根据权利要求3所述的比较器，其中所述第二反相器包括：
第二PMOS晶体管，具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述第二反相器的所述电压供应输入，所述第二PMOS晶体管的所述漏极耦合到所述第二反相器的所述输出，并且所述第二PMOS晶体管的所述栅极耦合到所述第二反相器的所述输入；以及
第二NMOS晶体管，具有源极、栅极和漏极，其中所述第二NMOS晶体管的所述漏极耦合到所述第二反相器的所述输出，所述第二NMOS晶体管的所述栅极耦合到所述第二反相器的所述输入，并且所述第二NMOS晶体管的所述源极耦合到所述接地。
5.根据权利要求3所述的比较器，还包括：
第二PMOS晶体管，具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述第一PMOS晶体管的所述源极，并且所述第二PMOS晶体管的所述漏极耦合到所述第一PMOS晶体管的所述漏极；
第一开关，耦合在所述第二PMOS晶体管的所述源极与所述第二PMOS晶体管的所述栅极之间；以及
第二开关，耦合在所述第二PMOS晶体管的所述栅极与所述第二PMOS晶体管的所述漏极之间。
6.根据权利要求5所述的比较器，其中：
当所述第二反相器的所述输出具有第一逻辑状态时，所述第一开关被配置为接通而所述第二开关被配置为关断；以及
当所述第二反相器的所述输出具有第二逻辑状态时，所述第一开关被配置为关断而所述第二开关被配置为接通。
7.根据权利要求1所述的比较器，还包括：
第三反相器，具有输入、输出和电压供应输入，其中所述第三反相器的所述输入耦合到所述第二反相器的所述输出，并且所述第三反相器的所述电压供应输入被配置为接收所述第二比较电压。
8.一种比较器，包括：
第一反相器，具有输入、输出和电压供应输入，其中所述第一反相器的所述输入和所述第一反相器的所述输出耦合在一起；
第二反相器，具有输入、输出和电压供应输入，其中所述第二反相器的所述输入耦合到所述第一反相器的所述输出；
第一压控电阻器，耦合在所述电压供应轨与所述第一反相器的所述电压供应输入之间；以及
第二压控电阻器，耦合在所述电压供应轨与所述第二反相器的所述电压供应输入之间。
9.根据权利要求8所述的比较器，其中：
所述第一压控电阻器包括第一p型金属氧化物半导体(PMOS)晶体管，所述第一PMOS晶体管具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述电压供应轨，并且所述第一PMOS晶体管的所述漏极耦合到所述第一反相器的所述电压供应输入；以及
所述第二压控电阻器包括第二PMOS晶体管，所述第二PMOS晶体管具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述电压供应轨，而所述第二PMOS晶体管的所述漏极耦合到所述第二反相器的所述电压供应输入。
10.根据权利要求9所述的比较器，其中：
所述第一PMOS晶体管的所述栅极被配置为接收第一比较电压；以及
所述第二PMOS晶体管的所述栅极被配置为接收第二比较电压。
11.根据权利要求8所述的比较器，其中：
所述第一压控电阻器具有被配置为接收第一比较电压的控制输入；以及
所述第二压控电阻器具有被配置为接收第二比较电压的控制输入。
12.根据权利要求8所述的比较器，还包括前置放大器，其中：
所述前置放大器具有第一输入、第二输入、第一输出和第二输出；
所述第一输入被配置为接收第一比较电压；
所述第二输入被配置为接收第二比较电压；
所述第一输出耦合到所述第一压控电阻器的控制输入；
所述第二输出耦合到所述第二压控电阻器的控制输入；
所述前置放大器被配置为基于所述第一比较电压或所述第一比较电压和所述第二比较电压两者来在所述第一输出处生成第一控制电压；以及
所述前置放大器被配置为基于所述第二比较电压或所述第二比较电压和所述第一比较电压两者来在所述第二输出处生成第二控制电压。
13.根据权利要求12所述的比较器，其中所述前置放大器被配置为：
基于所述第一比较电压与所述第二比较电压的第一差分来生成所述第一控制电压；以及
基于所述第一比较电压与所述第二比较电压的第二差分来生成所述第二控制电压。
14.根据权利要求12所述的比较器，其中：
所述第一压控电阻器包括第一p型金属氧化物半导体(PMOS)晶体管，所述第一PMOS晶体管具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述电压供应轨，所述第一压控电阻器的所述控制输入位于所述第一PMOS晶体管的所述栅极处，并且所述第一PMOS晶体管的所述漏极耦合所述第一反相器的所述电压供应输入；以及
所述第二压控电阻器包括第二PMOS晶体管，所述第二PMOS晶体管具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述电压供应轨，所述第二压控电阻器的所述控制输入位于所述第二PMOS晶体管的所述栅极处，并且所述第二PMOS晶体管的所述漏极耦合到所述第二反相器的所述电压供应输入。
15.根据权利要求12所述的比较器，其中所述前置放大器包括：
第一p型金属氧化物半导体(PMOS)晶体管，具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述电压供应轨，并且所述第一PMOS晶体管的所述栅极由偏置电压偏置；
第一n型金属氧化物半导体(NMOS)晶体管，具有源极、栅极和漏极，其中所述第一NMOS晶体管的所述源极耦合到接地，并且所述第一NMOS晶体管的所述栅极由所述偏置电压偏置；以及
第一电阻电路，耦合在所述第一PMOS晶体管的所述漏极与所述第一NMOS晶体管的所述漏极之间，其中所述第一电阻电路耦合到所述前置放大器的所述第一输入和所述第二输入，所述第一电阻电路的电阻由所述第一比较电压和所述第二比较电压控制，并且所述前置放大器的所述第一输出耦合到所述第一PMOS晶体管的所述漏极与所述第一电阻电路之间的节点。
16.根据权利要求15所述的比较器，其中所述第一电阻电路包括：
第二PMOS晶体管，具有源极、漏极和栅极，其中所述第二PMOS晶体管的所述源极耦合到所述第一PMOS晶体管的所述漏极，并且所述第二PMOS晶体管的所述栅极耦合到所述前置放大器的所述第二输入；
第三PMOS晶体管，具有源极、漏极和栅极，其中所述第三PMOS晶体管的所述源极耦合到所述第二PMOS晶体管的所述漏极，所述第三PMOS晶体管的所述栅极耦合到所述前置放大器的所述第二输入，并且所述第三PMOS晶体管的所述漏极耦合到所述第一NMOS晶体管的所述漏极；
第二NMOS晶体管，具有源极、漏极和栅极，其中所述第二NMOS晶体管的所述漏极耦合到所述第一PMOS晶体管的所述漏极，并且所述第二NMOS晶体管的所述栅极耦合到所述前置放大器的所述第一输入；以及
第三NMOS晶体管，具有源极、漏极和栅极，其中所述第三NMOS晶体管的所述漏极耦合到所述第二NMOS晶体管的所述源极，所述第三NMOS晶体管的所述栅极耦合到所述前置放大器的所述第一输入，并且所述第三NMOS晶体管的所述源极耦合到所述第一NMOS晶体管的所述漏极。
17.根据权利要求15所述的比较器，其中所述前置放大器包括：
第二PMOS晶体管，具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述电压供应轨，并且所述第二PMOS晶体管的所述栅极由所述偏置电压偏置；
第二NMOS晶体管，具有源极、栅极和漏极，其中所述第二NMOS晶体管的所述源极耦合到所述接地，并且所述第二NMOS晶体管的所述栅极由所述偏置电压偏置；以及
第二电阻电路，耦合在所述第二PMOS晶体管的所述漏极与所述第二NMOS晶体管的所述漏极之间，其中所述第二电阻电路耦合到所述前置放大器的所述第一输入和所述第二输入，所述第二电阻电路的电阻由所述第一比较电压与所述第二比较电压控制，并且所述前置放大器的所述第二输出耦合到所述第二PMOS晶体管的所述漏极与所述第二电阻电路之间的节点。
18.根据权利要求17所述的比较器，其中所述第一电阻电路的所述电阻和所述第二电阻电路的所述电阻被配置为响应于所述第一比较电压的改变、所述第二比较电压的改变或所述第一比较电压和所述第二比较电压二者的改变，沿相对方向移动。
19.根据权利要求8所述的比较器，还包括：
第三压控电阻器，耦合在所述第一反相器与接地之间；以及
第四压控电阻器，耦合在所述第二反相器与所述接地之间。
20.根据权利要求19所述的比较器，还包括前置放大器，其中所述前置放大器被配置为：
接收第一比较电压和第二比较电压；
基于所述第一比较电压或所述第一比较电压和所述第二比较电压两者来反向调整所述第一压控电阻器的电阻和所述第三压控电阻器的电阻；以及
基于所述第二比较电压或所述第二比较电压和所述第一比较电压两者来反向调整所述第二压控电阻器的电阻和所述第四压控电阻器的电阻。
21.根据权利要求19所述的比较器，其中：
所述第一压控电阻器包括第一p型金属氧化物半导体(PMOS)晶体管，所述第一PMOS晶体管具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述电压供应轨，并且所述第一PMOS晶体管的所述漏极耦合到所述第一反相器的所述电压供应输入；以及
所述第二压控电阻器包括第二PMOS晶体管，所述第二PMOS晶体管具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述电压供应轨，而所述第二PMOS晶体管的所述漏极耦合到所述第二反相器的所述电压供应输入。
22.根据权利要求21所述的比较器，其中：
所述第三压控电阻器包括第一n型金属氧化物半导体(NMOS)晶体管，所述第一NMOS晶体管具有源极、栅极和漏极，其中所述第一NMOS晶体管的所述漏极耦合到所述第一反相器，并且所述第一NMOS晶体管的所述源极耦合到所述接地；以及
所述第四压控电阻器包括第二NMOS晶体管，所述第二NMOS晶体管具有源极、栅极和漏极，其中所述第二NMOS晶体管的所述漏极耦合到所述第二反相器，并且所述第二NMOS晶体管的所述源极耦合到所述接地。
23.根据权利要求8所述的比较器，其中所述第一反相器包括：
第一p型金属氧化物半导体(PMOS)晶体管，具有源极、栅极和漏极，其中所述第一PMOS晶体管的所述源极耦合到所述第一反相器的所述电压供应输入，所述第一PMOS晶体管的所述漏极耦合到所述第一反相器的所述输出，并且所述第一PMOS晶体管的所述栅极耦合到所述第一反相器的所述输入；以及
第一n型金属氧化物半导体(NMOS)晶体管，具有源极、栅极和漏极，其中所述第一NMOS晶体管的所述漏极耦合到所述第一反相器的所述输出，所述第一NMOS晶体管的所述栅极耦合到所述第一反相器的所述输入，并且所述第一NMOS晶体管的所述源极耦合到接地。
24.根据权利要求23所述的比较器，其中所述第二反相器包括：
第二PMOS晶体管，具有源极、栅极和漏极，其中所述第二PMOS晶体管的所述源极耦合到所述第二反相器的所述电压供应输入，所述第二PMOS晶体管的所述漏极耦合到所述第二反相器的所述输出，并且所述第一PMOS管的所述栅极耦合到所述第二反相器的所述输入；以及
第二NMOS晶体管，具有源极、栅极和漏极，其中所述第二NMOS晶体管的所述漏极耦合到所述第二反相器的所述输出，所述第二NMOS晶体管的所述栅极耦合到所述第二反相器的所述输入，并且所述第二NMOS晶体管的所述源极耦合到所述接地。
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